JP3385998B2 - Ａｔｍセル同期回路 - Google Patents
Ａｔｍセル同期回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はＡＴＭセル同期回路
に関し、特にＡＴＭ（ＡｓｙｎｃｈｒｏｎｏｕｓＴｒａ
ｎｓｆｅｒ Ｍｏｄｅ：非同期転送モード）セルの同期
確立を行うＡＴＭセル同期回路に関する。
に関し、特にＡＴＭ（ＡｓｙｎｃｈｒｏｎｏｕｓＴｒａ
ｎｓｆｅｒ Ｍｏｄｅ：非同期転送モード）セルの同期
確立を行うＡＴＭセル同期回路に関する。
【０００２】
【従来の技術】従来、ＡＴＭセル送受信装置等において
は、ＡＴＭセルに対する送受信処理を行っているが、そ
の際、セル同期の確立を行っている。セル同期の確立と
は連続するセル流の１セル毎の位置を検出することであ
り、そのためにＨＥＣ（Ｈｅａｄｅｒ Ｅｒｒｏｒ Ｃ
ｏｎｔｒｏｌ：ヘッダ誤り制御）領域が存在する。
は、ＡＴＭセルに対する送受信処理を行っているが、そ
の際、セル同期の確立を行っている。セル同期の確立と
は連続するセル流の１セル毎の位置を検出することであ
り、そのためにＨＥＣ（Ｈｅａｄｅｒ Ｅｒｒｏｒ Ｃ
ｏｎｔｒｏｌ：ヘッダ誤り制御）領域が存在する。
【０００３】ＡＴＭセルは５３バイトから構成され、先
頭から５バイトがヘッダと呼ばれる領域であり、残りの
４８バイトがペイロード領域である。ヘッダ５バイトの
うち５バイト目に位置する情報がＨＥＣバイトと呼ばれ
る部分である。
頭から５バイトがヘッダと呼ばれる領域であり、残りの
４８バイトがペイロード領域である。ヘッダ５バイトの
うち５バイト目に位置する情報がＨＥＣバイトと呼ばれ
る部分である。
【０００４】ＨＥＣ部分の１バイトには伝送路へのＡＴ
Ｍセル信号出力装置等において、ヘッダの１バイトから
４バイトまでの情報をある決まった法則による計算を行
い、その結果が入れられている。
Ｍセル信号出力装置等において、ヘッダの１バイトから
４バイトまでの情報をある決まった法則による計算を行
い、その結果が入れられている。
【０００５】セル同期回路は伝送路からのＡＴＭセル信
号受信装置等に位置し、入力されたセル列の４バイト毎
に上記計算を１バイトずつずらしながら行い、その結果
と計算した４バイトの後ろの１バイトとが一致すること
を検出することによってＨＥＣバイトを検出し、セルの
位置関係を特定している。
号受信装置等に位置し、入力されたセル列の４バイト毎
に上記計算を１バイトずつずらしながら行い、その結果
と計算した４バイトの後ろの１バイトとが一致すること
を検出することによってＨＥＣバイトを検出し、セルの
位置関係を特定している。
【０００６】
【発明が解決しようとする課題】上述した従来のＡＴＭ
セル同期回路では、８並列展開されたＡＴＭセル信号を
用いて行っているが、８並列展開されたＡＴＭセルデー
タ信号に対して処理を行う場合、伝送路速度が低ければ
問題とはならないが、伝送路速度が高いと回路を組む素
子上に限界が生じてしまう。
セル同期回路では、８並列展開されたＡＴＭセル信号を
用いて行っているが、８並列展開されたＡＴＭセルデー
タ信号に対して処理を行う場合、伝送路速度が低ければ
問題とはならないが、伝送路速度が高いと回路を組む素
子上に限界が生じてしまう。
【０００７】そこで、本発明の目的は上記の問題点を解
消し、伝送路速度が高い場合にも回路を組む素子上に限
界を生じさせることなくセル同期の確立を行うことがで
きるＡＴＭセル同期回路を提供することにある。
消し、伝送路速度が高い場合にも回路を組む素子上に限
界を生じさせることなくセル同期の確立を行うことがで
きるＡＴＭセル同期回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明によるＡＴＭセル
同期回路は、非同期転送モードのセルデータのセルヘッ
ダの５バイト目を検出することで同期確立を行うＡＴＭ
セル同期回路であって、前記セルデータの並列展開を行
う展開手段と、前記展開手段を８ビット単位に位相をず
らして４０×ｎ本（ｎは２以上の整数）のデータ信号を
作成するシフトレジスタと、前記シフトレジスタの出力
信号から前記５バイト目を検出するｎ個のセルヘッダ検
出手段と、前記セルヘッダ検出手段からの出力信号をイ
ンヒビットするｎ個のインヒビット手段と、前記ｎ個の
インヒビット回路の出力に対して論理演算を行う演算手
段と、前記セルデータの１セル当りのバイト数をカウン
トするカウント手段と、前記カウント手段の出力信号を
デコードする（２ｎ−１）個のデコード手段と、前記
（２ｎ−１）個のデコード手段のうち２（ｎ−１）個の
デコード手段各々のデコード結果を選択する（ｎ−１）
個の第１の選択手段と、前記ｎ個のセルヘッダ検出手段
の出力信号を選択するｎ個の第２の選択手段と、前記ｎ
個のインヒビット回路からの出力信号を基に前記第１及
び第２の選択手段をそれぞれ制御する選択制御手段と、
前記（２ｎ−１）個のデコード手段のうち前記２（ｎ−
１）個のデコード手段以外のデコード手段のデコード結
果及び前記（ｎ−１）個の第１の選択手段の出力信号と
前記ｎ個の第２の選択手段の出力信号とを比較するｎ個
の一致検出手段と、前記ｎ個の一致検出信号を基に前方
／後方保護段数を数えて同期状態か非同期状態かを判断
する前方後方保護手段とを備えている。
同期回路は、非同期転送モードのセルデータのセルヘッ
ダの５バイト目を検出することで同期確立を行うＡＴＭ
セル同期回路であって、前記セルデータの並列展開を行
う展開手段と、前記展開手段を８ビット単位に位相をず
らして４０×ｎ本（ｎは２以上の整数）のデータ信号を
作成するシフトレジスタと、前記シフトレジスタの出力
信号から前記５バイト目を検出するｎ個のセルヘッダ検
出手段と、前記セルヘッダ検出手段からの出力信号をイ
ンヒビットするｎ個のインヒビット手段と、前記ｎ個の
インヒビット回路の出力に対して論理演算を行う演算手
段と、前記セルデータの１セル当りのバイト数をカウン
トするカウント手段と、前記カウント手段の出力信号を
デコードする（２ｎ−１）個のデコード手段と、前記
（２ｎ−１）個のデコード手段のうち２（ｎ−１）個の
デコード手段各々のデコード結果を選択する（ｎ−１）
個の第１の選択手段と、前記ｎ個のセルヘッダ検出手段
の出力信号を選択するｎ個の第２の選択手段と、前記ｎ
個のインヒビット回路からの出力信号を基に前記第１及
び第２の選択手段をそれぞれ制御する選択制御手段と、
前記（２ｎ−１）個のデコード手段のうち前記２（ｎ−
１）個のデコード手段以外のデコード手段のデコード結
果及び前記（ｎ−１）個の第１の選択手段の出力信号と
前記ｎ個の第２の選択手段の出力信号とを比較するｎ個
の一致検出手段と、前記ｎ個の一致検出信号を基に前方
／後方保護段数を数えて同期状態か非同期状態かを判断
する前方後方保護手段とを備えている。
【０００９】すなわち、本発明のＡＴＭセル同期回路
は、８並列展開されたＡＴＭセルデータ信号を直並列展
開回路で４８本のデータ信号に並列展開し、シフトレジ
スタで直並列展開回路の出力データ信号から８ビット単
位に位相をずらして４０×６本のデータ信号を作成す
る。
は、８並列展開されたＡＴＭセルデータ信号を直並列展
開回路で４８本のデータ信号に並列展開し、シフトレジ
スタで直並列展開回路の出力データ信号から８ビット単
位に位相をずらして４０×６本のデータ信号を作成す
る。
【００１０】６個のセルヘッダ検出回路はシフトレジス
タのデータ信号からＨＥＣバイトを検出し、６個のイン
ヒビット回路はセルヘッダ検出回路からの出力信号をイ
ンヒビットする。
タのデータ信号からＨＥＣバイトを検出し、６個のイン
ヒビット回路はセルヘッダ検出回路からの出力信号をイ
ンヒビットする。
【００１１】オア（ＯＲ）回路は６個のインヒビット回
路の出力をオアし、５３進カウンタはオア回路のオア結
果をカウントする。１１個のデコーダは５３進カウンタ
のカウント結果をデコードする。
路の出力をオアし、５３進カウンタはオア回路のオア結
果をカウントする。１１個のデコーダは５３進カウンタ
のカウント結果をデコードする。
【００１２】５個の選択回路は１１個のデコーダのデコ
ード結果を選択し、別の６個の選択回路は６個のセルヘ
ッダ検出回路からの出力信号を選択する。選択制御回路
は６個のインヒビット回路からの出力信号によって各選
択回路を制御する。
ード結果を選択し、別の６個の選択回路は６個のセルヘ
ッダ検出回路からの出力信号を選択する。選択制御回路
は６個のインヒビット回路からの出力信号によって各選
択回路を制御する。
【００１３】６個の一致検出回路は１個のデコーダ及び
５個の選択回路の出力信号と６個の選択回路の出力信号
とを比較し、前方後方保護回路は６個の一致検出出力信
号によって前方／後方保護段数を数え、同期状態か非同
期状態かを判断する。
５個の選択回路の出力信号と６個の選択回路の出力信号
とを比較し、前方後方保護回路は６個の一致検出出力信
号によって前方／後方保護段数を数え、同期状態か非同
期状態かを判断する。
【００１４】これによって、伝送路速度の１／４８の動
作速度にて回路を構成することが可能となるので、特に
伝送路速度がギガｂｉｔ／ｓ以上のものに有効となる。
よって、伝送路速度が高い場合にも回路を組む素子上に
限界を生じさせることなくセル同期の確立を行うことが
可能となる。
作速度にて回路を構成することが可能となるので、特に
伝送路速度がギガｂｉｔ／ｓ以上のものに有効となる。
よって、伝送路速度が高い場合にも回路を組む素子上に
限界を生じさせることなくセル同期の確立を行うことが
可能となる。
【００１５】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
るＡＴＭセル同期回路の構成を示すブロック図である。
図１において、本発明の一実施例によるＡＴＭセル同期
回路は直並列展開回路１０と、シフトレジスタ２０と、
セルヘッダ検出回路３１〜３６と、インヒビット回路４
１〜４６と、選択制御回路５０と、オア（ＯＲ）回路６
０と、５３進カウンタ７０と、デコーダ８０，９０，１
００，１１０，１２０，１３０，１４０，１５０，１６
０，１７０，１８０と、選択回路１９１〜１９５，２０
１〜２０６と、一致検出回路２１１〜２１６と、前方後
方保護回路２２０とから構成されている。
図面を参照して説明する。図１は本発明の一実施例によ
るＡＴＭセル同期回路の構成を示すブロック図である。
図１において、本発明の一実施例によるＡＴＭセル同期
回路は直並列展開回路１０と、シフトレジスタ２０と、
セルヘッダ検出回路３１〜３６と、インヒビット回路４
１〜４６と、選択制御回路５０と、オア（ＯＲ）回路６
０と、５３進カウンタ７０と、デコーダ８０，９０，１
００，１１０，１２０，１３０，１４０，１５０，１６
０，１７０，１８０と、選択回路１９１〜１９５，２０
１〜２０６と、一致検出回路２１１〜２１６と、前方後
方保護回路２２０とから構成されている。
【００１６】直並列展開回路１０は８並列展開された入
力８並列ＡＴＭデータ信号５００をさらに６並列展開
し、出力信号５１０をシフトレジスタ２０に出力する。
シフトレジスタ２０は直並列展開回路１０の出力信号５
１０を８ビット単位にずらし、４０本毎に６種のデータ
信号５２１〜５２６を作成する。
力８並列ＡＴＭデータ信号５００をさらに６並列展開
し、出力信号５１０をシフトレジスタ２０に出力する。
シフトレジスタ２０は直並列展開回路１０の出力信号５
１０を８ビット単位にずらし、４０本毎に６種のデータ
信号５２１〜５２６を作成する。
【００１７】セルヘッダ検出回路３１〜３６はシフトレ
ジスタ２０の出力信号５２１〜５２６のそれぞれのＨＥ
Ｃ（Ｈｅａｄｅｒ Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ：ヘッ
ダ誤り制御）バイト（ヘッダ５バイトのうち５バイト目
に位置する情報）を検出し、検出信号５３１〜５３６を
それぞれインヒビット回路４１〜４６に出力する。イン
ヒビット回路４１〜４６はヘッダ検出回路３１〜３６の
検出信号５３１〜５３６をそれぞれインヒビットし、出
力信号５４１〜５４６を選択制御回路５０及びオア回路
６０に出力する。
ジスタ２０の出力信号５２１〜５２６のそれぞれのＨＥ
Ｃ（Ｈｅａｄｅｒ Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ：ヘッ
ダ誤り制御）バイト（ヘッダ５バイトのうち５バイト目
に位置する情報）を検出し、検出信号５３１〜５３６を
それぞれインヒビット回路４１〜４６に出力する。イン
ヒビット回路４１〜４６はヘッダ検出回路３１〜３６の
検出信号５３１〜５３６をそれぞれインヒビットし、出
力信号５４１〜５４６を選択制御回路５０及びオア回路
６０に出力する。
【００１８】選択制御回路５０はインヒビット回路４１
〜４６の出力信号５４１〜５４６によって選択回路１９
１〜１９５，２０１〜２０６への制御信号５５１，５５
２を作成する。
〜４６の出力信号５４１〜５４６によって選択回路１９
１〜１９５，２０１〜２０６への制御信号５５１，５５
２を作成する。
【００１９】オア回路６０はインヒビット回路４１の出
力信号５４１〜５４６をオアし、出力信号５６０を５３
進カウンタ７０に出力する。５３進カウンタ７０はオア
回路６０からの出力信号５６０によってロードする。デ
コーダ８０，９０，１００，１１０，１２０，１３０，
１４０，１５０，１６０，１７０，１８０は５３進カウ
ンタ７０の出力信号５７０をデコードする。
力信号５４１〜５４６をオアし、出力信号５６０を５３
進カウンタ７０に出力する。５３進カウンタ７０はオア
回路６０からの出力信号５６０によってロードする。デ
コーダ８０，９０，１００，１１０，１２０，１３０，
１４０，１５０，１６０，１７０，１８０は５３進カウ
ンタ７０の出力信号５７０をデコードする。
【００２０】選択回路１９１はデコーダ９０からの出力
信号５９０とデコーダ１００からの出力信号６００との
うちの一方を選択する。選択回路１９２はデコーダ１１
０からの出力信号６１０とデコーダ１２０からの出力信
号６２０とのうちの一方を選択する。選択回路１９３は
デコーダ１３０からの出力信号６３０とデコーダ１４０
からの出力信号６４０とのうちの一方を選択する。
信号５９０とデコーダ１００からの出力信号６００との
うちの一方を選択する。選択回路１９２はデコーダ１１
０からの出力信号６１０とデコーダ１２０からの出力信
号６２０とのうちの一方を選択する。選択回路１９３は
デコーダ１３０からの出力信号６３０とデコーダ１４０
からの出力信号６４０とのうちの一方を選択する。
【００２１】選択回路１９４はデコーダ１５０からの出
力信号６５０とデコーダ１６０からの出力信号６６０と
のうちの一方を選択する。選択回路１９５はデコーダ１
７０からの出力信号６７０とデコーダ１８０からの出力
信号６８０とのうちの一方を選択する。
力信号６５０とデコーダ１６０からの出力信号６６０と
のうちの一方を選択する。選択回路１９５はデコーダ１
７０からの出力信号６７０とデコーダ１８０からの出力
信号６８０とのうちの一方を選択する。
【００２２】選択回路２０１〜２０６はセルヘッダ検出
回路３１〜３６の出力信号５３１〜５３６のうちの１本
を選択する。一致検出回路２１１〜２１６はデコーダ８
０の出力信号５８０及び選択回路１９１〜１９５の出力
信号６９１〜６９５と選択回路２０１〜２０６の出力信
号７０１〜７０６とをそれぞれ比較して一致を検出す
る。
回路３１〜３６の出力信号５３１〜５３６のうちの１本
を選択する。一致検出回路２１１〜２１６はデコーダ８
０の出力信号５８０及び選択回路１９１〜１９５の出力
信号６９１〜６９５と選択回路２０１〜２０６の出力信
号７０１〜７０６とをそれぞれ比較して一致を検出す
る。
【００２３】前方後方保護回路２２０は一致検出回路２
１１〜２１６各々の結果出力信号７１１〜７１６によっ
て保護段数を数え、その保護段数に応じて同期状態か非
同期状態かを判断する。
１１〜２１６各々の結果出力信号７１１〜７１６によっ
て保護段数を数え、その保護段数に応じて同期状態か非
同期状態かを判断する。
【００２４】尚、上記のシフトレジスタ２０及び５３進
カウンタ７０は図示せぬ分周回路で分周された入力クロ
ックによって動作するよう構成されており、その構成及
び動作は特開平１０年２４７９１９号公報の段落「００
２０」〜「００２４」に開示された内容と同様の構成及
び動作である。
カウンタ７０は図示せぬ分周回路で分周された入力クロ
ックによって動作するよう構成されており、その構成及
び動作は特開平１０年２４７９１９号公報の段落「００
２０」〜「００２４」に開示された内容と同様の構成及
び動作である。
【００２５】図２及び図３は本発明の一実施例によるＡ
ＴＭセル同期回路の動作を示すタイミングチャートであ
る。これら図１〜図３を参照して本発明の一実施例によ
るＡＴＭセル同期回路の動作について説明する。
ＴＭセル同期回路の動作を示すタイミングチャートであ
る。これら図１〜図３を参照して本発明の一実施例によ
るＡＴＭセル同期回路の動作について説明する。
【００２６】直並列変換回路１０は入力された８並列展
開後のＡＴＭセルデータ信号５００をさらに６並列展開
してＡＴＭデータ信号５１０を出力する。シフトレジス
タ２０は４８並列展開されたＡＴＭデータ信号５１０か
ら４０本×６通りの出力信号５２１〜５２６を作成す
る。
開後のＡＴＭセルデータ信号５００をさらに６並列展開
してＡＴＭデータ信号５１０を出力する。シフトレジス
タ２０は４８並列展開されたＡＴＭデータ信号５１０か
ら４０本×６通りの出力信号５２１〜５２６を作成す
る。
【００２７】セルヘッダ検出回路３１〜３６はシフトレ
ジスタ２０からの出力信号５２１〜５２６それぞれに対
してタイムスロット毎の４０ビットの計算を行い、ＨＥ
Ｃバイトを検出する。セルヘッダ検出回路３１〜３６は
ＨＥＣバイトが検出された場合、“Ｌ”パルス５３１〜
５３６を出力する。ここでは、ＨＥＣバイトが一番下に
きた場合を検出点としている。
ジスタ２０からの出力信号５２１〜５２６それぞれに対
してタイムスロット毎の４０ビットの計算を行い、ＨＥ
Ｃバイトを検出する。セルヘッダ検出回路３１〜３６は
ＨＥＣバイトが検出された場合、“Ｌ”パルス５３１〜
５３６を出力する。ここでは、ＨＥＣバイトが一番下に
きた場合を検出点としている。
【００２８】インヒビット回路４１〜４６はセルヘッダ
検出回路３１〜３６の“Ｌ”パルス５３１〜５３６を前
方後方保護回路２２０の出力信号７２１によってインヒ
ビットする。出力信号７２１は同期はずれ状態からセル
ヘッダ検出回路３１〜３６のうちいずれかが最初にＨＥ
Ｃバイトを検出するまでインヒビットを解除するよう制
御する信号である。
検出回路３１〜３６の“Ｌ”パルス５３１〜５３６を前
方後方保護回路２２０の出力信号７２１によってインヒ
ビットする。出力信号７２１は同期はずれ状態からセル
ヘッダ検出回路３１〜３６のうちいずれかが最初にＨＥ
Ｃバイトを検出するまでインヒビットを解除するよう制
御する信号である。
【００２９】オア回路６０はインヒビット回路４１〜４
６からの出力信号５４１〜５４６のいずれかに“Ｌ”パ
ルスがあった場合、“Ｌ”パルス５６０を５３進カウン
タ７０に出力する。５３進カウンタ７０はオア回路６０
から“Ｌ”パルス５６０が送出された場合にカウント値
“１”をロードし、それ以外は１〜５３を繰り返しカウ
ントする。
６からの出力信号５４１〜５４６のいずれかに“Ｌ”パ
ルスがあった場合、“Ｌ”パルス５６０を５３進カウン
タ７０に出力する。５３進カウンタ７０はオア回路６０
から“Ｌ”パルス５６０が送出された場合にカウント値
“１”をロードし、それ以外は１〜５３を繰り返しカウ
ントする。
【００３０】５３進カウンタ７０からのカウント値５７
０（１）はインヒビット回路４１からの出力信号５４１
によってロードがかかった場合の値であり、カウント値
５７０（２）〜（６）はそれぞれインヒビット回路４２
〜４６からの“Ｌ”パルス５４２〜５４６によってロー
ドがかかった場合の値を示している。
０（１）はインヒビット回路４１からの出力信号５４１
によってロードがかかった場合の値であり、カウント値
５７０（２）〜（６）はそれぞれインヒビット回路４２
〜４６からの“Ｌ”パルス５４２〜５４６によってロー
ドがかかった場合の値を示している。
【００３１】デコーダ８０，９０，１００，１１０，１
２０，１３０，１４０，１５０，１６０，１７０，１８
０は５３進カウンタ７０のカウント値５７０から、それ
ぞれ１，９，１０，１８，１９，２７，２８，３６，３
７，４５，４６をデコードし、結果として“Ｌ”パルス
５８０，５９０，６００，６１０，６２０，６３０，６
４０，６５０，６６０，６７０，６８０を出力する。
２０，１３０，１４０，１５０，１６０，１７０，１８
０は５３進カウンタ７０のカウント値５７０から、それ
ぞれ１，９，１０，１８，１９，２７，２８，３６，３
７，４５，４６をデコードし、結果として“Ｌ”パルス
５８０，５９０，６００，６１０，６２０，６３０，６
４０，６５０，６６０，６７０，６８０を出力する。
【００３２】選択制御回路５０はインヒビット回路４１
〜４６からの“Ｌ”パルス５４１〜５４６によって、選
択回路１９１〜１９５，２０１〜２０６に選択制御信号
５５１，５５２を出力する。選択制御回路５０はインヒ
ビット回路４１からの“Ｌ”パルス５４１を入力した場
合、選択回路１９１〜１９５にデコーダ１００，１２
０，１４０，１６０，１８０からの“Ｌ”パルス６０
０，６２０，６４０，６６０，６８０を選択させ、結果
的に１０，１９，２８，３７，４６のデコード結果を選
択させるように制御する。
〜４６からの“Ｌ”パルス５４１〜５４６によって、選
択回路１９１〜１９５，２０１〜２０６に選択制御信号
５５１，５５２を出力する。選択制御回路５０はインヒ
ビット回路４１からの“Ｌ”パルス５４１を入力した場
合、選択回路１９１〜１９５にデコーダ１００，１２
０，１４０，１６０，１８０からの“Ｌ”パルス６０
０，６２０，６４０，６６０，６８０を選択させ、結果
的に１０，１９，２８，３７，４６のデコード結果を選
択させるように制御する。
【００３３】また、選択制御回路５０は選択回路２０１
〜２０６に対し、それぞれセルヘッダ検出回路３１〜３
６からの“Ｌ”パルス５３１〜５３６の順に選択するよ
う制御する。
〜２０６に対し、それぞれセルヘッダ検出回路３１〜３
６からの“Ｌ”パルス５３１〜５３６の順に選択するよ
う制御する。
【００３４】同様に、選択制御回路５０はインヒビット
回路４２〜４６からの“Ｌ”パルス５４２〜５４６を入
力した場合、選択回路１９１〜１９５と選択回路２０１
〜２０６とに対して下記の通り選択するよう制御する。
回路４２〜４６からの“Ｌ”パルス５４２〜５４６を入
力した場合、選択回路１９１〜１９５と選択回路２０１
〜２０６とに対して下記の通り選択するよう制御する。
【００３５】すなわち、選択制御回路５０はインヒビッ
ト回路４２からの“Ｌ”パルス５４２を入力した場合、
選択回路１９１〜１９５に対して“１０，１９，２８，
３７，４５”のデコード結果の順に、選択回路２０１〜
２０６に対して“５３２，５３３，５３４，５３５，５
３６，５３１”の順にそれぞれ選択するよう制御する。
ト回路４２からの“Ｌ”パルス５４２を入力した場合、
選択回路１９１〜１９５に対して“１０，１９，２８，
３７，４５”のデコード結果の順に、選択回路２０１〜
２０６に対して“５３２，５３３，５３４，５３５，５
３６，５３１”の順にそれぞれ選択するよう制御する。
【００３６】選択制御回路５０はインヒビット回路４３
からの“Ｌ”パルス５４３を入力した場合、選択回路１
９１〜１９５に対して“１０，１９，２８，３６，４
５”のデコード結果の順に、選択回路２０１〜２０６に
対して“５３３，５３４，５３５，５３６，５３１，５
３２”の順にそれぞれ選択するよう制御する。
からの“Ｌ”パルス５４３を入力した場合、選択回路１
９１〜１９５に対して“１０，１９，２８，３６，４
５”のデコード結果の順に、選択回路２０１〜２０６に
対して“５３３，５３４，５３５，５３６，５３１，５
３２”の順にそれぞれ選択するよう制御する。
【００３７】選択制御回路５０はインヒビット回路４４
からの“Ｌ”パルス５４４を入力した場合、選択回路１
９１〜１９５に対して“１０，１９，２７，３６，４
５”のデコード結果の順に、選択回路２０１〜２０６に
対して”５３４，５３５，５３６，５３１，５３２，５
３３”の順にそれぞれ選択するよう制御する。
からの“Ｌ”パルス５４４を入力した場合、選択回路１
９１〜１９５に対して“１０，１９，２７，３６，４
５”のデコード結果の順に、選択回路２０１〜２０６に
対して”５３４，５３５，５３６，５３１，５３２，５
３３”の順にそれぞれ選択するよう制御する。
【００３８】選択制御回路５０はインヒビット回路４５
からの“Ｌ”パルス５４５を入力した場合、選択回路１
９１〜１９５に対して“１０，１８，２７，３６，４
５”のデコード結果の順に、選択回路２０１〜２０６に
対して“５３５，５３６，５３１，５３２，５３３，５
３４”の順にそれぞれ選択するよう制御する。
からの“Ｌ”パルス５４５を入力した場合、選択回路１
９１〜１９５に対して“１０，１８，２７，３６，４
５”のデコード結果の順に、選択回路２０１〜２０６に
対して“５３５，５３６，５３１，５３２，５３３，５
３４”の順にそれぞれ選択するよう制御する。
【００３９】選択制御回路５０はインヒビット回路４６
からの“Ｌ”パルス５４６を入力した場合、選択回路１
９１〜１９５に対して“９，１８，２７，３６，４５”
のデコード結果の順に、選択回路２０１〜２０６に対し
て“５３６，５３１，５３２，５３３，５３４，５３
５”の順にそれぞれ選択するよう制御する。
からの“Ｌ”パルス５４６を入力した場合、選択回路１
９１〜１９５に対して“９，１８，２７，３６，４５”
のデコード結果の順に、選択回路２０１〜２０６に対し
て“５３６，５３１，５３２，５３３，５３４，５３
５”の順にそれぞれ選択するよう制御する。
【００４０】一致検出回路２１１はデコータ８０からの
“Ｌ”パルス５８０と選択回路２０１からの出力信号７
０１との一致を検出し、一致検出結果信号７１１を出力
する。一致検出回路２１２は選択回路１９１からの出力
信号６９１と選択回路２０２からの出力信号７０２との
一致を検出し、一致検出結果信号７１２を出力する。
“Ｌ”パルス５８０と選択回路２０１からの出力信号７
０１との一致を検出し、一致検出結果信号７１１を出力
する。一致検出回路２１２は選択回路１９１からの出力
信号６９１と選択回路２０２からの出力信号７０２との
一致を検出し、一致検出結果信号７１２を出力する。
【００４１】一致検出回路２１３は選択回路１９２から
の出力信号６９２と選択回路２０３からの出力信号７０
３との一致を検出し、一致検出結果信号７１３を出力す
る。一致検出回路２１４は選択回路１９３からの出力信
号６９３と選択回路２０４からの出力信号７０４との一
致を検出し、一致検出結果信号７１４を出力する。
の出力信号６９２と選択回路２０３からの出力信号７０
３との一致を検出し、一致検出結果信号７１３を出力す
る。一致検出回路２１４は選択回路１９３からの出力信
号６９３と選択回路２０４からの出力信号７０４との一
致を検出し、一致検出結果信号７１４を出力する。
【００４２】一致検出回路２１５は選択回路１９４から
の出力信号６９４と選択回路２０５からの出力信号７０
５との一致を検出し、一致検出結果信号７１５を出力す
る。一致検出回路２１６は選択回路１９５からの出力信
号６９５と選択回路２０６からの出力信号７０６との一
致を検出し、一致検出結果信号７１６を出力する。
の出力信号６９４と選択回路２０５からの出力信号７０
５との一致を検出し、一致検出結果信号７１５を出力す
る。一致検出回路２１６は選択回路１９５からの出力信
号６９５と選択回路２０６からの出力信号７０６との一
致を検出し、一致検出結果信号７１６を出力する。
【００４３】前方後方保護回路２２０では一致検出結果
信号７１１〜７１６によって同期状態か同期はずれ状態
かを判断し、結果として出力信号７２２を出力する。同
期はずれ状態は決められた前方保護段数分連続して不一
致の場合に同期はずれとし、後方保護段数分連続して一
致した場合に同期状態となる。
信号７１１〜７１６によって同期状態か同期はずれ状態
かを判断し、結果として出力信号７２２を出力する。同
期はずれ状態は決められた前方保護段数分連続して不一
致の場合に同期はずれとし、後方保護段数分連続して一
致した場合に同期状態となる。
【００４４】また、前方後方保護回路２２０は同期はず
れから最初に一致検出結果を入力するまで、インヒビッ
ト回路４１〜４６にインヒビットを解除するように制御
信号７２１を出力する。
れから最初に一致検出結果を入力するまで、インヒビッ
ト回路４１〜４６にインヒビットを解除するように制御
信号７２１を出力する。
【００４５】尚、上記の説明では同期はずれ状態となっ
た場合の動作について述べたが、同期状態になると、一
致検出回路２１１〜２１６はセルヘッダ検出回路３１〜
３６の検出結果及び５３進カウンタ７０のカウント値と
の一致の検出動作を行い、同期はずれを検出すると、上
述した動作を行うこととなる。
た場合の動作について述べたが、同期状態になると、一
致検出回路２１１〜２１６はセルヘッダ検出回路３１〜
３６の検出結果及び５３進カウンタ７０のカウント値と
の一致の検出動作を行い、同期はずれを検出すると、上
述した動作を行うこととなる。
【００４６】このように、本発明のＡＴＭセル同期回路
では、伝送路速度の１／４８の動作速度にて回路を構成
することができるので、伝送路速度が高い場合にも回路
を組む素子上に限界を生じさせることなくセル同期の確
立を行うことができる。この効果は特に伝送路速度がギ
ガｂｉｔ／ｓ以上のものには有効である。
では、伝送路速度の１／４８の動作速度にて回路を構成
することができるので、伝送路速度が高い場合にも回路
を組む素子上に限界を生じさせることなくセル同期の確
立を行うことができる。この効果は特に伝送路速度がギ
ガｂｉｔ／ｓ以上のものには有効である。
【００４７】
【発明の効果】以上説明したように本発明によれば、８
並列展開されたＡＴＭセルデータ信号を４８本のデータ
信号に並列展開し、そのデータ信号から８ビット単位に
位相をずらして４０×６本のデータ信号を作成し、これ
らのデータ信号からＨＥＣバイトを検出し、その出力信
号をインヒビットするとともに、インヒビットが解除さ
れている時の出力をオアし、オア結果をカウントし、そ
のカウント結果をデコードし、デコード結果と他のデコ
ード結果のいずれかを選択した信号とＨＥＣバイトの検
出結果とから前方／後方保護段数を数え、同期状態か非
同期状態かを判断することによって、伝送路速度が高い
場合にも回路を組む素子上に限界を生じさせることなく
セル同期の確立を行うことができるという効果がある。
並列展開されたＡＴＭセルデータ信号を４８本のデータ
信号に並列展開し、そのデータ信号から８ビット単位に
位相をずらして４０×６本のデータ信号を作成し、これ
らのデータ信号からＨＥＣバイトを検出し、その出力信
号をインヒビットするとともに、インヒビットが解除さ
れている時の出力をオアし、オア結果をカウントし、そ
のカウント結果をデコードし、デコード結果と他のデコ
ード結果のいずれかを選択した信号とＨＥＣバイトの検
出結果とから前方／後方保護段数を数え、同期状態か非
同期状態かを判断することによって、伝送路速度が高い
場合にも回路を組む素子上に限界を生じさせることなく
セル同期の確立を行うことができるという効果がある。
【図１】本発明の一実施例によるＡＴＭセル同期回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の一実施例によるＡＴＭセル同期回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図３】本発明の一実施例によるＡＴＭセル同期回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
１０ 直並列展開回路
２０ シフトレジスタ
３１〜３６ セルヘッダ検出回路
４１〜４６ インヒビット回路
５０ 選択制御回路
６０ オア回路
７０ ５３進カウンタ
８０，９０，１００，１１０，１２０，１３０，１４
０，１５０，１６０，１７０，１８０ デコーダ １９１〜１９５，２０１〜２０６ 選択回路 ２１１〜２１６ 一致検出回路 ２２０ 前方後方保護回路
０，１５０，１６０，１７０，１８０ デコーダ １９１〜１９５，２０１〜２０６ 選択回路 ２１１〜２１６ 一致検出回路 ２２０ 前方後方保護回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/56
Claims (7)
- 【請求項１】 非同期転送モードのセルデータのセルヘ
ッダの５バイト目を検出することで同期確立を行うＡＴ
Ｍセル同期回路であって、前記セルデータの並列展開を
行う展開手段と、前記展開手段を８ビット単位に位相を
ずらして４０×ｎ本（ｎは２以上の整数）のデータ信号
を作成するシフトレジスタと、前記シフトレジスタの出
力信号から前記５バイト目を検出するｎ個のセルヘッダ
検出手段と、前記セルヘッダ検出手段からの出力信号を
インヒビットするｎ個のインヒビット手段と、前記ｎ個
のインヒビット回路の出力に対して論理演算を行う演算
手段と、前記セルデータの１セル当りのバイト数をカウ
ントするカウント手段と、前記カウント手段の出力信号
をデコードする（２ｎ−１）個のデコード手段と、前記
（２ｎ−１）個のデコード手段のうち２（ｎ−１）個の
デコード手段各々のデコード結果を選択する（ｎ−１）
個の第１の選択手段と、前記ｎ個のセルヘッダ検出手段
の出力信号を選択するｎ個の第２の選択手段と、前記ｎ
個のインヒビット回路からの出力信号を基に前記第１及
び第２の選択手段をそれぞれ制御する選択制御手段と、
前記（２ｎ−１）個のデコード手段のうち前記２（ｎ−
１）個のデコード手段以外のデコード手段のデコード結
果及び前記（ｎ−１）個の第１の選択手段の出力信号と
前記ｎ個の第２の選択手段の出力信号とを比較するｎ個
の一致検出手段と、前記ｎ個の一致検出信号を基に前方
／後方保護段数を数えて同期状態か非同期状態かを判断
する前方後方保護手段とを有することを特徴とするＡＴ
Ｍセル同期回路。 - 【請求項２】 前記セルデータは、１セル当り５３バイ
トからなりかつ８並列展開されて伝送されてくることを
特徴とする請求項１記載のＡＴＭセル同期回路。 - 【請求項３】 前記カウント手段は、５３進のカウント
動作を行うよう構成したことを請求項２記載のＡＴＭセ
ル同期回路。 - 【請求項４】 前記前方後方保護手段は、前記一致検出
手段の一致信号が所定数連続した生成された時に初めて
同期確立状態と判断するよう構成したことを特徴とする
請求項１から請求項３のいずれか記載のＡＴＭセル同期
回路。 - 【請求項５】 前記前方後方保護手段は、前記一致検出
手段の不一致信号が所定数連続した生成された時に初め
て同期はずれ状態と判断するよう構成したことを特徴と
する請求項１から請求項４のいずれか記載のＡＴＭセル
同期回路。 - 【請求項６】 前記前方後方保護手段は、前記同期はず
れ状態から最初に前記一致信号を入力するまで前記イン
ヒビット手段に対してインヒビットを解除するように制
御することを特徴とする請求項５記載のＡＴＭセル同期
回路。 - 【請求項７】 前記ｎは６であることを特徴とする請求
項１から請求項６のいずれか記載のＡＴＭセル同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08068099A JP3385998B2 (ja) | 1999-03-25 | 1999-03-25 | Ａｔｍセル同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08068099A JP3385998B2 (ja) | 1999-03-25 | 1999-03-25 | Ａｔｍセル同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000278283A JP2000278283A (ja) | 2000-10-06 |
| JP3385998B2 true JP3385998B2 (ja) | 2003-03-10 |
Family
ID=13725074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08068099A Expired - Fee Related JP3385998B2 (ja) | 1999-03-25 | 1999-03-25 | Ａｔｍセル同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3385998B2 (ja) |
-
1999
- 1999-03-25 JP JP08068099A patent/JP3385998B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000278283A (ja) | 2000-10-06 |
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