JPH11186997A - スリップ制御処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 簡易な回路構成でスリップ制御を行うスリッ
プ制御処理回路を提供すること。 【解決手段】 所定のタイミング信号に基づいて、入力
される受信データを一時保持するとともに、保持したデ
ータを送信データとして出力するバッファメモリ２と、
バッファメモリ２において受信データの入力タイミング
を設定する複数の受信タイミング設定手段３、４と、こ
れら複数の受信タイミング設定手段３、４の中から、任
意の受信タイミング設定手段３、４を選択する選択手段
６と、バッファメモリ２において送信データの出力タイ
ミングを設定する送信タイミング設定手段５と、選択手
段６により選択された受信タイミング設定手段３、４と
送信タイミング設定手段５とから出力される信号をそれ
ぞれ比較し、その比較結果に基づいて、選択手段６によ
り選択すべき受信タイミング設定手段３、４を決定する
比較決定手段７とを備えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ通信におけ
るスリップ制御処理回路に関する。

【０００２】

【従来の技術】一般に、同じ網内の装置は１つのクロッ
ク信号を基準クロックとして動作しており、データ通信
装置の受信側において位相のズレが生じないように構成
されている。しかし、クロック信号を供給している伝送
路側において、断等による通信障害が発生した場合、デ
ータ通信装置が自走状態となることがある。すると、ク
ロック信号の周波数にズレが生じ、信号の送信元と受信
装置では、互いに異なったクロック信号に基づいて動作
することで、絶えず、微妙に位相が動いている状態とな
る。

【０００３】つまり、受信信号のデータ速度と、受信装
置のデータ速度とは異なることになる。この対策とし
て、受信信号のデータ速度と、受信装置のデータ速度と
の速度差を吸収するためのバッファメモリを設けること
が一般的に行われている。この場合、バッファメモリに
対する書き込み速度と読み出し速度とがズレているた
め、書き込み速度より読み出し速度の方が速ければ、同
じデータを２度読み出すことになって、データ誤りが起
こってしまう。また、書き込み速度より読み出し速度の
方が遅ければ、無理に書き込むことによって、まだ読み
出されていないデータが上書きされてしまうなどのデー
タ誤りが起こってしまう。

【０００４】このようなデータ誤りをなすがままに行わ
せておいたのでは、データ速度のズレによる被害が大き
くなってしまう。そこで、データ誤りを起こしそうにな
ったら、既に通過したデータ（遅延信号）を挿入した
り、データ（元信号）を抜き去るという操作を行うこと
で、先のデータをバッファメモリに書き込むと同時に、
データまとまりであるパラレルデータの入力区切りを示
す信号（以下、入力区切りを示す信号をパラレル入力タ
イミング信号と呼ぶ）をもデータに合わせてずらすよう
にする。

【０００５】このように、故意にデータ誤りを起こさせ
ることによって、パラレルデータ入力の区切りとデータ
との関係とをずらすことなく、データ誤りを起こさない
ような、安全な位置まで位相をずらすことができる。ま
た、この場合、ずらすビット数を固定することによっ
て、誤ったビット数を管理することができる。このよう
な一連の制御をスリップ制御という。

【０００６】従来、前述したバッファメモリを有するよ
うな、伝送路終端機能を備えた装置では、データの整形
を行うためのフレームアライナ機能を併せ持ったものが
一般的である。そして、このフレームアライナ機能によ
って受信データ位相と送信データ位相との位相制御を行
っている。詳しくは、受信データと送信データとの両位
相を監視し、両位相の接近や一致を認識した時点で両者
の位相差を再設定するものである。

【０００７】図２は、従来のフレームアライナ機能を実
現するための回路構成例を示す図である。同図におい
て、同回路１１は、受信データおよび送信データ間にお
ける緩衝用のバッファメモリ１２と、バッファメモリ１
２における受信データの入力タイミングを決定するため
の受信位相カウンタ１３と、受信位相カウンタ１３にお
けるロード値を作成するロード値生成部１４と、バッフ
ァメモリ１２における送信データの出力イミングを決定
するための送信位相カウンタ１５と、受信位相カウンタ
１３からの出力と送信位相カウンタ１５からの出力と
が、ある一定値以下に接近または一致したか否かを検出
する一致検出部１６とを備えている。さらに、ロード値
生成部１４は、１／２回路２１と、加算回路２２とから
構成されている。

【０００８】以上の構成において、ロード値生成部１４
は、バッファメモリ１２に対して設定される容量値の情
報を１／２回路２１で２分の１にした値と、一致検出部
１６からの位相情報とを加算することで初期ロード値を
生成し、受信位相カウンタ１３に出力する。受信位相カ
ウンタ１３は、ロード値生成部１４から入力されるロー
ド値に基づいて、受信クロックをバッファメモリ１２お
よび一致検出部１６に出力する。

【０００９】そして、一致検出部１６において、受信位
相カウンタ１３からの出力と送信位相カウンタ１５から
の出力との位相が、ある一定値以下に接近または一致し
たと判断した場合、その旨を示す位相情報をロード値生
成部１４内の加算回路２２に出力し、ロード値生成部１
４は、受信位相カウンタ１３に出力するロード値を変更
する。以上の処理を行うことで、スリップ制御を行って
いた。

【００１０】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のスリップ制御にあっては、受信位相カウンタ
１３において計数動作を行わせるためには、ロード値生
成部１４によってロード値を生成しなくてはならなかっ
たため、以下に述べるような問題点があった。

【００１１】すなわち、ロード値生成部１４においてロ
ード値を生成するためには、一致検出部１６から出力さ
れるスリップ制御時の位相情報と、バッファメモリ１２
に設定される容量値の情報とに基づいて決定する必要が
ある。バッファ容量値の１／２をスリップ制御時の位相
に加算（または、スリップ制御時の位相からバッファ容
量値の１／２を減算）した値をロード値として生成する
こととなる。加算回路２２は、メモリ容量に比例して加
算する桁数が増えることから、メモリ容量が大きくなる
と、回路が複雑化する。つまり、その都度ロード値の計
算を行うような回路構成を必要とすることから回路の複
雑化を招くという問題点があった。

【００１２】本発明の課題は、上記問題点を解決するた
めになされたものであり、簡易な回路構成で従来と同様
にスリップ制御を行うことのできるスリップ制御処理回
路を提供することにある。

【００１３】

【課題を解決するための手段】本発明のスリップ制御処
理回路は、所定のタイミング信号に基づいて、入力され
る受信データを一時保持するとともに、保持したデータ
を送信データとして出力するバッファメモリと、バッフ
ァメモリにおいて受信データの入力タイミングを設定す
る複数の受信タイミング設定手段と、これら複数の受信
タイミング設定手段の中から、任意の受信タイミング設
定手段を選択する選択手段と、バッファメモリにおいて
送信データの出力タイミングを設定する送信タイミング
設定手段と、選択手段により選択された受信タイミング
設定手段と送信タイミング設定手段とから出力される信
号をそれぞれ比較し、その比較結果に基づいて、選択手
段により選択すべき受信タイミング設定手段を決定する
比較決定手段とを備えるように構成している。

【００１４】この場合、複数の受信タイミング設定手段
は、それぞれ異なる初期値が設定され、設定された初期
値から一定タイミングごとに計数を行うカウンタである
ことが好ましく、また、比較決定手段は、現在選択され
ている受信タイミング設定手段と送信タイミング設定手
段とから入力される各信号の位相差が所定範囲内にある
場合、現在選択されている受信タイミング設定手段を他
の受信タイミング設定手段に切り替えるための制御信号
を、選択手段に出力するように構成することが有効であ
る。

【００１５】

【発明の実施の形態】以下、図示した一実施形態に基づ
いて本発明を詳細に説明する。

【００１６】図１は、本実施形態におけるスリップ制御
処理回路の要部構成を示すブロック図である。同図にお
いて、スリップ制御処理回路１は、バッファメモリ２
と、受信位相カウンタ（受信タイミング設定手段）３、
４と、送信位相カウンタ（送信タイミング設定手段）５
と、セレクタ（選択手段）６と、一致検出部（比較決定
手段）７とを備えている。

【００１７】バッファメモリ２は、受信データを入力と
し、入力した受信データを送信データとして出力するも
のであり、デュアルポートメモリから構成されている。
また、バッファメモリ２は、後述するセレクタ６からの
出力信号に基づいて受信データを入力し、送信位相カウ
ンタ５からの出力信号に基づいて送信データを出力す
る。

【００１８】受信位相カウンタ３および受信位相カウン
タ４は、セレクタ６を介して、バッファメモリ２に対し
て受信データの入力タイミングを決定するための位相情
報を出力するものである。ここで、受信位相カウンタ３
および受信位相カウンタ４に入力されるロード値Ａ、Ｂ
は、それぞれ異なる値に設定されており、これによっ
て、受信位相カウンタ３および受信位相カウンタ４から
は、異なるタイミングの位相情報が出力される。

【００１９】送信位相カウンタ５は、バッファメモリ２
に対して送信データの出力タイミングを決定するための
位相情報を出力するものである。セレクタ６は、バッフ
ァメモリ２に対して受信データの入力タイミングを決定
するための受信位相カウンタとして、受信位相カウンタ
３または受信位相カウンタ４のいずれか１つを選択する
ものである。この選択は、一致検出部７から出力される
位相情報に基づいて行われ、受信位相カウンタ３または
受信位相カウンタ４と送信位相カウンタ５との位相差が
一定値以下となると切り替えを行う。

【００２０】一致検出部７は、セレクタ６によって選択
された受信位相カウンタ３または受信位相カウンタ４と
送信位相カウンタ５との出力信号の位相差が一定値以下
となっているか否かを検出するものであり、一定値以下
となっていた場合、セレクタ６に対して、受信位相カウ
ンタの切替制御信号を出力する。

【００２１】次に、上述の実施形態におけるスリップ制
御処理回路の動作例を説明する。まず、スリップ制御時
の位相差情報を受信位相カウンタ３および受信位相カウ
ンタ４に与える。これは、ロード値Ａ、Ｂの差によって
予め初期設定しておく。一致検出部７によって受信位相
カウンタ出力と送信位相カウンタとの所定範囲内での一
致を検出したとき、セレクタ６からの出力制御信号を切
り替えることで、スリップ制御を行うものである。

【００２２】このように構成すれば、従来例のように、
バッファメモリ２の容量値およびスリップ制御時での位
相情報を元ににして位相差を決定し、再ロードを行う必
要がなくなり、単にセレクタ６による切り替え制御だけ
でよいから、従来のようなロード値を生成するためのロ
ード値生成部を不要とし、簡素な回路構成が可能とな
る。

【００２３】以上説明したように、本実施形態では、バ
ッファメモリの容量値とは無関係に、スリップ制御時に
おける位相制御を可能とするため、回路の簡素化を図る
ことができる。さらに、バッファメモリの容量値を容易
に可変とすることができ、回路構成上、著しい効果があ
る。

【００２４】

【発明の効果】以上の説明から明らかなように、本発明
によれば、バッファメモリに対する容量値の情報に頼る
ことなく、バッファメモリに対する受信データのタイミ
ング信号を得ることができるので、回路構成を簡素化す
ることができる。

【図面の簡単な説明】

【図１】本実施形態におけるフレームアライナ機能を実
現するための回路構成例を示す図である。

【図２】従来のフレームアライナ機能を実現するための
回路構成例を示す図である。

【符号の説明】

１ スリップ制御処理回路 ２ バッファメモリ ３ 受信位相カウンタ（受信タイミング設定手段） ４ 受信位相カウンタ（受信タイミング設定手段） ５ 送信位相カウンタ（送信タイミング設定手段） ６ セレクタ（選択手段） ７ 一致検出部（比較決定手段） １１ フレームアライナ回路 １２ バッファメモリ １３ 受信位相カウンタ １４ ロード値生成部 １５ 送信位相カウンタ １６ 一致検出部

Claims (3)

【特許請求の範囲】
1. 【請求項１】所定のタイミング信号に基づいて、入力さ
   れる受信データを一時保持するとともに、保持したデー
   タを送信データとして出力するバッファメモリと、 前記バッファメモリにおいて受信データの入力タイミン
   グを設定する複数の受信タイミング設定手段と、 これら複数の受信タイミング設定手段の中から、任意の
   受信タイミング設定手段を選択する選択手段と、 前記バッファメモリにおいて送信データの出力タイミン
   グを設定する送信タイミング設定手段と、 前記選択手段により選択された受信タイミング設定手段
   と前記送信タイミング設定手段とから出力される信号を
   それぞれ比較し、その比較結果に基づいて、前記選択手
   段により選択すべき受信タイミング設定手段を決定する
   比較決定手段と、 を備えることを特徴とするスリップ制御処理回路。
2. 【請求項２】前記複数の受信タイミング設定手段は、そ
   れぞれ異なる初期値が設定され、設定された初期値から
   一定タイミングごとに計数を行うカウンタであることを
   特徴とする請求項１記載のスリップ制御処理回路。
3. 【請求項３】前記比較決定手段は、現在選択されている
   受信タイミング設定手段と前記送信タイミング設定手段
   とから入力される各信号の位相差が所定範囲内にある場
   合、現在選択されている受信タイミング設定手段を他の
   受信タイミング設定手段に切り替えるための制御信号
   を、前記選択手段に出力することを特徴とする請求項１
   または２記載のするスリップ制御処理回路。