JPH08237229A - 多数決判定回路 - Google Patents

Abstract

(57)【要約】 【目的】 処理完了時間を短縮化し、メモリアクセス速
度に関して十分なマージンを持った多数決判定回路を提
供する。 【構成】 シリアル信号である受信データをｎビットの
パラレル信号に変換するシリアル−パラレル変換部と、
ｎビットのパラレル信号に変換された受信データ中の制
御情報を記憶する記憶部と、記憶部に与える書込アドレ
ス信号と読出アドレス信号とを切り換える第一セレクタ
と、記憶部に記憶されたｎビットのパラレルデータから
任意の１ビットを選択する第二セレクタと、第二セレク
タにより選択された制御情報の任意ビットデータを多数
決判定の対象となるｍフレーム分のパラレル信号に変換
するデータ変換部と、データ変換部により変換されたｍ
個の同一制御情報に基づいて多数決判定を行う多数決判
定部とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、一つの親局が
複数の子局を集中制御する通信システム、特に、ディジ
タル通信装置において、データの信頼性の向上のために
同一の制御情報を複数回受信し、多数決によって決定さ
れたデータを採用する多数決判定回路に関する。

【０００２】

【従来の技術】従来、この種の多数決判定回路として
は、例えば、特開昭６３−６２４２６号公報に示すよう
なものが知られている。図４に、この従来例の多数決判
定回路の概略構成図である。以下、この回路の動作を、
１０フレームで１マルチフレームを構成し、そのうち、
８フレーム分のデータを多数決判定する場合を例に挙げ
て説明する。また、多数決判定の条件は、８フレームの
同一ビットの“１”の数を計上し、“１”の数が５個以
上の場合を“１”と判定し、３個以下の場合を“０”と
判定し、４個の場合を無効と判定するものとする。

【０００３】図４において、多数決判定回路は、メモリ
２と、アドレスカウンタ３と、多数決判定部５と、メモ
リ２に対するクリア信号を出力するクリア信号出力部１
０と、受信データ中の“１”または“０”の数を計上す
るカウンタ９から構成されている。また、図４中、Ａは
受信データ、Ｂはクロック信号、Ｄはマルチフレーム信
号、Ｅはフレーム信号、Ｋはアドレス信号、Ｌはメモリ
の出力信号、Ｏは多数決判定結果信号、Ｐは有効／無効
判定結果信号、Ｑはメモリ２のクリア信号、Ｒは多数決
判定回路へのタイミング信号、Ｓはカウンタ９のカウン
ト数を示すカウント信号である。

【０００４】以上の構成において、多数決判定回路によ
る多数決判定は、マルチフレーム単位で行われるため、
まず、マルチフレーム信号Ｄが入力されると、クリア信
号出力部１０によりメモリ２に対してクリア信号Ｑが出
力され、メモリ２が初期化される。次に、フレーム信号
Ｅが入力されるとアドレスカウンタ３がクリアされ、ア
ドレスカウンタ３は、‘０’，‘１’，‘２’，
‘３’，…，‘ｎ’とアドレス信号Ｋを順次出力する。
このアドレスカウンタ３が‘０’とアドレス信号Ｋを出
力するとき、カウンタ９には第一フレームの受信データ
が入力される。ここで、もし受信データが“１”のとき
はカウンタ９は“１”を計数し、メモリ２のアドレス領
域０に“１”を記憶する。このようにして、アドレスカ
ウンタ３が‘０’〜‘ｎ’をカウントした際の受信デー
タの“１”／“０”に応じてメモリ２のアドレス領域０
〜ｎに“１”／“０”が記憶される。そして、２回目の
フレーム信号Ｅが入力されるとアドレスカウンタ３がク
リアされ、アドレスカウンタ３は、再び、‘０’，
‘１’，‘２’，‘３’，…，‘ｎ’とアドレス信号Ｋ
を順次出力する。このアドレスカウンタ３が‘０’とア
ドレス信号Ｋを出力するとき、カウンタ９には第二フレ
ームの受信データが入力される。ここで、もし受信デー
タが“１”のときは第一フレームの受信データも“１”
であったので、カウンタ９は“１＋１＝２”を係数し、
メモリ２のアドレス領域０に“２”を記憶する。また、
ノイズ等の影響により“１”が“０”に変わると、カウ
ンタ９は“１＋０＝１”を計数し、メモリ２のアドレス
領域０に“１”が記憶される。このようにして、メモリ
２には第一フレームから第八フレームまでの受信データ
の“１”の個数が同一ビット毎に記憶保持される。さら
に、第九フレームの先頭を示すフレーム信号Ｅがクリア
信号出力部１０に入力されると、クリア信号出力部１０
は、多数決判定部５を起動させ、アドレス信号Ｋに応じ
てメモリ２から出力されるメモリ出力信号Ｌを多数決判
定部５において前述した取り決めにしたがって多数決判
定し、多数決判定部５から多数決判定結果信号Ｏ及び有
効／無効判定結果信号Ｐが出力される。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の多数決判定回路にあっては、多数決判定部５
による多数決判定の処理開始時が、書き込みを全て完了
した次フレームからとなるため、処理を完了するまでの
時間が遅くなるという問題点があった。また、全ての処
理がシリアルに行われることから、１サイクルでメモリ
の読み書きを行う必要があり、受信データの取り込み速
度が高速になると、メモリに対するセットアップタイム
等の条件を満足できなくなるおそれがある。ここで、高
速化に対応して高速型のメモリを使用することも考えら
れるが、高速型のメモリは高価であるために製造コスト
が高くなるという新たな問題点が生じることになる。

【０００６】本発明の課題は、上記問題点を解消し、処
理完了時間を短縮化し、メモリアクセス速度に関して十
分なマージンを持った多数決判定回路を提供することに
ある。

【課題を解決するための手段】上記課題を解決する発明
の構成は、例えば、親局から子局に対して送信される送
信データとして、所定数毎にまとめられた基本フレーム
情報に制御情報が付加されたマルチフレーム情報を用
い、このマルチフレーム情報を受信し、各マルチフレー
ム情報毎に制御情報を抽出して当該制御情報の多数決判
定を行う多数決判定回路である。この多数決判定回路
は、シリアル信号である受信データをｎビットのパラレ
ル信号に変換するシリアル−パラレル変換部と、シリア
ル−パラレル変換部によりｎビットのパラレル信号に変
換された受信データ中の制御情報を記憶する記憶部と、
記憶部に与える書き込みアドレス信号と読み出しアドレ
ス信号とを所定タイミング毎に切り換える第一セレクタ
と、記憶部に記憶されたｎビットのパラレルデータから
なる制御情報から任意の１ビットを出力データとして選
択する第二セレクタと、第二セレクタにより選択された
制御情報の任意ビットデータを多数決判定の対象となる
ｍフレーム分のパラレル信号に変換するデータ変換部
と、データ変換部により変換されたｍ個の同一制御情報
から“１”または“０”の数を計上し、予め設定された
値と比較して多数決判定を行う多数決判定部とを備える
ように構成する。

【０００７】そして、上記構成の多数決判定回路には、
書き込み用クロック信号に基づいて書き込みアドレス信
号を生成し、この書き込みアドレス信号を前記第一セレ
クタに出力する書き込み用アドレスカウンタと、読み出
しクロック信号に基づいて読み出しアドレス信号を生成
し、読み出しアドレス信号を前記第一セレクタに出力す
る読み出し用アドレスカウンタと、フレーム情報及び前
記マルチフレーム情報をフレーム周期をカウントし、前
記第一セレクタに切替タイミングを制御するための制御
信号を出力するフレームカウンタとを追加して設けるこ
とが好ましい。

【０００８】

【作用】第一セレクタによって記憶部に与える書き込み
アドレス信号と読み込みアドレス信号とは、それぞれ個
別にクロック信号を与えられる書き込み用アドレスカウ
ンタと読み込み用アドレスカウンタとを別々に設けられ
ているので、例えば、書き込みクロック信号と読み出し
クロック信号とのタイミングを独立して設定することが
できる。そして、記憶部に対してデータの書き込みが終
了すると、次のフレーム信号を待つことなく、すぐに読
み出しを開始することができる。また、シリアル信号で
ある受信データをｎビットのパラレル信号に変換して記
憶部に書き込むため、記憶部に対する書き込みサイクル
が見かけ上１／ｎに低速化される。

【０００９】

【実施例】以下、本発明の好適な一実施例を図面を参照
して説明する。図１は、本実施例の多数決判定回路１の
概略構成を示すブロック図であり、従来例である図４の
構成要素とほぼ同一の機能を有する要素については同一
の符号を付している。本実施例では、受信データを８ビ
ットのパラレル信号に変換し、１０フレームで１マルチ
フレームを構成し、そのうち８フレームに関して多数決
判定を行う場合の例を示すものである。また、多数決判
定の条件は前述した従来例と同一とする。

【００１０】図１において、本実施例の多数決判定回路
は、シリアル−パラレル変換部であるシフトレジスタ
１、記憶部であるメモリ２、書き込み用アドレスカウン
タであるアドレスカウンタ３、フレームカウンタ４、多
数決判定部５、読み出し用アドレスカウンタであるアド
レスカウンタ６、第一セレクタであるセレクタ７、第二
セレクタであるセレクタ８、パラレル変換部であるシフ
トレジスタ９から構成されている。また、図１中、Ａは
受信データ、Ｂは受信クロック信号、Ｃはメモリ２から
データを読み出すクロック信号、Ｄはマルチフレーム信
号、Ｅはフレーム信号、Ｆは８ビットパラレル信号に変
換された受信データ、Ｇは書き込み用アドレスカウンタ
３の出力信号、Ｈは読み出し用アドレスカウンタ６の出
力信号、Ｉはフレーカウンタ４の出力信号、Ｊは書き込
みと読み出しとのアドレスを切り替えるセレクタ７のセ
レクト信号、Ｋはメモリ２のアドレス信号、Ｌはメモリ
２の出力信号、Ｍはメモリ２の出力信号Ｌから１ビット
セレクトしたセレクト信号、Ｎは信号Ｌを８ビットパラ
レル信号に変換した信号、Ｏは多数決判定結果信号、Ｐ
は有効／無効判定結果信号である。

【００１１】シフトレジスタ１は、受信データＡをシリ
アルからパラレルに変換するためものであり、メモリ２
は、受信データＡを記憶しておくためのものである。ア
ドレスカウンタ３は、受信データＡをメモリ２に書き込
むためものであり、フレームカウンタ４は、マルチフレ
ーム信号Ｄ毎にフレーム信号Ｅの数を数えるものであ
る。多数決判定部５は、実際に多数決判定を行うもので
あり、アドレスカウンタ６は、メモリ２からデータを読
み出すためものである。そして、セレクタ７は、メモリ
２の書き込みアドレスと読み出しアドレスとを切り替え
るためものであり、セレクタ８は、メモリ２から読み出
した８ビットのメモリ出力信号Ｌから１ビット選択して
抜き出すためもの、シフトレジスタ９は、セレクト信号
Ｍをシリアル−パラレル変換するためのものである。

【００１２】次に、本実施例の動作を図２及び図３を参
照して説明する。図２は、メモリ２内のアドレスマップ
の例を示すものであり、図３は、本実施例におけるデー
タの書き込みと読み出しのタイミングチャートである。
受信データＡは、シフトレジスタ１により８ビットのパ
ラレル信号に変換され、メモリ２に書き込まれる。第一
フレームから第八フレームにおいてメモリアドレス信号
Ｋはセレクタ７によってフレームカウンタ４の出力信号
Ｉを上位アドレスとし、書き込み用アドレスカウンタ３
の出力信号Ｇを下位アドレスとしたものを選択して出力
する。このとき、アドレス０が受信データの先頭となる
ように同期をとる。また、フレームカウンタ４はマルチ
フレーム毎にフレーム信号Ｅの数をカウントし、書き込
み用アドレスカウンタ３は１フレーム中の多数決判定す
るデータのビット数だけカウントする。そして、８フレ
ーム分の受信データの書き込みを全て終了すると、セレ
クト信号Ｊが出力されてセレクタ７はセレクト信号Ｊに
より、メモリアドレス信号Ｋを読み出し用アドレスカウ
ンタ６の出力信号Ｈに切り替える。また、読み出し用ア
ドレスカウンタ６はセレクト信号Ｊにより初期化され
る。

【００１３】メモリ２の読み出しは、まず、記憶された
受信データＦの最初のアドレスの８ビットパラレルデー
タＬを読み出す。その読み出された８ビットパラレルデ
ータＬの１ビット目のデータをセレクタ８で選択し、シ
フトレジスタ９に入力する。次に、第二フレームの同じ
ビットの信号を第一フレームと同様の処理により読み出
してシフトレジスタ１に入力する、同様の処理を第八フ
レームまで繰り返すと、シフトレジスタ９では第一フレ
ームから第八フレームまでの同一ビットがパラレルデー
タＮとして出力される。そして、多数決判定部５によ
り、パラレルデータＮを多数決判定し、多数決判定結果
信号Ｏ及び有効／無効判定結果信号Ｐを得る。以上の処
理を１フレーム分全ビットに対して繰り返すことによ
り、全ビットの多数決判定結果信号Ｏ及び有効／無効判
定結果信号Ｐを得ることができる。

【００１４】このように、本実施例では、書き込み用と
読み出し用とにアドレスカウンタが別構成となっている
ため、書き込みクロックに対して読み出しクロックを早
めることができ、これによって、処理時間の短縮化を図
ることができる。また、メモリ２に対してデータの書き
込みが終了すると、次のフレーム信号を待つことなく、
すぐに読み出しを開始することができるため、処理完了
時間を短くすることができる。さらに、受信したシリア
ルデータをｎビットのパラレルデータに変換してメモリ
２に書き込むため、メモリ２に対する書き込みサイクル
が見かけ上低速化されるので、従来例におけるシリアル
処理の場合と比較して、メモリ２のセットアップタイム
等に関してｎ倍のマージンを確保することができる。

【００１５】

【発明の効果】以上の説明から明らかなように、本発明
によれば、書き込みクロック信号と読み出しクロック信
号とを与えるタイミングを任意に設定でき、例えば、書
き込みクロック信号に対して読み出しクロック信号を早
めることにより、処理時間の短縮化を図ることができ
る。さらに、記憶部に対してデータの書き込みが終了す
ると、すぐに記憶部の読み出しを開始することができる
ので、処理完了時間を短くすることができる。また、記
憶部では、ｎビットのパラレル信号を処理することにな
るため、書き込みサイクルが見かけ上低速化され、従来
例におけるシリアル処理の場合と比較して、記憶部のセ
ットアップタイムに関してｎ倍のマージンを確保するこ
とができ、記憶部に高価なメモリを使用することなく、
高速な処理が得られるという効果がある。

【図面の簡単な説明】

【図１】本発明一実施例の多数決判定回路の概略構成
図。

【図２】メモリ内のアドレスマップを示す図。

【図３】本実施例におけるデータの書き込みと読み出し
のタイミングチャート。

【図４】従来例の多数決判定回路の概略構成図。

【符号の説明】

１，９ シフトレジスタ ２ メモリ ３，６ アドレスカウンタ ４ フレームカウンタ ５ 多数決判定部 ７，８ セレクタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 所定数毎にまとめられた基本フレーム情
   報に制御情報が付加されたマルチフレーム情報を受信
   し、各マルチフレーム情報毎に制御情報を抽出して当該
   制御情報の多数決判定を行う多数決判定回路であって、 シリアル信号である受信データをｎビット（ｎは正の整
   数）のパラレル信号に変換するシリアル−パラレル変換
   部と、 前記シリアル−パラレル変換部によりｎビットのパラレ
   ル信号に変換された受信データ中の制御情報を記憶する
   記憶部と、 記憶部に与える書き込みアドレス信号と読み出しアドレ
   ス信号とを所定タイミング毎に切り換える第一セレクタ
   と、 記憶部に記憶されたｎビットのパラレルデータからなる
   制御情報から任意の１ビットを出力データとして選択す
   る第二セレクタと、 第二セレクタにより選択された制御情報の任意ビットデ
   ータを多数決判定の対象となるｍ（ｍは正の整数）フレ
   ーム分のパラレル信号に変換するデータ変換部と、 データ変換部により変換されたｍ個の同一制御情報から
   “１”または“０”の数を計上し、予め設定された値と
   比較して多数決判定を行う多数決判定部と、 を備えることを特徴とする多数決判定回路。
2. 【請求項２】 書き込み用クロック信号に基づいて書き
   込みアドレス信号を生成し、この書き込みアドレス信号
   を前記第一セレクタに出力する書き込み用アドレスカウ
   ンタと、 読み出しクロック信号に基づいて読み出しアドレス信号
   を生成し、読み出しアドレス信号を前記第一セレクタに
   出力する読み出し用アドレスカウンタと、 前記フレーム情報及び前記マルチフレーム情報をフレー
   ム周期をカウントし、前記第一セレクタに切替タイミン
   グを制御するための制御信号を出力するフレームカウン
   タと、 備えることを特徴とする請求項１記載の多数決判定回
   路。
3. 【請求項３】 前記多数決判定部は、ｍ個の同一制御情
   報の多数決判定を並列処理によって複数同時に行うこと
   を特徴とする請求項１または２記載の多数決判定回路。