JPH066329A - 多数決判定回路 - Google Patents
多数決判定回路Info
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- JPH066329A JPH066329A JP16518792A JP16518792A JPH066329A JP H066329 A JPH066329 A JP H066329A JP 16518792 A JP16518792 A JP 16518792A JP 16518792 A JP16518792 A JP 16518792A JP H066329 A JPH066329 A JP H066329A
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Abstract
(57)【要約】
【目的】ディジタル無線通信における受信情報の品質確
保のための多数決判定回路の構成の簡素化。 【構成】到来するｎ回繰り返えされた受信情報を個別に
格納するｎ個のレジスタ回路（１）３−１〜（ｎ）３−
ｎと、ｍ（ｍ＞ｎ）本のアドレス入力を持ち、予めアド
レスにより多数決判定結果情報とその有効性を示す情報
を書き込んだＲＯＭ回路を用いる多数決判定部４と、運
用中の状態に対応して判定しきい値を変更するしきい値
変更回路２とを備え、各レジスタ回路からの出力と、し
きい値変更回路２からの出力とを多数決判定部４のＲＯ
Ｍ回路のアドレス入力に接続することで、ＲＯＭ回路か
ら即座に多数決判定結果情報とその有効性を示す情報と
を出力する。
保のための多数決判定回路の構成の簡素化。 【構成】到来するｎ回繰り返えされた受信情報を個別に
格納するｎ個のレジスタ回路（１）３−１〜（ｎ）３−
ｎと、ｍ（ｍ＞ｎ）本のアドレス入力を持ち、予めアド
レスにより多数決判定結果情報とその有効性を示す情報
を書き込んだＲＯＭ回路を用いる多数決判定部４と、運
用中の状態に対応して判定しきい値を変更するしきい値
変更回路２とを備え、各レジスタ回路からの出力と、し
きい値変更回路２からの出力とを多数決判定部４のＲＯ
Ｍ回路のアドレス入力に接続することで、ＲＯＭ回路か
ら即座に多数決判定結果情報とその有効性を示す情報と
を出力する。
Description
【０００１】
【産業上の利用分野】本装置は多数決判定回路に関し、
特にディジタル無線通信において到来する、ｎ回繰り返
えされた同一情報の受信処理における多数決判定回路に
関する。
特にディジタル無線通信において到来する、ｎ回繰り返
えされた同一情報の受信処理における多数決判定回路に
関する。
【０００２】
【従来の技術】従来のこの種の多数決判定方法は多数あ
り、その内の代表的な２つの例を以下に述べる。
り、その内の代表的な２つの例を以下に述べる。
【０００３】図２は、従来の多数決判定回路の第一例を
示すブロック図である。
示すブロック図である。
【０００４】図２に見る従来の第一例は、多数決判定部
にシフトレジスタ回路４１と、カウンタ回路４２と、比
較器４３とを用いた多数決判定回路として構成される。
また図３は、図２の各信号のタイミングチャートであ
る。
にシフトレジスタ回路４１と、カウンタ回路４２と、比
較器４３とを用いた多数決判定回路として構成される。
また図３は、図２の各信号のタイミングチャートであ
る。
【０００５】図示しないｎ個のレジスタ回路のそれぞれ
から読み出されたｎ個のパラレル情報４Ａ１〜４Ａｎを
シフトレジスタ４１でシリアルデータ４Ｆに変換する。
このシリアルデータ４Ｆはカウンタ回路４２のカウント
許可入力に供給される。
から読み出されたｎ個のパラレル情報４Ａ１〜４Ａｎを
シフトレジスタ４１でシリアルデータ４Ｆに変換する。
このシリアルデータ４Ｆはカウンタ回路４２のカウント
許可入力に供給される。
【０００６】カウンタ回路４２は、シリアルデータ４Ｆ
によるカウンタ許可時のみカウントクロック４Ｃをカウ
ントする。ｎビット分カウントしたカウンタ出力４Ｇ
を、比較器４３にてしきい値信号４Ｅと比較して多数決
判定を行ない、判定結果情報４Ｈと有効性を示す有効性
信号４Ｊとを出力し、カウンタ回路４２をカウンタリセ
ット信号４Ｄでリセットする。
によるカウンタ許可時のみカウントクロック４Ｃをカウ
ントする。ｎビット分カウントしたカウンタ出力４Ｇ
を、比較器４３にてしきい値信号４Ｅと比較して多数決
判定を行ない、判定結果情報４Ｈと有効性を示す有効性
信号４Ｊとを出力し、カウンタ回路４２をカウンタリセ
ット信号４Ｄでリセットする。
【０００７】図４は、従来の多数決判定回路の第二例を
示すブロック図である。
示すブロック図である。
【０００８】図４に示す第二例は、ＣＰＵによる多数決
判定を行なうことを特徴とし、２つのレジスタ回路
（１）１０１とレジスタ回路（２）１０３、およびＣＰ
Ｕ１０２を備えた構成を有する。
判定を行なうことを特徴とし、２つのレジスタ回路
（１）１０１とレジスタ回路（２）１０３、およびＣＰ
Ｕ１０２を備えた構成を有する。
【０００９】到来する受信信号１０Ａを書込みクロック
１０Ｂで繰返し情報も含めてレジスタ回路（１）１０１
に全て書き込み、ＣＰＵ１０２がレジスタ回路（１）１
０１からその情報を読みだし、ＣＰＵ１０２の処理で繰
り返しデータの多数決判定を行い、判定結果情報１０Ｃ
と有効性信号１０Ｄをレジスタ回路（２）１０３に書き
込み随時読み出す。
１０Ｂで繰返し情報も含めてレジスタ回路（１）１０１
に全て書き込み、ＣＰＵ１０２がレジスタ回路（１）１
０１からその情報を読みだし、ＣＰＵ１０２の処理で繰
り返しデータの多数決判定を行い、判定結果情報１０Ｃ
と有効性信号１０Ｄをレジスタ回路（２）１０３に書き
込み随時読み出す。
【００１０】
【発明が解決しようとする課題】上述した従来の多数決
判定回路は、以下に示す問題点がある。（１）図２およ
び図３に示す第一例では、多数決判定回路の含む多数決
判定部が、シフトレジスタ回路と、カウンタ回路と、比
較器とを用いる複数の回路から構成される。この構成に
おいては、図示しないｎ個のレジスタ回路から読み出さ
れたパラレルデータをシフトレジスタ回路でシリアルデ
ータに変換するために、ｎ個のレジスタ回路から読み出
すクロックのｎ倍の周波数を持つクロックが必要とな
り、さらにｎ個のシリアルデータごとにカウンタへのリ
セット信号等の数種類のタイミング信号が必要となる。
判定回路は、以下に示す問題点がある。（１）図２およ
び図３に示す第一例では、多数決判定回路の含む多数決
判定部が、シフトレジスタ回路と、カウンタ回路と、比
較器とを用いる複数の回路から構成される。この構成に
おいては、図示しないｎ個のレジスタ回路から読み出さ
れたパラレルデータをシフトレジスタ回路でシリアルデ
ータに変換するために、ｎ個のレジスタ回路から読み出
すクロックのｎ倍の周波数を持つクロックが必要とな
り、さらにｎ個のシリアルデータごとにカウンタへのリ
セット信号等の数種類のタイミング信号が必要となる。
【００１１】また、“Ｈ”（ハイレベル）を判定するし
きい値、“Ｌ”（ロウレベル）を判定するしきい値がそ
れぞれ別な値の場合は、比較器が２個必要になり、判定
結果とその有効性を示す信号を作る必要がある。
きい値、“Ｌ”（ロウレベル）を判定するしきい値がそ
れぞれ別な値の場合は、比較器が２個必要になり、判定
結果とその有効性を示す信号を作る必要がある。
【００１２】このように、多数決判定部が複数の回路よ
り成るため、回路構成が大きく制御が複雑になるという
問題点があった。（２）図４に示す第二例の、ＣＰＵを
利用する多数決判定回路は、ｎ個のレジスタ回路を使わ
ないだけ回路規模は小さくできるが、ｎ回の多数決判定
を行うＣＰＵの負荷が高くなり、ある程度の処理時間を
必要とするため低速なデータの場合しか使えない。また
このＣＰＵを多数決判定処理に専念させても、高速なデ
ータの場合、間に合わない場合が多いという問題点があ
った。
り成るため、回路構成が大きく制御が複雑になるという
問題点があった。（２）図４に示す第二例の、ＣＰＵを
利用する多数決判定回路は、ｎ個のレジスタ回路を使わ
ないだけ回路規模は小さくできるが、ｎ回の多数決判定
を行うＣＰＵの負荷が高くなり、ある程度の処理時間を
必要とするため低速なデータの場合しか使えない。また
このＣＰＵを多数決判定処理に専念させても、高速なデ
ータの場合、間に合わない場合が多いという問題点があ
った。
【００１３】本発明の目的は上述した問題点を解決し、
簡素な構成でｎ個のレジスタ回路の読出しクロックにほ
ぼ同期して判定結果情報と有効性信号とを出力し、かつ
高速データにも十分対応できる判定しきい値可変可能な
多数決判定回路を提供することにある。
簡素な構成でｎ個のレジスタ回路の読出しクロックにほ
ぼ同期して判定結果情報と有効性信号とを出力し、かつ
高速データにも十分対応できる判定しきい値可変可能な
多数決判定回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明の多数決判定回路
は、ディジタル無線通信において到来するｎ回繰り返え
される１回分の同一情報を格納するｎ個のレジスタ回路
と、外部から供給される切替信号と書込みクロックとを
合成し前記ｎ個のレジスタ回路のそれぞれに対する書込
み信号を発生する書込み信号発生回路と、ｍ（ｍ＞ｎ）
本のアドレス入力を有し、あらかじめアドレスによって
多数決の判定結果情報とその有効性を示す情報が書き込
まれたＲＯＭ構成の多数決判定部とを備え、前記ｎ個の
レジスタ回路の格納情報を前記多数決判定部のアドレス
入力に接続し前記判定結果情報と有効性情報とを出力す
る構成を有する。
は、ディジタル無線通信において到来するｎ回繰り返え
される１回分の同一情報を格納するｎ個のレジスタ回路
と、外部から供給される切替信号と書込みクロックとを
合成し前記ｎ個のレジスタ回路のそれぞれに対する書込
み信号を発生する書込み信号発生回路と、ｍ（ｍ＞ｎ）
本のアドレス入力を有し、あらかじめアドレスによって
多数決の判定結果情報とその有効性を示す情報が書き込
まれたＲＯＭ構成の多数決判定部とを備え、前記ｎ個の
レジスタ回路の格納情報を前記多数決判定部のアドレス
入力に接続し前記判定結果情報と有効性情報とを出力す
る構成を有する。
【００１５】また本発明の多数決判定回路は、前記多数
決判定部に多数決判定の際のしきい値を決定するしきい
値パターンを備え、運用条件に応じて（ｍ−ｎ）本の空
きアドレス入力を介して所望のしきい値パターンを選択
することを可能とした構成を有する。
決判定部に多数決判定の際のしきい値を決定するしきい
値パターンを備え、運用条件に応じて（ｍ−ｎ）本の空
きアドレス入力を介して所望のしきい値パターンを選択
することを可能とした構成を有する。
【００１６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１７】図１は、本発明の一実施例の構成図であ
る。図１に示す実施例は、ｎ回繰り返えされて到来する
受信信号をそれぞれ１回分ずつ格納するｎ個のレジスタ
回路（１）３−１、（２）３−２、（３）３−３…
（ｎ）３−ｎと、これらｎ個のレジスタ回路に対する書
込み信号を発生する書込み信号発生回路１と、ＲＯＭ構
成による多数決判定部４と、多数決判定部４の判定しき
い値を変更設定するしきい値変更回路２と、多数決判定
部４の出力をラッチして出力するラッチ回路５とを備え
た構成を有する。
る。図１に示す実施例は、ｎ回繰り返えされて到来する
受信信号をそれぞれ１回分ずつ格納するｎ個のレジスタ
回路（１）３−１、（２）３−２、（３）３−３…
（ｎ）３−ｎと、これらｎ個のレジスタ回路に対する書
込み信号を発生する書込み信号発生回路１と、ＲＯＭ構
成による多数決判定部４と、多数決判定部４の判定しき
い値を変更設定するしきい値変更回路２と、多数決判定
部４の出力をラッチして出力するラッチ回路５とを備え
た構成を有する。
【００１８】図１にはまた、各種信号を併記して示す
が、記号Ａは同じ内容の情報をｎ回繰り返す受信信号、
記号Ｂは受信信号Ａの１回分の情報をｎ個のレジスタ回
路３−１〜３−ｎに格納するための切替信号、記号Ｄは
受信信号Ａの情報に同期した各レジスタ回路に対する書
込クロック、記号Ｃ１〜Ｃｎは切替信号Ｂと書込クロッ
クＤとを書込み信号発生回路１で合成して成る書込信
号、記号Ｇはレジスタ回路（１）３−１〜（ｎ）３−ｎ
に格納された情報を読み出すための信号で、判定結果情
報Ｉとその有効性を示す有効性信号のリタイミングにも
使われる読出しクロック、記号Ｅはしきい値変更回路２
により選択された多数決判定のしきい値パターン番号選
択信号、記号Ｆ１〜Ｆｎは、レジスタ回路（１）３−１
〜（ｎ）３−ｎから読み出された読出し情報、記号Ｈは
多数決判定部４から出力された判定結果情報、記号Ｊは
多数決判定部４から出力された判定結果情報Ｈの有効性
を示す有効性信号、記号ＩおよびＫはそれぞれ判定結果
情報Ｈと有効性信号Ｊを読出しクロックＧでリタイミン
グした信号である。
が、記号Ａは同じ内容の情報をｎ回繰り返す受信信号、
記号Ｂは受信信号Ａの１回分の情報をｎ個のレジスタ回
路３−１〜３−ｎに格納するための切替信号、記号Ｄは
受信信号Ａの情報に同期した各レジスタ回路に対する書
込クロック、記号Ｃ１〜Ｃｎは切替信号Ｂと書込クロッ
クＤとを書込み信号発生回路１で合成して成る書込信
号、記号Ｇはレジスタ回路（１）３−１〜（ｎ）３−ｎ
に格納された情報を読み出すための信号で、判定結果情
報Ｉとその有効性を示す有効性信号のリタイミングにも
使われる読出しクロック、記号Ｅはしきい値変更回路２
により選択された多数決判定のしきい値パターン番号選
択信号、記号Ｆ１〜Ｆｎは、レジスタ回路（１）３−１
〜（ｎ）３−ｎから読み出された読出し情報、記号Ｈは
多数決判定部４から出力された判定結果情報、記号Ｊは
多数決判定部４から出力された判定結果情報Ｈの有効性
を示す有効性信号、記号ＩおよびＫはそれぞれ判定結果
情報Ｈと有効性信号Ｊを読出しクロックＧでリタイミン
グした信号である。
【００１９】次に、本実施例の動作について説明する。
【００２０】到来する同じ内容がｎ回繰り返えされる受
信信号Ａは、切替信号Ｂにより１回分づつレジスタ回路
（１）３−１〜（ｎ）３−ｎに格納される。
信信号Ａは、切替信号Ｂにより１回分づつレジスタ回路
（１）３−１〜（ｎ）３−ｎに格納される。
【００２１】レジスタ回路（１）３−１〜（ｎ）３−ｎ
に格納し終わったら、読出しクロックＧでｎ個のレジス
タ回路（１）３−１〜（ｎ）３−ｎから読出しクロック
Ｇを用いて一斉に読み出す。
に格納し終わったら、読出しクロックＧでｎ個のレジス
タ回路（１）３−１〜（ｎ）３−ｎから読出しクロック
Ｇを用いて一斉に読み出す。
【００２２】各レジスタ回路から読み出された読出し情
報Ｆ１〜Ｆｎを、ＲＯＭ構成の多数決判定部４のアドレ
ス入力に入れる。このＲＯＭには、予めアドレスの
“Ｈ”の数をしきい値と比較した結果およびその有効性
を示す有効性情報が各番地に書き込まれており、アドレ
スに読出し情報Ｆ１〜Ｆｎを入力することでその番地に
書き込まれていた判定結果情報Ｈと有効性信号Ｊが即座
に出力される。さらに、多数決判定部４のＲＯＭ回路が
ｍ（ｍ＞ｎ）本のアドレスを持っており、１つのしきい
値で使われるメモリは２のｎ乗個であり、ｎ本のアドレ
スを読出し情報Ｆ１〜Ｆｎに下位から接続した残り上位
アドレス入力に多数決判定のしきい値パターン番号選択
信号を接続することで、しきい値変更回路２によりしき
い値を数種類選ぶことができる。
報Ｆ１〜Ｆｎを、ＲＯＭ構成の多数決判定部４のアドレ
ス入力に入れる。このＲＯＭには、予めアドレスの
“Ｈ”の数をしきい値と比較した結果およびその有効性
を示す有効性情報が各番地に書き込まれており、アドレ
スに読出し情報Ｆ１〜Ｆｎを入力することでその番地に
書き込まれていた判定結果情報Ｈと有効性信号Ｊが即座
に出力される。さらに、多数決判定部４のＲＯＭ回路が
ｍ（ｍ＞ｎ）本のアドレスを持っており、１つのしきい
値で使われるメモリは２のｎ乗個であり、ｎ本のアドレ
スを読出し情報Ｆ１〜Ｆｎに下位から接続した残り上位
アドレス入力に多数決判定のしきい値パターン番号選択
信号を接続することで、しきい値変更回路２によりしき
い値を数種類選ぶことができる。
【００２３】
【発明の効果】以上説明したように本発明は、多数決判
定回路の多数決判定部を、予め用意されたデータを持つ
ＲＯＭ回路を用いて構成することにより、制御が簡単で
構成部品も少なく、ｎ個のレジスタ回路からの読みだし
クロックにほぼ同期して判定結果情報と有効性を示す情
報が出力され、高速なデータにも充分対応できるという
効果がある。
定回路の多数決判定部を、予め用意されたデータを持つ
ＲＯＭ回路を用いて構成することにより、制御が簡単で
構成部品も少なく、ｎ個のレジスタ回路からの読みだし
クロックにほぼ同期して判定結果情報と有効性を示す情
報が出力され、高速なデータにも充分対応できるという
効果がある。
【００２４】また、しきい値変更回路を持つことによ
り、判定しきい値を運用状態に応じて変化させることが
出来るという効果がある。
り、判定しきい値を運用状態に応じて変化させることが
出来るという効果がある。
【図１】本発明の多数決判定回路の一実施例の構成図で
ある。
ある。
【図２】従来の多数決判定回路の第一例を示す構成図で
ある。
ある。
【図３】図２の各信号のタイミングチャートである。
【図４】従来の多数決判定回路の第二例を示す構成図で
ある。
ある。
１ 書込み信号発生回路 ２ しきい値変更回路 ３−１〜３−ｎ レジスタ回路（１）〜レジスタ回路
（ｎ） ４ 多数決判定部 ５ ラッチ回路 ４１ シフトレジスタ回路 ４２ カウンタ回路 ４３ 比較器 １０１ シフトレジスタ回路（１） １０２ ＣＰＵ １０３ シフトレジスタ回路（２）
（ｎ） ４ 多数決判定部 ５ ラッチ回路 ４１ シフトレジスタ回路 ４２ カウンタ回路 ４３ 比較器 １０１ シフトレジスタ回路（１） １０２ ＣＰＵ １０３ シフトレジスタ回路（２）
Claims (2)
- 【請求項１】 ディジタル無線通信において到来するｎ
回繰り返えされる１回分の同一情報を格納するｎ個のレ
ジスタ回路と、外部から供給される切替信号と書込みク
ロックとを合成し前記ｎ個のレジスタ回路のそれぞれに
対する書込み信号を発生する書込み信号発生回路と、ｍ
（ｍ＞ｎ）本のアドレス入力を有し、あらかじめアドレ
スによって多数決の判定結果情報とその有効性を示す情
報が書き込まれたＲＯＭ構成の多数決判定部とを備え、
前記ｎ個のレジスタ回路の格納情報を前記多数決判定部
のアドレス入力に接続し前記判定結果情報と有効性情報
とを出力することを特徴とする多数決判定回路。 - 【請求項２】 前記多数決判定部に多数決判定の際のし
きい値を決定するしきい値パターンを備え、運用条件に
応じて（ｍ−ｎ）本の空きアドレス入力を介して所望の
しきい値パターンを選択することを可能としたことを特
徴とする請求項１記載の多数決判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16518792A JPH066329A (ja) | 1992-06-24 | 1992-06-24 | 多数決判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16518792A JPH066329A (ja) | 1992-06-24 | 1992-06-24 | 多数決判定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066329A true JPH066329A (ja) | 1994-01-14 |
Family
ID=15807496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16518792A Pending JPH066329A (ja) | 1992-06-24 | 1992-06-24 | 多数決判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066329A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0901276A2 (en) * | 1997-09-02 | 1999-03-10 | Hitachi, Ltd. | Data transmission method for embedded data, data transmitting and reproducing apparatures and information recording medium therefor |
| US6434322B1 (en) | 1997-09-17 | 2002-08-13 | Hitachi, Ltd. | Reproducing method and apparatus, for a video signal having copy control information |
| US6584210B1 (en) | 1998-03-27 | 2003-06-24 | Hitachi, Ltd. | Digital watermark image processing method |
| US6728408B1 (en) | 1997-09-03 | 2004-04-27 | Hitachi, Ltd. | Water-mark embedding method and system |
| US6826291B2 (en) | 1997-09-03 | 2004-11-30 | Hitachi, Ltd. | Method and system for embedding information into contents |
| JP2008210380A (ja) * | 2007-02-02 | 2008-09-11 | Semiconductor Energy Lab Co Ltd | 無線システム、並びに半導体装置及び通信装置 |
-
1992
- 1992-06-24 JP JP16518792A patent/JPH066329A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0901276A2 (en) * | 1997-09-02 | 1999-03-10 | Hitachi, Ltd. | Data transmission method for embedded data, data transmitting and reproducing apparatures and information recording medium therefor |
| EP0901276A3 (en) * | 1997-09-02 | 2001-03-21 | Hitachi, Ltd. | Data transmission method for embedded data, data transmitting and reproducing apparatures and information recording medium therefor |
| US6404781B1 (en) | 1997-09-02 | 2002-06-11 | Hitachi, Ltd. | Data transmission method for embedded data, data transmitting and reproducing apparatuses and information recording medium therefor |
| US7248607B2 (en) | 1997-09-02 | 2007-07-24 | Hitachi, Ltd. | Data transmission method for embedded data, data transmitting and reproducing apparatuses and information recording medium therefor |
| US7317738B2 (en) | 1997-09-02 | 2008-01-08 | Hitachi, Ltd. | Data transmission method for embedded data, data transmitting and reproducing apparatuses and information recording medium therefor |
| US6728408B1 (en) | 1997-09-03 | 2004-04-27 | Hitachi, Ltd. | Water-mark embedding method and system |
| US6826291B2 (en) | 1997-09-03 | 2004-11-30 | Hitachi, Ltd. | Method and system for embedding information into contents |
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| US6584210B1 (en) | 1998-03-27 | 2003-06-24 | Hitachi, Ltd. | Digital watermark image processing method |
| JP2008210380A (ja) * | 2007-02-02 | 2008-09-11 | Semiconductor Energy Lab Co Ltd | 無線システム、並びに半導体装置及び通信装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011002 |