JPH1011999A - 集積回路 - Google Patents
集積回路Info
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- JPH1011999A JPH1011999A JP8161699A JP16169996A JPH1011999A JP H1011999 A JPH1011999 A JP H1011999A JP 8161699 A JP8161699 A JP 8161699A JP 16169996 A JP16169996 A JP 16169996A JP H1011999 A JPH1011999 A JP H1011999A
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Abstract
(57)【要約】
【課題】 マルチポートメモリを有するＡＳＩＣ（特定
用途向け集積回路）等の集積回路部に形成するメモリテ
スト回路を簡素化する。 【解決手段】 テスト用アドレス信号ＴＡＤは、シフト
手段１９に与えられる。シフト手段１９は、クロック信
号ＣＬＫに同期してテスト用アドレス信号ＴＡＤを順次
後段にシフトする。シフト手段１９の各段の出力信号
は、それぞれマルチポートＲＡＭ２６のアドレスポート
Ａ−ＡＤ，Ｂ−ＡＤに与えられる。クロック信号ＣＬＫ
に同期してテスト用アドレス信号ＴＡＤを順次更新する
ことにより、ＲＡＭ２６のアドレスポートＡ−ＡＤ，Ｂ
−ＡＤには順次異なるアドレスが同時に与えられる。こ
れにより、マルチポートメモリの複数のポートを１組の
テスト用アドレス信号ＴＡＤでテストすることができ
る。
用途向け集積回路）等の集積回路部に形成するメモリテ
スト回路を簡素化する。 【解決手段】 テスト用アドレス信号ＴＡＤは、シフト
手段１９に与えられる。シフト手段１９は、クロック信
号ＣＬＫに同期してテスト用アドレス信号ＴＡＤを順次
後段にシフトする。シフト手段１９の各段の出力信号
は、それぞれマルチポートＲＡＭ２６のアドレスポート
Ａ−ＡＤ，Ｂ−ＡＤに与えられる。クロック信号ＣＬＫ
に同期してテスト用アドレス信号ＴＡＤを順次更新する
ことにより、ＲＡＭ２６のアドレスポートＡ−ＡＤ，Ｂ
−ＡＤには順次異なるアドレスが同時に与えられる。こ
れにより、マルチポートメモリの複数のポートを１組の
テスト用アドレス信号ＴＡＤでテストすることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、マルチポ
ートメモリを有する特定用途向け集積回路（Applicatio
n Specific Integrated Circuit 、以下「ＡＳＩＣ」と
いう）等の集積回路、特にこの集積回路内のメモリのテ
スト回路構成に関するものである。
ートメモリを有する特定用途向け集積回路（Applicatio
n Specific Integrated Circuit 、以下「ＡＳＩＣ」と
いう）等の集積回路、特にこの集積回路内のメモリのテ
スト回路構成に関するものである。
【０００２】
【従来の技術】ＡＳＩＣは、例えば全自動洗濯機やエア
コン等の特定の用途に限定して、必要な論理動作を行う
ように構成された集積回路である。特定の用途における
処理の高度化に従い、マイクロプロセッサやメモリを含
めて１つの集積回路に形成するＡＳＩＣも存在する。メ
モリを含むＡＳＩＣの場合、ＡＳＩＣ単体の製品検査に
おいてメモリ部分のテストを行う必要がある。しかし、
メモリ部分だけを取り出してテストをすることはできな
いので、予めＡＳＩＣの中にメモリのテスト回路を組み
込んでおかなければならない。図２は、従来のメモリを
有するＡＳＩＣの一例を示す概略の構成図である。この
図では、メモリのテスト回路部分が示されている。
コン等の特定の用途に限定して、必要な論理動作を行う
ように構成された集積回路である。特定の用途における
処理の高度化に従い、マイクロプロセッサやメモリを含
めて１つの集積回路に形成するＡＳＩＣも存在する。メ
モリを含むＡＳＩＣの場合、ＡＳＩＣ単体の製品検査に
おいてメモリ部分のテストを行う必要がある。しかし、
メモリ部分だけを取り出してテストをすることはできな
いので、予めＡＳＩＣの中にメモリのテスト回路を組み
込んでおかなければならない。図２は、従来のメモリを
有するＡＳＩＣの一例を示す概略の構成図である。この
図では、メモリのテスト回路部分が示されている。
【０００３】このＡＳＩＣは、複数の入力信号ＩＮ１，
ＩＮ２，…，ＩＮｌが入力されるユーザロジック回路１
を有している。ユーザロジッック回路１は、入力信号Ｉ
Ｎ１〜ＩＮｌに応じて特定のディジタル処理を行う論理
回路であり、メモリアクセスを行うためのｍビットのア
ドレス端子ＡＤ、ｎビットのデータ端子ＤＴ、及び制御
端子ＲＷを有している。これらのアドレス端子ＡＤ、デ
ータ端子ＤＴ、及び制御端子ＲＷは、それぞれセレクタ
２，３，４の入力端子Ａに接続されている。セレクタ２
〜４の入力端子Ｂには、それぞれｍビットのテスト用ア
ドレス信号ＴＡＤ、ｎビットのテスト用データ信号ＴＤ
Ｔ、及びテスト用制御信号ＴＲＷが与えられている。セ
レクタ２〜４の選択端子Ｓには、テスト信号ＴＳＥＬが
与えられている。セレクタ２〜４は、選択端子Ｓに与え
られるテスト信号ＴＳＥＬに応じて、入力端子Ａまたは
Ｂに入力される信号を選択して出力端子Ｙに出力する回
路である。セレクタ２の出力端子Ｙは、ランダムアクセ
スメモリ（以下「ＲＡＭ」という）５のアドレス端子Ａ
Ｄに接続されている。セレクタ３の出力端子Ｙは、ＲＡ
Ｍ５のデータ入力端子ＤＩに、セレクタ４の出力端子Ｙ
は、ＲＡＭ５の制御端子ＲＷにそれぞれ接続されてい
る。ＲＡＭ５のｎビットのデータ出力端子ＤＯは、ユー
ザロジック回路６に接続されている。
ＩＮ２，…，ＩＮｌが入力されるユーザロジック回路１
を有している。ユーザロジッック回路１は、入力信号Ｉ
Ｎ１〜ＩＮｌに応じて特定のディジタル処理を行う論理
回路であり、メモリアクセスを行うためのｍビットのア
ドレス端子ＡＤ、ｎビットのデータ端子ＤＴ、及び制御
端子ＲＷを有している。これらのアドレス端子ＡＤ、デ
ータ端子ＤＴ、及び制御端子ＲＷは、それぞれセレクタ
２，３，４の入力端子Ａに接続されている。セレクタ２
〜４の入力端子Ｂには、それぞれｍビットのテスト用ア
ドレス信号ＴＡＤ、ｎビットのテスト用データ信号ＴＤ
Ｔ、及びテスト用制御信号ＴＲＷが与えられている。セ
レクタ２〜４の選択端子Ｓには、テスト信号ＴＳＥＬが
与えられている。セレクタ２〜４は、選択端子Ｓに与え
られるテスト信号ＴＳＥＬに応じて、入力端子Ａまたは
Ｂに入力される信号を選択して出力端子Ｙに出力する回
路である。セレクタ２の出力端子Ｙは、ランダムアクセ
スメモリ（以下「ＲＡＭ」という）５のアドレス端子Ａ
Ｄに接続されている。セレクタ３の出力端子Ｙは、ＲＡ
Ｍ５のデータ入力端子ＤＩに、セレクタ４の出力端子Ｙ
は、ＲＡＭ５の制御端子ＲＷにそれぞれ接続されてい
る。ＲＡＭ５のｎビットのデータ出力端子ＤＯは、ユー
ザロジック回路６に接続されている。
【０００４】ユーザロジック回路６は、ＲＡＭ５から出
力されるデータに基づいて特定のディジタル処理を行う
論理回路である。ユーザロジック回路６の出力側は、セ
レクタ７の入力端子Ａに接続されている。セレクタ７の
入力端子Ｂには、ＲＡＭ５のデータ出力端子ＤＯが接続
されている。セレクタ７は、選択端子Ｓに与えられるテ
スト信号ＴＳＥＬに応じて、入力端子ＡまたはＢに入力
される信号を選択して出力端子Ｙに出力する回路であ
る。セレクタ７の出力端子Ｙから、ｎビットの出力信号
ＯＵＴが出力される。この様なＡＳＩＣは、例えば全自
動洗濯機等に組み込まれた場合には、テスト信号ＴＳＥ
Ｌを不活性化（オフ状態）することにより、セレクタ
２，３，４，７で入力端子Ａ側が選択され、ユーザロジ
ック回路１，６による論理動作が行われる。一方、ＡＳ
ＩＣ自体の製品検査において、このＡＳＩＣ内のＲＡＭ
５の検査を独立して行う場合、テスト信号ＴＳＥＬを活
性化（オン状態）することにより、セレクタ２，３，
４，７の入力端子Ｂ側が選択される。そして、テスト用
アドレス信号ＴＡＤ、テスト用データ信号ＴＤＴ、及び
テスト用制御信号ＴＲＷを使用して、ＲＡＭ５にテスト
データを書き込み、更に書き込んだ内容を読み出して出
力信号ＯＵＴをチェックすることによりＲＡＭ５の良否
を判定する。
力されるデータに基づいて特定のディジタル処理を行う
論理回路である。ユーザロジック回路６の出力側は、セ
レクタ７の入力端子Ａに接続されている。セレクタ７の
入力端子Ｂには、ＲＡＭ５のデータ出力端子ＤＯが接続
されている。セレクタ７は、選択端子Ｓに与えられるテ
スト信号ＴＳＥＬに応じて、入力端子ＡまたはＢに入力
される信号を選択して出力端子Ｙに出力する回路であ
る。セレクタ７の出力端子Ｙから、ｎビットの出力信号
ＯＵＴが出力される。この様なＡＳＩＣは、例えば全自
動洗濯機等に組み込まれた場合には、テスト信号ＴＳＥ
Ｌを不活性化（オフ状態）することにより、セレクタ
２，３，４，７で入力端子Ａ側が選択され、ユーザロジ
ック回路１，６による論理動作が行われる。一方、ＡＳ
ＩＣ自体の製品検査において、このＡＳＩＣ内のＲＡＭ
５の検査を独立して行う場合、テスト信号ＴＳＥＬを活
性化（オン状態）することにより、セレクタ２，３，
４，７の入力端子Ｂ側が選択される。そして、テスト用
アドレス信号ＴＡＤ、テスト用データ信号ＴＤＴ、及び
テスト用制御信号ＴＲＷを使用して、ＲＡＭ５にテスト
データを書き込み、更に書き込んだ内容を読み出して出
力信号ＯＵＴをチェックすることによりＲＡＭ５の良否
を判定する。
【０００５】
【発明が解決しようとする課題】図２のＲＡＭ５はアド
レスポートとデータポートが１組のＲＡＭであるが、処
理内容の複雑化や処理速度の高速化に対応するために、
ＲＡＭ５に代えて、マルチポートメモリを使用する場合
がある。マルチポートメモリは、複数のアドレスポート
とデータポートとを有し、複数の記憶領域に対して同時
にアクセスが可能なメモリである。しかしながら、マル
チポートメモリを使用する場合、従来のＡＳＩＣと同様
のテスト回路の構成を踏襲すると、次の（ア）〜（エ）
のような課題があった。 （ア）複数のアドレスポートにテスト用アドレス信号Ｔ
ＡＤ等を同時に与えるために、ポート数に応じたテスト
用アドレス端子をＡＳＩＣに設ける必要があり、端子数
が実装上のネックになる。 （イ）ＡＳＩＣ内のテスト用アドレス信号ＴＡＤ等の配
線が多くなり、集積度が抑えられる。 （ウ）テスト用アドレス信号ＴＡＤ等の作成が複雑にな
る。 （エ）テスト用アドレス信号ＴＡＤ等をテスト対象のＳ
ＡＩＣに与えるためのテスト装置が複雑になる。 本発明は、前記従来技術が持っていた課題を解決し、テ
スト回路を簡易化したＡＳＩＣ等の集積回路を提供する
ものである。
レスポートとデータポートが１組のＲＡＭであるが、処
理内容の複雑化や処理速度の高速化に対応するために、
ＲＡＭ５に代えて、マルチポートメモリを使用する場合
がある。マルチポートメモリは、複数のアドレスポート
とデータポートとを有し、複数の記憶領域に対して同時
にアクセスが可能なメモリである。しかしながら、マル
チポートメモリを使用する場合、従来のＡＳＩＣと同様
のテスト回路の構成を踏襲すると、次の（ア）〜（エ）
のような課題があった。 （ア）複数のアドレスポートにテスト用アドレス信号Ｔ
ＡＤ等を同時に与えるために、ポート数に応じたテスト
用アドレス端子をＡＳＩＣに設ける必要があり、端子数
が実装上のネックになる。 （イ）ＡＳＩＣ内のテスト用アドレス信号ＴＡＤ等の配
線が多くなり、集積度が抑えられる。 （ウ）テスト用アドレス信号ＴＡＤ等の作成が複雑にな
る。 （エ）テスト用アドレス信号ＴＡＤ等をテスト対象のＳ
ＡＩＣに与えるためのテスト装置が複雑になる。 本発明は、前記従来技術が持っていた課題を解決し、テ
スト回路を簡易化したＡＳＩＣ等の集積回路を提供する
ものである。
【０００６】
【課題を解決するための手段】本発明は、前記課題を解
決するため、ＡＳＩＣ等の集積回路において、入力され
るテスト用アドレス信号をクロック信号に同期して保持
するＮ段（但し、Ｎは２以上の整数）の縦続接続された
保持回路を有し、該クロック信号に同期して該初段の保
持回路から取り込んだ該テスト用アドレス信号を順次後
段の保持回路へシフトしていくシフト手段と、アクセス
用アドレス信号と前記シフト手段の各段の保持回路の出
力信号とが与えられ、テストモードと非テストモードで
あるアクセスモードとの切り替え指定を行うテスト信号
に応じて、該アクセスモード時には該アクセス用のアド
レス信号を選択して出力し、該テストモード時には該各
段の保持回路の出力信号をそれぞれ選択して出力するＮ
個の選択手段と、前記Ｎ個の選択手段の出力信号が与え
られるＮ個のアドレスポート及び該各アドレスポートに
対応したデータポートを有し、該各アドレスポートに与
えられる異なる該出力信号で指定される複数の記憶領域
に対して同時にデータの書き込みまたは読み出しのアク
セスが可能な記憶手段とを、半導体基板上に形成してい
る。
決するため、ＡＳＩＣ等の集積回路において、入力され
るテスト用アドレス信号をクロック信号に同期して保持
するＮ段（但し、Ｎは２以上の整数）の縦続接続された
保持回路を有し、該クロック信号に同期して該初段の保
持回路から取り込んだ該テスト用アドレス信号を順次後
段の保持回路へシフトしていくシフト手段と、アクセス
用アドレス信号と前記シフト手段の各段の保持回路の出
力信号とが与えられ、テストモードと非テストモードで
あるアクセスモードとの切り替え指定を行うテスト信号
に応じて、該アクセスモード時には該アクセス用のアド
レス信号を選択して出力し、該テストモード時には該各
段の保持回路の出力信号をそれぞれ選択して出力するＮ
個の選択手段と、前記Ｎ個の選択手段の出力信号が与え
られるＮ個のアドレスポート及び該各アドレスポートに
対応したデータポートを有し、該各アドレスポートに与
えられる異なる該出力信号で指定される複数の記憶領域
に対して同時にデータの書き込みまたは読み出しのアク
セスが可能な記憶手段とを、半導体基板上に形成してい
る。
【０００７】本発明によれば、以上のように集積回路を
構成したので、次のような作用が行われる。Ｎ段の縦続
接続された保持回路を有するシフト手段の初段の保持回
路にテスト用アドレス信号が入力される。このテスト用
アドレス信号がクロック信号に従って順次更新される
と、シフト手段の各段の保持回路には、それぞれ更新さ
れたテスト用アドレス信号が順次シフトされて保持され
る。各段の保持回路に保持されたテスト用アドレス信号
は、それぞれアクセス用のアドレス信号とテスト用アド
レス信号との選択を行うＮ個の選択手段に与えられる。
テスト信号によってテストモードに指定されると、Ｎ個
の選択手段からテスト用アドレス信号が、記憶手段の各
アドレスポートに出力される。そして、記憶手段では、
Ｎ個の各アドレスポートに与えられる異なるテスト用ア
ドレス信号で指定された記憶領域に対して、各アドレス
ポートに対応するデータポートを介してデータの書き込
みまたは読み出しのアクセスが行われる。
構成したので、次のような作用が行われる。Ｎ段の縦続
接続された保持回路を有するシフト手段の初段の保持回
路にテスト用アドレス信号が入力される。このテスト用
アドレス信号がクロック信号に従って順次更新される
と、シフト手段の各段の保持回路には、それぞれ更新さ
れたテスト用アドレス信号が順次シフトされて保持され
る。各段の保持回路に保持されたテスト用アドレス信号
は、それぞれアクセス用のアドレス信号とテスト用アド
レス信号との選択を行うＮ個の選択手段に与えられる。
テスト信号によってテストモードに指定されると、Ｎ個
の選択手段からテスト用アドレス信号が、記憶手段の各
アドレスポートに出力される。そして、記憶手段では、
Ｎ個の各アドレスポートに与えられる異なるテスト用ア
ドレス信号で指定された記憶領域に対して、各アドレス
ポートに対応するデータポートを介してデータの書き込
みまたは読み出しのアクセスが行われる。
【０００８】
【発明の実施の形態】図１は、本発明の実施形態を示す
ＡＳＩＣの構成図である。このＡＳＩＣは、半導体基板
上に形成され、複数の入力信号ＩＮ１，ＩＮ２，…，Ｉ
Ｎｌが入力されるユーザロジック回路１１を有してい
る。ユーザロジック回路１１は、入力信号ＩＮ１〜ＩＮ
ｌに応じて、例えば、全自動洗濯機等の制御における入
力信号処理等の特定のディジタル処理を行う論理回路で
ある。このユーザロジック回路１１は、同時に２つの異
なるアドレスに対するメモリアクセスを行うために、２
組の８ビットのアドレス端子Ａ−ＡＤ，Ｂ−ＡＤ、２組
の８ビットのデータ端子Ａ−ＤＴ，Ｂ−ＤＴ、及び２つ
の制御端子Ａ−ＲＷ，Ｂ−ＲＷを有している。一方、こ
のＡＳＩＣは、８ビットのテスト用アドレス信号ＴＡＤ
が与えられる端子１２、クロック信号ＣＬＫが与えられ
る端子１３、２組の８ビットのテスト用データＴＡＤ
Ｔ，ＴＢＤＴがそれぞれ与えられる端子１４，１５、２
つのテスト用制御信号ＴＡＲＷ，ＴＢＲＷがそれぞれ与
えられる端子１６，１７、及びテスト信号ＴＳＥＬが与
えられる端子１８を有している。
ＡＳＩＣの構成図である。このＡＳＩＣは、半導体基板
上に形成され、複数の入力信号ＩＮ１，ＩＮ２，…，Ｉ
Ｎｌが入力されるユーザロジック回路１１を有してい
る。ユーザロジック回路１１は、入力信号ＩＮ１〜ＩＮ
ｌに応じて、例えば、全自動洗濯機等の制御における入
力信号処理等の特定のディジタル処理を行う論理回路で
ある。このユーザロジック回路１１は、同時に２つの異
なるアドレスに対するメモリアクセスを行うために、２
組の８ビットのアドレス端子Ａ−ＡＤ，Ｂ−ＡＤ、２組
の８ビットのデータ端子Ａ−ＤＴ，Ｂ−ＤＴ、及び２つ
の制御端子Ａ−ＲＷ，Ｂ−ＲＷを有している。一方、こ
のＡＳＩＣは、８ビットのテスト用アドレス信号ＴＡＤ
が与えられる端子１２、クロック信号ＣＬＫが与えられ
る端子１３、２組の８ビットのテスト用データＴＡＤ
Ｔ，ＴＢＤＴがそれぞれ与えられる端子１４，１５、２
つのテスト用制御信号ＴＡＲＷ，ＴＢＲＷがそれぞれ与
えられる端子１６，１７、及びテスト信号ＴＳＥＬが与
えられる端子１８を有している。
【０００９】端子１２は、２段の保持回路（例えばＤ型
フリップフロップ、以下「ＦＦ」という）１９ａ，１９
ｂで構成されるシフト手段１９のうちの該ＦＦ１９ａの
入力端子Ｄに接続されている。ＦＦ１９ａの出力端子Ｑ
は、ＦＦ１９ｂの入力端子Ｄに接続されている。ＦＦ１
９ａ，１９ｂの各クロック入力端子ＣＫは、端子１３に
接続されている。ユーザロジック回路１１のアドレス端
子Ａ−ＡＤとＦＦ１９ａの出力端子Ｑは、選択手段（例
えば、セレクタ）２０の入力端子Ａ，Ｂにそれぞれ接続
されている。ユーザロジック回路１１のアドレス端子Ｂ
−ＡＤとＦＦ１９ｂの出力端子Ｑは、セレクタ２１の入
力端子Ａ，Ｂにそれぞれ接続されている。ユーザロジッ
ク回路１１のデータ端子Ａ−ＤＴとテスト用データＴＡ
ＤＴが与えられる端子１４は、セレクタ２２の入力端子
Ａ，Ｂにそれぞれ接続されている。ユーザロジック回路
１１のデータ端子Ｂ−ＤＴとテスト用データＴＢＤＴが
与えられる端子１５は、セレクタ２３の入力端子Ａ，Ｂ
にそれぞれ接続されている。
フリップフロップ、以下「ＦＦ」という）１９ａ，１９
ｂで構成されるシフト手段１９のうちの該ＦＦ１９ａの
入力端子Ｄに接続されている。ＦＦ１９ａの出力端子Ｑ
は、ＦＦ１９ｂの入力端子Ｄに接続されている。ＦＦ１
９ａ，１９ｂの各クロック入力端子ＣＫは、端子１３に
接続されている。ユーザロジック回路１１のアドレス端
子Ａ−ＡＤとＦＦ１９ａの出力端子Ｑは、選択手段（例
えば、セレクタ）２０の入力端子Ａ，Ｂにそれぞれ接続
されている。ユーザロジック回路１１のアドレス端子Ｂ
−ＡＤとＦＦ１９ｂの出力端子Ｑは、セレクタ２１の入
力端子Ａ，Ｂにそれぞれ接続されている。ユーザロジッ
ク回路１１のデータ端子Ａ−ＤＴとテスト用データＴＡ
ＤＴが与えられる端子１４は、セレクタ２２の入力端子
Ａ，Ｂにそれぞれ接続されている。ユーザロジック回路
１１のデータ端子Ｂ−ＤＴとテスト用データＴＢＤＴが
与えられる端子１５は、セレクタ２３の入力端子Ａ，Ｂ
にそれぞれ接続されている。
【００１０】ユーザロジック回路１１の制御信号端子Ａ
−ＲＷとテスト用制御信号ＴＡＲＷが与えられる端子１
６は、セレクタ２４の入力端子Ａ，Ｂにそれぞれ接続さ
れている。ユーザロジック回路１１の制御信号端子Ｂ−
ＲＷとテスト用制御信号ＴＢＲＷが与えられる端子１７
は、セレクタ２５の入力端子Ａ，Ｂにそれぞれ接続され
ている。各セレクタ２０〜２５の選択端子Ｓは、端子１
８に接続されている。これらのセレクタ２０〜２５は、
選択端子Ｓに与えられるテスト信号ＴＳＥＬに応じて、
入力端子ＡまたはＢに入力される信号を選択して出力端
子Ｙに出力するものである。セレクタ２０の出力端子Ｙ
は、記憶手段（例えば、マルチポートランダムアクセス
メモリ、以下単に「ＲＡＭ」という）２６の８ビットの
第１のアドレスポートＡ−ＡＤに接続されている。セレ
クタ２１の出力端子Ｙは、ＲＡＭ２６の８ビットの第２
のアドレスポートＢ−ＡＤに接続されている。
−ＲＷとテスト用制御信号ＴＡＲＷが与えられる端子１
６は、セレクタ２４の入力端子Ａ，Ｂにそれぞれ接続さ
れている。ユーザロジック回路１１の制御信号端子Ｂ−
ＲＷとテスト用制御信号ＴＢＲＷが与えられる端子１７
は、セレクタ２５の入力端子Ａ，Ｂにそれぞれ接続され
ている。各セレクタ２０〜２５の選択端子Ｓは、端子１
８に接続されている。これらのセレクタ２０〜２５は、
選択端子Ｓに与えられるテスト信号ＴＳＥＬに応じて、
入力端子ＡまたはＢに入力される信号を選択して出力端
子Ｙに出力するものである。セレクタ２０の出力端子Ｙ
は、記憶手段（例えば、マルチポートランダムアクセス
メモリ、以下単に「ＲＡＭ」という）２６の８ビットの
第１のアドレスポートＡ−ＡＤに接続されている。セレ
クタ２１の出力端子Ｙは、ＲＡＭ２６の８ビットの第２
のアドレスポートＢ−ＡＤに接続されている。
【００１１】セレクタ２２，２３の出力端子Ｙは、ＲＡ
Ｍ２６の８ビットの第１及び第２のデータ入力ポートＡ
−ＤＩ，Ｂ−ＤＩにそれぞれ接続されている。セレクタ
２４，２５の出力端子Ｙは、ＲＡＭ２６の第１及び第２
の制御信号端子Ａ−ＲＷ，Ｂ−ＲＷにそれぞれ接続され
ている。ＲＡＭ２６は、第１のアドレスポートＡ−ＡＤ
に対応するデータ入力ポートＡ−ＤＩ、データ出力ポー
トＡ−ＤＯ、及び制御端子Ａ−ＲＷを有するとともに、
第２のアドレスポートＢ−ＡＤに対応するデータ入力ポ
ートＢ−ＤＩ、データ出力ポートＢ−ＤＯ、及び制御端
子Ｂ−ＲＷを有している。このＲＡＭ２６は、各アドレ
スポートＡ−ＡＤ，Ｂ−ＡＤに与えられる異なるアドレ
ス信号で指定される複数の記憶領域に対して同時にデー
タの書き込みまたは読み出しのアクセスが可能ないわゆ
るマルチポートメモリである。ＲＡＭ２６の８ビットの
データ出力ポートＡ−ＤＯ，Ｂ−ＤＯは、それぞれユー
ザロジック回路２７に接続されている。
Ｍ２６の８ビットの第１及び第２のデータ入力ポートＡ
−ＤＩ，Ｂ−ＤＩにそれぞれ接続されている。セレクタ
２４，２５の出力端子Ｙは、ＲＡＭ２６の第１及び第２
の制御信号端子Ａ−ＲＷ，Ｂ−ＲＷにそれぞれ接続され
ている。ＲＡＭ２６は、第１のアドレスポートＡ−ＡＤ
に対応するデータ入力ポートＡ−ＤＩ、データ出力ポー
トＡ−ＤＯ、及び制御端子Ａ−ＲＷを有するとともに、
第２のアドレスポートＢ−ＡＤに対応するデータ入力ポ
ートＢ−ＤＩ、データ出力ポートＢ−ＤＯ、及び制御端
子Ｂ−ＲＷを有している。このＲＡＭ２６は、各アドレ
スポートＡ−ＡＤ，Ｂ−ＡＤに与えられる異なるアドレ
ス信号で指定される複数の記憶領域に対して同時にデー
タの書き込みまたは読み出しのアクセスが可能ないわゆ
るマルチポートメモリである。ＲＡＭ２６の８ビットの
データ出力ポートＡ−ＤＯ，Ｂ−ＤＯは、それぞれユー
ザロジック回路２７に接続されている。
【００１２】ユーザロジック回路２７は、ユーザロジッ
ック回路１１と同様に、例えば、全自動洗濯機等の制御
において、ＲＡＭ２６の内容を読み出して出力信号処理
等の特定のディジタル処理を行う論理回路である。ユー
ザロジック回路２７の２組の８ビットの出力側は、それ
ぞれセレクタ２８，２９の入力端子Ａに接続されてい
る。これらのセレクタ２８，２９の入力端子Ｂには、Ｒ
ＡＭ２６のデータ出力ポートＡ−ＤＯ，Ｂ−ＤＯがそれ
ぞれ接続されている。セレクタ２８，２９の選択端子Ｓ
は、端子１８に接続されている。これらのセレクタ２
８，２９は、選択端子Ｓに与えられるテスト信号ＴＳＥ
Ｌに応じて、入力端子ＡまたはＢに入力される信号を選
択して出力端子Ｙに出力するものである。セレクタ２
８，２９の出力端子Ｙは、それぞれ出力信号ＯＵＴ１，
ＯＵＴ２を出力するための端子３０，３１に接続されて
いる。
ック回路１１と同様に、例えば、全自動洗濯機等の制御
において、ＲＡＭ２６の内容を読み出して出力信号処理
等の特定のディジタル処理を行う論理回路である。ユー
ザロジック回路２７の２組の８ビットの出力側は、それ
ぞれセレクタ２８，２９の入力端子Ａに接続されてい
る。これらのセレクタ２８，２９の入力端子Ｂには、Ｒ
ＡＭ２６のデータ出力ポートＡ−ＤＯ，Ｂ−ＤＯがそれ
ぞれ接続されている。セレクタ２８，２９の選択端子Ｓ
は、端子１８に接続されている。これらのセレクタ２
８，２９は、選択端子Ｓに与えられるテスト信号ＴＳＥ
Ｌに応じて、入力端子ＡまたはＢに入力される信号を選
択して出力端子Ｙに出力するものである。セレクタ２
８，２９の出力端子Ｙは、それぞれ出力信号ＯＵＴ１，
ＯＵＴ２を出力するための端子３０，３１に接続されて
いる。
【００１３】図３は、図１のＡＳＩＣのメモリテスト時
における動作を説明するためのタイムチャートである。
以下、図１及び図３を参照して、動作を説明する。この
動作説明では、図示されていない試験装置から図１のＡ
ＳＩＣに対して、クロック信号ＣＬＫ、及びテスト用制
御信号ＴＡＲＷ，ＴＢＲＷとして、一定周期かつ同一タ
イミングで、“Ｈ”と“Ｌ”レベルが交互に切り替わる
信号が与えられているものとする。また、テスト用デー
タ信号ＴＡＤＴ，ＴＢＤＴとして、それぞれ“００
Ｈ”，“ＦＦＨ”（但し、００Ｈ，ＦＦＨは、それぞれ
１６進数で表示した数値００，ＦＦを表す）の信号が与
えられているものとする。まず、図３の時刻ｔ０におい
て、テスト信号ＴＳＥＬを“Ｌ”レベルから“Ｈ”レベ
ルに立ち上げることにより活性化すると、セレクタ２０
〜２５，２８，２９が、それぞれ入力端子Ｂ側に切り替
えられる。これにより、ＲＡＭ２６は、ユーザロジック
回路１１，２７から切り離され、端子１２〜１８，３
０，３１側に接続されてテストモードの状態が構成され
る。
における動作を説明するためのタイムチャートである。
以下、図１及び図３を参照して、動作を説明する。この
動作説明では、図示されていない試験装置から図１のＡ
ＳＩＣに対して、クロック信号ＣＬＫ、及びテスト用制
御信号ＴＡＲＷ，ＴＢＲＷとして、一定周期かつ同一タ
イミングで、“Ｈ”と“Ｌ”レベルが交互に切り替わる
信号が与えられているものとする。また、テスト用デー
タ信号ＴＡＤＴ，ＴＢＤＴとして、それぞれ“００
Ｈ”，“ＦＦＨ”（但し、００Ｈ，ＦＦＨは、それぞれ
１６進数で表示した数値００，ＦＦを表す）の信号が与
えられているものとする。まず、図３の時刻ｔ０におい
て、テスト信号ＴＳＥＬを“Ｌ”レベルから“Ｈ”レベ
ルに立ち上げることにより活性化すると、セレクタ２０
〜２５，２８，２９が、それぞれ入力端子Ｂ側に切り替
えられる。これにより、ＲＡＭ２６は、ユーザロジック
回路１１，２７から切り離され、端子１２〜１８，３
０，３１側に接続されてテストモードの状態が構成され
る。
【００１４】次に、時刻ｔ１におけるクロック信号ＣＬ
Ｋの立ち下がり時点で、テスト用アドレス信号ＴＡＤと
して“００Ｈ”が入力される。時刻ｔ２におけるクロッ
ク信号ＣＬＫの立ち上がりにより、ＦＦ１９ａにテスト
用アドレス信号ＴＡＤの内容が取り込まれ、ＦＦ１９ａ
の出力端子Ｑには“００Ｈ”が出力される。ＦＦ１９ａ
の出力信号は、セレクタ２０を介してＲＡＭ２６のアド
レスポートＡ−ＡＤに与えられる。ＲＡＭ２６のデータ
入力ポートＡ−ＤＩにはテスト用データＴＡＤＴとして
“００Ｈ”が与えられており、テスト用制御信号ＴＡＲ
Ｗは書き込み動作指定を示す“Ｈ”レベルであるので、
ＲＡＭ２６の００Ｈ番地に対する書き込み動作が行われ
る。この結果、ＲＡＭ２６の００Ｈ番地の記憶内容は
“００Ｈ”になる。時刻ｔ３において、テスト用制御信
号ＴＡＲＷが読み出し動作指定を示す“Ｌ”レベルに変
化すると、ＲＡＭ２６では、００Ｈ番地に対する読み出
し動作が行われる。この結果、ＲＡＭ２６のデータ出力
ポートＡ−ＤＯから、００Ｈ番地の記憶内容“００Ｈ”
が出力され、セレクタ２８を介して出力端子３０から出
力信号ＯＵＴ１として“００Ｈ”の信号が出力される。
この時刻ｔ３におけるクロック信号ＣＬＫの立ち下がり
と同時に、試験装置はテスト用アドレス信号ＴＡＤの内
容を“０１Ｈ”に変更する。
Ｋの立ち下がり時点で、テスト用アドレス信号ＴＡＤと
して“００Ｈ”が入力される。時刻ｔ２におけるクロッ
ク信号ＣＬＫの立ち上がりにより、ＦＦ１９ａにテスト
用アドレス信号ＴＡＤの内容が取り込まれ、ＦＦ１９ａ
の出力端子Ｑには“００Ｈ”が出力される。ＦＦ１９ａ
の出力信号は、セレクタ２０を介してＲＡＭ２６のアド
レスポートＡ−ＡＤに与えられる。ＲＡＭ２６のデータ
入力ポートＡ−ＤＩにはテスト用データＴＡＤＴとして
“００Ｈ”が与えられており、テスト用制御信号ＴＡＲ
Ｗは書き込み動作指定を示す“Ｈ”レベルであるので、
ＲＡＭ２６の００Ｈ番地に対する書き込み動作が行われ
る。この結果、ＲＡＭ２６の００Ｈ番地の記憶内容は
“００Ｈ”になる。時刻ｔ３において、テスト用制御信
号ＴＡＲＷが読み出し動作指定を示す“Ｌ”レベルに変
化すると、ＲＡＭ２６では、００Ｈ番地に対する読み出
し動作が行われる。この結果、ＲＡＭ２６のデータ出力
ポートＡ−ＤＯから、００Ｈ番地の記憶内容“００Ｈ”
が出力され、セレクタ２８を介して出力端子３０から出
力信号ＯＵＴ１として“００Ｈ”の信号が出力される。
この時刻ｔ３におけるクロック信号ＣＬＫの立ち下がり
と同時に、試験装置はテスト用アドレス信号ＴＡＤの内
容を“０１Ｈ”に変更する。
【００１５】時刻ｔ４において、クロック信号ＣＬＫが
立ち上がると、ＦＦ１９ａにはテスト用アドレス信号Ｔ
ＡＤの内容“０１Ｈ”が取り込まれ、ＦＦ１９ａの出力
端子Ｑから“０１Ｈ”が出力される。一方、ＦＦ１９ｂ
にはそれまでＦＦ１９ａに保持されていた信号“００
Ｈ”がシフトされ、ＦＦ１９ｂの出力端子Ｑには“００
Ｈ”が出力される。ＦＦ１９ａの出力信号“００Ｈ”
は、ＲＡＭ２６のアドレスポートＡ−ＡＤに与えられ
る。ＲＡＭ２６のデータ入力ポートＡ−ＤＩにはテスト
用データＴＡＤＴとして“００Ｈ”が与えられており、
テスト用制御信号ＴＡＲＷは“Ｈ”レベルであるので、
ＲＡＭ２６の０１Ｈ番地に対する書き込み動作が行われ
る。この結果、ＲＡＭ２６の０１Ｈ番地の記憶内容は
“００Ｈ”になる。一方、ＦＦ１９ｂの出力信号は、セ
レクタ２１を介してＲＡＭ２６のアドレスポートＢ−Ａ
Ｄに与えられる。ＲＡＭ２６のデータ入力ポートＢ−Ｄ
Ｉにはテスト用データＴＢＤＴとして“ＦＦＨ”が与え
られており、テスト用制御信号ＴＢＲＷは“Ｈ”レベル
であるので、ＲＡＭ２６の００Ｈ番地に対する書き込み
動作が行われる。この結果、ＲＡＭ２６の００Ｈ番地の
記憶内容は“ＦＦＨ”になる。
立ち上がると、ＦＦ１９ａにはテスト用アドレス信号Ｔ
ＡＤの内容“０１Ｈ”が取り込まれ、ＦＦ１９ａの出力
端子Ｑから“０１Ｈ”が出力される。一方、ＦＦ１９ｂ
にはそれまでＦＦ１９ａに保持されていた信号“００
Ｈ”がシフトされ、ＦＦ１９ｂの出力端子Ｑには“００
Ｈ”が出力される。ＦＦ１９ａの出力信号“００Ｈ”
は、ＲＡＭ２６のアドレスポートＡ−ＡＤに与えられ
る。ＲＡＭ２６のデータ入力ポートＡ−ＤＩにはテスト
用データＴＡＤＴとして“００Ｈ”が与えられており、
テスト用制御信号ＴＡＲＷは“Ｈ”レベルであるので、
ＲＡＭ２６の０１Ｈ番地に対する書き込み動作が行われ
る。この結果、ＲＡＭ２６の０１Ｈ番地の記憶内容は
“００Ｈ”になる。一方、ＦＦ１９ｂの出力信号は、セ
レクタ２１を介してＲＡＭ２６のアドレスポートＢ−Ａ
Ｄに与えられる。ＲＡＭ２６のデータ入力ポートＢ−Ｄ
Ｉにはテスト用データＴＢＤＴとして“ＦＦＨ”が与え
られており、テスト用制御信号ＴＢＲＷは“Ｈ”レベル
であるので、ＲＡＭ２６の００Ｈ番地に対する書き込み
動作が行われる。この結果、ＲＡＭ２６の００Ｈ番地の
記憶内容は“ＦＦＨ”になる。
【００１６】時刻ｔ５において、制御信号端子ＡＲＷ，
ＢＲＷが“Ｌ”レベルに変化すると、ＲＡＭ２６で、０
１Ｈ番地及び００Ｈ番地に対する読み出し動作が行われ
る。この結果、ＲＡＭ２６のデータ出力ポートＡ−ＤＯ
から、０１Ｈ番地の記憶内容“００Ｈ”が出力され、出
力信号ＯＵＴ１として“００Ｈ”の信号が出力される。
また、ＲＡＭ２６のデータ出力ポートＢ−ＤＯから、０
０Ｈ番地の記憶内容“ＦＦＨ”が出力され、セレクタ２
９を介して端子３１から出力信号ＯＵＴ１として“ＦＦ
Ｈ”の信号が出力される。この時刻ｔ５におけるクロッ
ク信号ＣＬＫの立ち下がりに応じて、テスト用アドレス
信号ＴＡＤは“０２Ｈ”に変更される。以下同様に、時
刻ｔ６においてクロック信号ＣＬＫが立ち上がると、Ｆ
Ｆ１９ａ，１９ｂの各出力端子Ｑから、それぞれ“０２
Ｈ”，“０１Ｈ”が出力される。そして、ＲＡＭ２６の
０２Ｈ番地にはデータ“００Ｈ”が、０１Ｈ番地にはデ
ータ“ＦＦＨ”が、それぞれ書き込まれる。時刻ｔ７に
おいて、テスト用制御信号ＴＡＲＷ，ＴＢＲＷが“Ｌ”
レベルに変化すると、ＲＡＭ２６において、０２Ｈ番地
及び０１Ｈ番地に対する読み出し動作が行われる。そし
て、出力信号ＯＵＴ１，ＯＵＴ２として、それぞれ“０
０Ｈ”，“ＦＦＨ”の信号が出力される。この様に、ク
ロック信号ＣＬＫに従って、テスト用アドレス信号ＴＡ
Ｄをクロック信号ＣＬＫに同期して順次変更することに
より、ＲＡＭ２６の記憶領域に対して２つのポートか
ら，異なるアドレスに対する同時アクセスを順次行うこ
とができる。そして、出力信号ＯＵＴ１，ＯＵＴ２の内
容を試験装置によってチェックすることにより、ＲＡＭ
２６が正常か否かの判定が行える。
ＢＲＷが“Ｌ”レベルに変化すると、ＲＡＭ２６で、０
１Ｈ番地及び００Ｈ番地に対する読み出し動作が行われ
る。この結果、ＲＡＭ２６のデータ出力ポートＡ−ＤＯ
から、０１Ｈ番地の記憶内容“００Ｈ”が出力され、出
力信号ＯＵＴ１として“００Ｈ”の信号が出力される。
また、ＲＡＭ２６のデータ出力ポートＢ−ＤＯから、０
０Ｈ番地の記憶内容“ＦＦＨ”が出力され、セレクタ２
９を介して端子３１から出力信号ＯＵＴ１として“ＦＦ
Ｈ”の信号が出力される。この時刻ｔ５におけるクロッ
ク信号ＣＬＫの立ち下がりに応じて、テスト用アドレス
信号ＴＡＤは“０２Ｈ”に変更される。以下同様に、時
刻ｔ６においてクロック信号ＣＬＫが立ち上がると、Ｆ
Ｆ１９ａ，１９ｂの各出力端子Ｑから、それぞれ“０２
Ｈ”，“０１Ｈ”が出力される。そして、ＲＡＭ２６の
０２Ｈ番地にはデータ“００Ｈ”が、０１Ｈ番地にはデ
ータ“ＦＦＨ”が、それぞれ書き込まれる。時刻ｔ７に
おいて、テスト用制御信号ＴＡＲＷ，ＴＢＲＷが“Ｌ”
レベルに変化すると、ＲＡＭ２６において、０２Ｈ番地
及び０１Ｈ番地に対する読み出し動作が行われる。そし
て、出力信号ＯＵＴ１，ＯＵＴ２として、それぞれ“０
０Ｈ”，“ＦＦＨ”の信号が出力される。この様に、ク
ロック信号ＣＬＫに従って、テスト用アドレス信号ＴＡ
Ｄをクロック信号ＣＬＫに同期して順次変更することに
より、ＲＡＭ２６の記憶領域に対して２つのポートか
ら，異なるアドレスに対する同時アクセスを順次行うこ
とができる。そして、出力信号ＯＵＴ１，ＯＵＴ２の内
容を試験装置によってチェックすることにより、ＲＡＭ
２６が正常か否かの判定が行える。
【００１７】以上の様に、本実施形態のＡＳＩＣは、２
段のＦＦ１９ａ，１９ｂで構成されるシフト手段１９を
有し、各ＦＦ１９ａ，１９ｂの出力信号をセレクタ２
０，２１を介してＲＡＭ２６の２つのアドレスポートＡ
−ＡＤ，Ｂ−ＡＤに出力している。このため、次の
（１）〜（４）のような利点がある。 （１）テスト用アドレス信号ＴＡＤを入力するための端
子１２は、１組だけ設ければ良いので、ＡＳＩＣの端子
数を削減することができる。 （２）テスト用端子数の削減により端子に対する配線が
減少し、回路の集積度を上げることができる。 （３）テスト用アドレス信号ＴＡＤは、端子１２に与え
る１組のテスト信号だけを考えれば良いので、テスト信
号の作成が容易になる。 （４）ＡＳＩＣ内のＲＡＭ２６のテストを行うための試
験装置が簡素化できる。 なお、本発明は、上記実施形態に限定されず、種々の変
形が可能である。この変形例としては、例えば、次の
（ａ）〜（ｅ）のようなものがある。
段のＦＦ１９ａ，１９ｂで構成されるシフト手段１９を
有し、各ＦＦ１９ａ，１９ｂの出力信号をセレクタ２
０，２１を介してＲＡＭ２６の２つのアドレスポートＡ
−ＡＤ，Ｂ−ＡＤに出力している。このため、次の
（１）〜（４）のような利点がある。 （１）テスト用アドレス信号ＴＡＤを入力するための端
子１２は、１組だけ設ければ良いので、ＡＳＩＣの端子
数を削減することができる。 （２）テスト用端子数の削減により端子に対する配線が
減少し、回路の集積度を上げることができる。 （３）テスト用アドレス信号ＴＡＤは、端子１２に与え
る１組のテスト信号だけを考えれば良いので、テスト信
号の作成が容易になる。 （４）ＡＳＩＣ内のＲＡＭ２６のテストを行うための試
験装置が簡素化できる。 なお、本発明は、上記実施形態に限定されず、種々の変
形が可能である。この変形例としては、例えば、次の
（ａ）〜（ｅ）のようなものがある。
【００１８】（ａ）シフト手段１９は、Ｄ型フリップフ
ロップを縦続接続して構成しているが、他のタイプのフ
リップフロップを使用することも可能である。また、フ
リップフロップに限らず、データをクロック信号ＣＬＫ
に同期して順次シフトすることのできるものであれば良
い。 （ｂ）選択手段として、セレクタ２０，２１を使用して
いるが、いわゆるセレクタに限らず、２入力のうちの１
つを選択して出力するスイッチ機能を有するものであれ
ば良い。 （ｃ）ＲＡＭ２６は、２ポートのマルチポートメモリの
場合を示したが、３ポート以上のマルチポートメモリの
場合にも、シフト手段１９を構成するＦＦの段数を増加
し、増加したＦＦに対応してセレクタを追加することに
より、同様に対応することができる。 （ｄ）ＲＡＭ２６は、８ビットのアドレスポートと８ビ
ットのデータポートを有しているが、必要な記憶容量に
合わせたビット数のアドレスポート及びデータポートを
有するマルチポートメモリを使用することができる。 （ｅ）テスト用アドレス信号ＴＡＤやテスト用データＴ
ＡＤＴ，ＴＢＤＴ等の入力のために、専用の端子１２，
１４，１５等を有する構成になっているが、ユーザロジ
ック回路１１に対する入力信号ＩＮ１〜ＩＮｌの入力端
子と共通の端子を使用しても良い。例えば、８ビットの
端子１２は、テストモード時にはテスト用アドレス信号
ＴＡＤを入力するために使用され、非テスト時の通常の
動作モードでは、ユーザロジック回路１１に対する入力
信号ＩＮ１〜ＩＮ８を入力するための入力端子として使
用することができる。この様にすることにより、ＡＳＩ
Ｃの端子数を削減することができる。
ロップを縦続接続して構成しているが、他のタイプのフ
リップフロップを使用することも可能である。また、フ
リップフロップに限らず、データをクロック信号ＣＬＫ
に同期して順次シフトすることのできるものであれば良
い。 （ｂ）選択手段として、セレクタ２０，２１を使用して
いるが、いわゆるセレクタに限らず、２入力のうちの１
つを選択して出力するスイッチ機能を有するものであれ
ば良い。 （ｃ）ＲＡＭ２６は、２ポートのマルチポートメモリの
場合を示したが、３ポート以上のマルチポートメモリの
場合にも、シフト手段１９を構成するＦＦの段数を増加
し、増加したＦＦに対応してセレクタを追加することに
より、同様に対応することができる。 （ｄ）ＲＡＭ２６は、８ビットのアドレスポートと８ビ
ットのデータポートを有しているが、必要な記憶容量に
合わせたビット数のアドレスポート及びデータポートを
有するマルチポートメモリを使用することができる。 （ｅ）テスト用アドレス信号ＴＡＤやテスト用データＴ
ＡＤＴ，ＴＢＤＴ等の入力のために、専用の端子１２，
１４，１５等を有する構成になっているが、ユーザロジ
ック回路１１に対する入力信号ＩＮ１〜ＩＮｌの入力端
子と共通の端子を使用しても良い。例えば、８ビットの
端子１２は、テストモード時にはテスト用アドレス信号
ＴＡＤを入力するために使用され、非テスト時の通常の
動作モードでは、ユーザロジック回路１１に対する入力
信号ＩＮ１〜ＩＮ８を入力するための入力端子として使
用することができる。この様にすることにより、ＡＳＩ
Ｃの端子数を削減することができる。
【００１９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、Ｎ個のポートに対して同時アクセスが可能な記憶
手段を含むＡＳＩＣ等の集積回路において、Ｎ段の縦続
接続された保持回路を有するシフト手段を設けている。
そして、初段の保持回路にテスト用アドレス信号を入力
し、クロック信号に従って順次シフトされてたテスト用
アドレス信号を、それぞれ選択手段を介して記憶手段の
Ｎ個の各アドレスポートに与えている。このため、次の
（ｉ）〜（iv）のような効果がある。 （ｉ）記憶手段のテスト用の端子数の増加を抑え、端子
ネックを解消することができる。 （ii）端子数の増加が抑えられることにより、端子に対
する配線が抑えられ、集積度を上げることができる。 （iii)１ポート分のテスト用アドレス信号を作成すれ
ば、そのアドレス信号が順次他のアドレスポートに与え
られるので、テストデータの作成が容易になる。 （iv）試験装置の構成が簡素化できる。
れば、Ｎ個のポートに対して同時アクセスが可能な記憶
手段を含むＡＳＩＣ等の集積回路において、Ｎ段の縦続
接続された保持回路を有するシフト手段を設けている。
そして、初段の保持回路にテスト用アドレス信号を入力
し、クロック信号に従って順次シフトされてたテスト用
アドレス信号を、それぞれ選択手段を介して記憶手段の
Ｎ個の各アドレスポートに与えている。このため、次の
（ｉ）〜（iv）のような効果がある。 （ｉ）記憶手段のテスト用の端子数の増加を抑え、端子
ネックを解消することができる。 （ii）端子数の増加が抑えられることにより、端子に対
する配線が抑えられ、集積度を上げることができる。 （iii)１ポート分のテスト用アドレス信号を作成すれ
ば、そのアドレス信号が順次他のアドレスポートに与え
られるので、テストデータの作成が容易になる。 （iv）試験装置の構成が簡素化できる。
【図１】本発明の実施形態を示すＡＳＩＣの構成図であ
る。
る。
【図２】従来のメモリを有するＡＳＩＣの構成図であ
る。
る。
【図３】図１のＡＳＩＣのメモリテスト時の動作を示す
タイムチャートである。
タイムチャートである。
１９ シフト手段 １９ａ，１９ｂ フリップフロップ ２０〜２５，２８，２９ セレクタ ２６ マルチポートＲＡＭ Ａ−ＡＤ，Ｂ−ＡＤ アドレスポート Ａ−ＤＩ，Ｂ−ＤＩ データ入力ポート Ａ−ＤＯ，Ｂ−ＤＯ データ出力ポート ＣＬＫ クロック信号 ＴＡＤ テスト用アドレス信号 ＴＳＥＬ テスト信号
Claims (1)
- 【請求項１】 入力されるテスト用アドレス信号をクロ
ック信号に同期して保持するＮ段（但し、Ｎは２以上の
整数）の縦続接続された保持回路を有し、該クロック信
号に同期して該初段の保持回路から取り込んだ該テスト
用アドレス信号を順次後段の保持回路へシフトしていく
シフト手段と、 アクセス用アドレス信号と前記シフト手段の各段の保持
回路の出力信号が与えられ、テストモードと非テストモ
ードであるアクセスモードとの切り替え指定を行うテス
ト信号に応じて、該アクセスモード時には該アクセス用
のアドレス信号を選択して出力し、該テストモード時に
は該各段の保持回路の出力信号をそれぞれ選択して出力
するＮ個の選択手段と、 前記Ｎ個の選択手段の出力信号が与えられるＮ個のアド
レスポート及び該各アドレスポートに対応したデータポ
ートを有し、該各アドレスポートに与えられる異なる該
出力信号で指定される複数の記憶領域に対して同時にデ
ータの書き込みまたは読み出しのアクセスが可能な記憶
手段とを、 半導体基板上に形成したことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8161699A JPH1011999A (ja) | 1996-06-21 | 1996-06-21 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8161699A JPH1011999A (ja) | 1996-06-21 | 1996-06-21 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011999A true JPH1011999A (ja) | 1998-01-16 |
Family
ID=15740192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8161699A Withdrawn JPH1011999A (ja) | 1996-06-21 | 1996-06-21 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011999A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587264B1 (ko) * | 1999-04-03 | 2006-06-08 | 엘지전자 주식회사 | 주문형 반도체 장치의 내부 메모리 및 내부 메모리 테스트 방법 |
| JP2013097827A (ja) * | 2011-10-28 | 2013-05-20 | Fujitsu Ltd | 集積回路，試験回路，試験装置，及び試験方法 |
-
1996
- 1996-06-21 JP JP8161699A patent/JPH1011999A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587264B1 (ko) * | 1999-04-03 | 2006-06-08 | 엘지전자 주식회사 | 주문형 반도체 장치의 내부 메모리 및 내부 메모리 테스트 방법 |
| JP2013097827A (ja) * | 2011-10-28 | 2013-05-20 | Fujitsu Ltd | 集積回路，試験回路，試験装置，及び試験方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |