JP2810584B2 - シリアルデータ転送回路 - Google Patents
シリアルデータ転送回路Info
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- JP2810584B2 JP2810584B2 JP7099292A JP7099292A JP2810584B2 JP 2810584 B2 JP2810584 B2 JP 2810584B2 JP 7099292 A JP7099292 A JP 7099292A JP 7099292 A JP7099292 A JP 7099292A JP 2810584 B2 JP2810584 B2 JP 2810584B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路間にお
いてデータ転送を行うために、集積回路内に設けられた
シリアルデータ転送回路に関する。
いてデータ転送を行うために、集積回路内に設けられた
シリアルデータ転送回路に関する。
【０００２】
【従来の技術】近年、マイクロコンピュータが各分野に
使用されるようになり、特にオーディオ分野等では、独
立のオーディオ機能をもった集積回路とマイクロコンピ
ュータとのデータ転送が不可欠となっている。そこで、
このような集積回路内には、マイクロコンピュータの要
求に応じてデータを転送するためのシリアルデータ転送
回路が内蔵されている。
使用されるようになり、特にオーディオ分野等では、独
立のオーディオ機能をもった集積回路とマイクロコンピ
ュータとのデータ転送が不可欠となっている。そこで、
このような集積回路内には、マイクロコンピュータの要
求に応じてデータを転送するためのシリアルデータ転送
回路が内蔵されている。
【０００３】従来のシリアルデータ転送回路は、図３に
示すように、転送すべきデータ（この場合は４ビットデ
ータ）がプリセットされるシフトレジスタ１と、転送ク
ロックＣＬとチップイネーブル信号ＣＥが印加されたＡ
ＮＤゲート２と、シフトレジスタ１のシリアル出力とチ
ップイネーブル信号ＣＥが印加されたＡＮＤゲート３か
ら構成され、ＡＮＤゲート２の出力がシフトレジスタ１
のクロック入力に接続され、ＡＮＤゲート３の出力がデ
ータの出力端子４に接続されている。
示すように、転送すべきデータ（この場合は４ビットデ
ータ）がプリセットされるシフトレジスタ１と、転送ク
ロックＣＬとチップイネーブル信号ＣＥが印加されたＡ
ＮＤゲート２と、シフトレジスタ１のシリアル出力とチ
ップイネーブル信号ＣＥが印加されたＡＮＤゲート３か
ら構成され、ＡＮＤゲート２の出力がシフトレジスタ１
のクロック入力に接続され、ＡＮＤゲート３の出力がデ
ータの出力端子４に接続されている。
【０００４】図３のシリアルデータ転送回路を内蔵した
集積回路からマイクロコンピュータがデータを取り込む
場合、図４のａに示すごとく、まず、チップイネーブル
信号ＣＥをＬレベルからＨレベルに立ち上げる。これに
より、ＡＮＤゲート２及びＡＮＤゲート３が開き、出力
端子４にはシフトレジスタ１の４段目に保持されたデー
タが出力され、ＡＮＤゲート２から転送クロックＣＬが
シフトレジスタ１のクロック入力に供給される。そし
て、転送クロックＣＬをＬレベルからＨレベルに立ち上
げると、その立ち上がりのタイミングでマイクロコンピ
ュータは出力端子４から出力されたデータを取り込む。
次に、転送クロックＣＬをＨレベルからＬレベルに立ち
下げると、シフトレジスタ１のデータが１ビットシフト
される。このようにして、転送クロックＣＬの立ち上が
り毎に、出力端子４から出力されたデータがマイクロコ
ンピュータに取り込まれる。
集積回路からマイクロコンピュータがデータを取り込む
場合、図４のａに示すごとく、まず、チップイネーブル
信号ＣＥをＬレベルからＨレベルに立ち上げる。これに
より、ＡＮＤゲート２及びＡＮＤゲート３が開き、出力
端子４にはシフトレジスタ１の４段目に保持されたデー
タが出力され、ＡＮＤゲート２から転送クロックＣＬが
シフトレジスタ１のクロック入力に供給される。そし
て、転送クロックＣＬをＬレベルからＨレベルに立ち上
げると、その立ち上がりのタイミングでマイクロコンピ
ュータは出力端子４から出力されたデータを取り込む。
次に、転送クロックＣＬをＨレベルからＬレベルに立ち
下げると、シフトレジスタ１のデータが１ビットシフト
される。このようにして、転送クロックＣＬの立ち上が
り毎に、出力端子４から出力されたデータがマイクロコ
ンピュータに取り込まれる。
【０００５】
【発明が解決しようとする課題】図３のシリアルデータ
転送回路からデータを取り込むマイクロコンピュータ
は、図４のａの如く、チップイネーブルＣＥ及び転送ク
ロックＣＬを必ずＬレベルにした状態から転送動作を行
わせなければならない。しかしながら、転送クロックＣ
ＬをＨレベルにした状態からＬレベルに立ち下げ、この
時にデータが出力されるようなシリアルデータ転送回路
を内蔵する集積回路の為に設定されたマイクロコンピュ
ータを使用した場合には、図４のｂの如く、チップイネ
ーブル信号ＣＥの立ち上がりの後、転送クロックＣＬを
立ち下げると、シフトレジスタ１のデータがシフトして
しまい、最初のデータの取り込みができなくなる。従っ
て、このような場合には、マイクロコンピュータのプロ
グラムを変更する必要がある。特に、方式の異なったシ
リアルデータ転送回路を内蔵した集積回路を同時に使用
するシステムでは、各々の集積回路に対応したプログラ
ムを作成しなければならず、非常に繁雑となる欠点があ
った。
転送回路からデータを取り込むマイクロコンピュータ
は、図４のａの如く、チップイネーブルＣＥ及び転送ク
ロックＣＬを必ずＬレベルにした状態から転送動作を行
わせなければならない。しかしながら、転送クロックＣ
ＬをＨレベルにした状態からＬレベルに立ち下げ、この
時にデータが出力されるようなシリアルデータ転送回路
を内蔵する集積回路の為に設定されたマイクロコンピュ
ータを使用した場合には、図４のｂの如く、チップイネ
ーブル信号ＣＥの立ち上がりの後、転送クロックＣＬを
立ち下げると、シフトレジスタ１のデータがシフトして
しまい、最初のデータの取り込みができなくなる。従っ
て、このような場合には、マイクロコンピュータのプロ
グラムを変更する必要がある。特に、方式の異なったシ
リアルデータ転送回路を内蔵した集積回路を同時に使用
するシステムでは、各々の集積回路に対応したプログラ
ムを作成しなければならず、非常に繁雑となる欠点があ
った。
【０００６】
【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、データの出力を許可する
チップイネーブル信号とデータの転送クロックに従って
シフトレジスタに保持されたデータをシリアルに出力す
るシリアルデータ転送回路において、転送すべきデータ
が保持されるシフトレジスタにダミービットを付加する
ために設けられた冗長ビットと、前記チップイネーブル
信号の状態変化によってデータの出力が許可された時点
における前記転送クロックの論理状態を判定する判定回
路と、該判定回路の判定結果によって制御され、転送す
べきデータと前記ダミービットの付加されたデータを切
り換えて出力する切り換え回路とを備えることにより、
異なった方式のシリアル転送回路を制御するチップイネ
ーブル信号と転送クロックによってもデータ転送を可能
とする。
鑑みて創作されたものであり、データの出力を許可する
チップイネーブル信号とデータの転送クロックに従って
シフトレジスタに保持されたデータをシリアルに出力す
るシリアルデータ転送回路において、転送すべきデータ
が保持されるシフトレジスタにダミービットを付加する
ために設けられた冗長ビットと、前記チップイネーブル
信号の状態変化によってデータの出力が許可された時点
における前記転送クロックの論理状態を判定する判定回
路と、該判定回路の判定結果によって制御され、転送す
べきデータと前記ダミービットの付加されたデータを切
り換えて出力する切り換え回路とを備えることにより、
異なった方式のシリアル転送回路を制御するチップイネ
ーブル信号と転送クロックによってもデータ転送を可能
とする。
【０００７】
【作用】上述の手段によれば、チップイネーブル信号
が、データの転送を許可する論理状態になった時点で、
転送クロックの論理状態を判定し、転送クロックが一方
の論理状態であったらダミービットを付加せずに転送す
べきデータを直ちに出力し、他方の状態であったらダミ
ービットを最初に出力することによって転送すべきデー
タにダミービットを付加する。これにより、２種類の転
送方式に自動的に対応できるシリアルデータ転送回路が
得られる。
が、データの転送を許可する論理状態になった時点で、
転送クロックの論理状態を判定し、転送クロックが一方
の論理状態であったらダミービットを付加せずに転送す
べきデータを直ちに出力し、他方の状態であったらダミ
ービットを最初に出力することによって転送すべきデー
タにダミービットを付加する。これにより、２種類の転
送方式に自動的に対応できるシリアルデータ転送回路が
得られる。
【０００８】
【実施例】図１は本発明の実施例を示す回路図であり、
プリセット可能なＤ−ＦＦ５が４段接続され、５段目に
Ｄ−ＦＦ６が接続されたシフトレジスタ７と、チップイ
ネーブル信号ＣＥと転送クロックＣＬが印加されたＡＮ
Ｄゲート８と、チップイネーブル信号ＣＥがクロック入
力に印加され、転送クロックＣＬがデータ入力に印加さ
れ、これによりチップイネーブル信号ＣＥがデータの出
力を可能とする時点で転送クロックＣＬの論理状態を判
定するＤ−ＦＦ９と、このＤ−ＦＦ９の出力によって制
御され、シフトレジスタ７の４段目の出力と５段目の出
力を切り換えて出力する切り換え回路１０と、切り換え
回路１０の出力とチップイネーブル信号ＣＥが印加され
たＡＮＤゲート１１とから構成され、ＡＮＤゲート１１
の出力からマイクロコンピュータ等の外部回路にデータ
が供給される。
プリセット可能なＤ−ＦＦ５が４段接続され、５段目に
Ｄ−ＦＦ６が接続されたシフトレジスタ７と、チップイ
ネーブル信号ＣＥと転送クロックＣＬが印加されたＡＮ
Ｄゲート８と、チップイネーブル信号ＣＥがクロック入
力に印加され、転送クロックＣＬがデータ入力に印加さ
れ、これによりチップイネーブル信号ＣＥがデータの出
力を可能とする時点で転送クロックＣＬの論理状態を判
定するＤ−ＦＦ９と、このＤ−ＦＦ９の出力によって制
御され、シフトレジスタ７の４段目の出力と５段目の出
力を切り換えて出力する切り換え回路１０と、切り換え
回路１０の出力とチップイネーブル信号ＣＥが印加され
たＡＮＤゲート１１とから構成され、ＡＮＤゲート１１
の出力からマイクロコンピュータ等の外部回路にデータ
が供給される。
【０００９】シフトレジスタ７の４段のＤ−ＦＦ５は、
転送すべきデータが図示しない内部回路から転送されプ
リセットされる。また、シフトレジスタ７の５段目に設
けられたＤ−ＦＦ６は、ダミービットとして設けられた
ものであり、これに保持されるデータは「０」でも
「１」でもよい。次に、図２を参照して図１の動作を説
明する。図２のａの場合は、転送クロックＣＬがＬレベ
ルにある場合である。チップイネーブル信号ＣＥがＬレ
ベルからＨレベルに立ち上がった時点で、Ｄ−ＦＦ９が
Ｌレベルにある転送クロックＣＬを取り込み、その出力
ＱＣをＬレベルとする。これにより、切り換え回路１０
はシフトレジスタ７の４段目のＤ−ＦＦ５の出力を選択
し、ＡＮＤゲート１１に出力する。また、チップイネー
ブル信号ＣＥがＨレベルとなることによって、転送クロ
ックＣＬはＡＮＤゲート８を介してシフトレジスタ７の
クロック入力に印加され、切り換え回路１０によって切
り換えられたシフトレジスタ７の４段目の出力がＡＮＤ
ゲート１１から出力される。従って、転送クロックＣＬ
の最初の立ち上がりによってＡＮＤゲート１１から出力
されたデータがマイクロコンピュータなどに取り込まれ
る。
転送すべきデータが図示しない内部回路から転送されプ
リセットされる。また、シフトレジスタ７の５段目に設
けられたＤ−ＦＦ６は、ダミービットとして設けられた
ものであり、これに保持されるデータは「０」でも
「１」でもよい。次に、図２を参照して図１の動作を説
明する。図２のａの場合は、転送クロックＣＬがＬレベ
ルにある場合である。チップイネーブル信号ＣＥがＬレ
ベルからＨレベルに立ち上がった時点で、Ｄ−ＦＦ９が
Ｌレベルにある転送クロックＣＬを取り込み、その出力
ＱＣをＬレベルとする。これにより、切り換え回路１０
はシフトレジスタ７の４段目のＤ−ＦＦ５の出力を選択
し、ＡＮＤゲート１１に出力する。また、チップイネー
ブル信号ＣＥがＨレベルとなることによって、転送クロ
ックＣＬはＡＮＤゲート８を介してシフトレジスタ７の
クロック入力に印加され、切り換え回路１０によって切
り換えられたシフトレジスタ７の４段目の出力がＡＮＤ
ゲート１１から出力される。従って、転送クロックＣＬ
の最初の立ち上がりによってＡＮＤゲート１１から出力
されたデータがマイクロコンピュータなどに取り込まれ
る。
【００１０】次に、図２のｂの場合は、転送クロックＣ
ＬがＨレベルにある場合である。チップイネーブル信号
ＣＥがＬレベルからＨレベルに立ち上がると、Ｄ−ＦＦ
９はＨレベルにある転送クロックＣＬを取り込み、その
出力ＱＣをＨレベルとする。これにより、切り換え回路
１０はシフトレジスタ７の５段目のＤ−ＦＦ６の出力、
即ち、ダミービットの出力を選択し、ＡＮＤゲート１１
から出力する。次に、転送クロックＣＬがＬレベルに立
ち下がると、シフトレジスタ７のＤ−ＦＦ５に保持され
た４ビットのデータがシフトされ、Ｄ−ＦＦ６にシフト
されたデータが切り換え回路１０及びＡＮＤゲート１１
を介して出力される。この時出力されたデータは転送ク
ロックＣＬが次に立ち上がるときにマイクロコンピュー
タに取り込まれる。従って、最初に出力されたダミービ
ットのデータはマイクロコンピュータには取り込まれ
ず、転送すべきデータが正確にマイクロコンピュータに
転送されるのである。
ＬがＨレベルにある場合である。チップイネーブル信号
ＣＥがＬレベルからＨレベルに立ち上がると、Ｄ−ＦＦ
９はＨレベルにある転送クロックＣＬを取り込み、その
出力ＱＣをＨレベルとする。これにより、切り換え回路
１０はシフトレジスタ７の５段目のＤ−ＦＦ６の出力、
即ち、ダミービットの出力を選択し、ＡＮＤゲート１１
から出力する。次に、転送クロックＣＬがＬレベルに立
ち下がると、シフトレジスタ７のＤ−ＦＦ５に保持され
た４ビットのデータがシフトされ、Ｄ−ＦＦ６にシフト
されたデータが切り換え回路１０及びＡＮＤゲート１１
を介して出力される。この時出力されたデータは転送ク
ロックＣＬが次に立ち上がるときにマイクロコンピュー
タに取り込まれる。従って、最初に出力されたダミービ
ットのデータはマイクロコンピュータには取り込まれ
ず、転送すべきデータが正確にマイクロコンピュータに
転送されるのである。
【００１１】このように、チップイネーブル信号ＣＥの
立ち上がり時点で、転送クロックＣＬの初期論理状態が
異なった場合でも、Ｄ−ＦＦ９がこれを検出して切り換
え回路１０を制御するために、転送方式の異なったもの
に自動的に対応できる。
立ち上がり時点で、転送クロックＣＬの初期論理状態が
異なった場合でも、Ｄ−ＦＦ９がこれを検出して切り換
え回路１０を制御するために、転送方式の異なったもの
に自動的に対応できる。
【００１２】
【発明の効果】上述の如く、本発明によれば、データの
転送を制御するチップイネーブル信号ＣＥと転送クロッ
クＣＬの制御方式が異なった場合でも、チップイネーブ
ル信号ＣＥによって転送クロックＣＬの初期論理状態を
判定して、転送すべきデータを出力するか、あるいは、
転送すべきデータにダミービットを付加して転送するか
を切り換えるために、異なったシリアルデータ転送回路
を内蔵する集積回路を同時に使用するシステムのマイク
ロコンピュータのプログラム作成が簡略化される利点を
有する。
転送を制御するチップイネーブル信号ＣＥと転送クロッ
クＣＬの制御方式が異なった場合でも、チップイネーブ
ル信号ＣＥによって転送クロックＣＬの初期論理状態を
判定して、転送すべきデータを出力するか、あるいは、
転送すべきデータにダミービットを付加して転送するか
を切り換えるために、異なったシリアルデータ転送回路
を内蔵する集積回路を同時に使用するシステムのマイク
ロコンピュータのプログラム作成が簡略化される利点を
有する。
【図１】本発明の実施例を示す回路図である。
【図２】図１に示された回路の動作を示すタイミング図
である。
である。
【図３】従来例を示す回路図である。
【図４】図３に示された回路の動作を示すタイミング図
である。
である。
５ Ｄ−ＦＦ ６ Ｄ−ＦＦ ７ シフトレジスタ ８ ＡＮＤゲート ９ Ｄ−ＦＦ １０ 切り換え回路 １１ ＡＮＤゲート
Claims (1)
- 【請求項１】 データの出力を許可するチップイネーブ
ル信号とデータの転送クロックに従ってシフトレジスタ
に保持されたデータをシリアルに出力するシリアルデー
タ転送回路において、転送すべきデータが保持されるシ
フトレジスタにダミービットを付加するために設けられ
た冗長ビットと、前記チップイネーブル信号の状態変化
によってデータの出力が許可された時点における前記転
送クロックの論理状態を判定する判定回路と、該判定回
路の判定結果によって制御され、転送すべきデータと前
記ダミービットの付加されたデータを切り換えて出力す
る切り換え回路とを備えたことを特徴とするシリアルデ
ータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7099292A JP2810584B2 (ja) | 1992-03-27 | 1992-03-27 | シリアルデータ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7099292A JP2810584B2 (ja) | 1992-03-27 | 1992-03-27 | シリアルデータ転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05274260A JPH05274260A (ja) | 1993-10-22 |
| JP2810584B2 true JP2810584B2 (ja) | 1998-10-15 |
Family
ID=13447553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7099292A Expired - Lifetime JP2810584B2 (ja) | 1992-03-27 | 1992-03-27 | シリアルデータ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2810584B2 (ja) |
-
1992
- 1992-03-27 JP JP7099292A patent/JP2810584B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05274260A (ja) | 1993-10-22 |
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Legal Events
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