KR100389770B1 - 채널들의네트워크와동기회로들을포함하는회로 - Google Patents

Abstract

비동기 회로(즉, 회로의 모든 부분과 결합된 클럭이 없는 회로)에서 동기화는 동기 회로의 네트워크에 의해 제공된다. 핸드셰이크 접속부는 한 쌍의 동기 회로 사이에 존재한다. 상기 접속부는 제1 동기 회로가 제2 동기 회로에 대한 어텐션 신호로 사용되는 제1 전위 변화를 실현하는 단일 도체를 포함한다. 제2 동기 회로는 하나 이상의 다른 도체상의 유사한 어텐션 신호를 형성함으로써 어텐션 신호를 다른 동기 회로에 공급한다. 상기 어텐션 신호의 승인 후, 동기 회로는 도체상의 전위를 본래의 어텐션 신호 이전의 레벨까지 되돌림으로써 본래의 어텐션 신호를 승인한다.

Description

채널들의 네트워크와 동기 회로들을 포함하는 회로

이러한 종류의 비동기 동작은 문헌 「"Asynchronous Circuits for Low Power: A DCC Error Corrector", by K. van Berkel, R. Burgess, J. Kessels, M. Roncken, F. Schalij and A. Peeters in IEEE design and test of computers Vol.11(1194), No. 2, pp. 22 to 32(또한 "A Fully Asynchronous Low-Power Error Corrector for the DCC Player" by the same authors in IEEE Journal of solid state circuits, December 1994, Vol. 29 No. 12, pp. 1429-1439 참조)」에 공개되어 있다.

본 발명은, 채널들의 네트워크와, 네트워크의 주변에 접속되는 비동기로 동작하는 서브 회로들의 동작들의 타이밍을 조절(coordinating)하는 동기 회로들을 포함하는 회로에 관한 것으로, 각 채널은 연속하는 핸드셰이크(handshake)들을 함께 실행하기 위해 배치되는 자체의 한 쌍의 동기 회로들 사이에 결합되고, 각 핸드셰이크에서 자체의 한 쌍의 제1 및 제2 동기 회로는 채널을 통해 어텐션(attention) 신호와 승인(acknowledge) 신호를 서로 연속적으로 전송하고, 회로내의 적어도 하나의 동기 회로는 채널들중 제1 및 제2 채널 사이에 결합되고, 제1 채널상의 어텐션 신호의 수신시에 제2 채널에서 핸드셰이크를 시작하고, 또한 상기 핸드셰이크의 완료에 응답하여 제1 채널상의 승인 신호를 발생하도록 배치되고, 네트워크상의 모든 동기 회로들은 직접 또는 다른 동기 회로들을 통해 채널들에 의해 서로 접속되어, 핸드셰이크들이 네트워크를 통해 상기 서브 회로에 전달될 수 있도록 한다.

도 1은 타이밍이 동기 회로를 통해 접속된 복수의 서브 회로를 포함한 회로의 예시도

도 2a는 도체에 의해 상호접속된 제1 및 제2 회로부를 포함한 회로도

도 2b는 도체상의 전위 레벨의 시간 변화에 대한 도면

도 3은 2개의 서브 회로를 포함한 회로도

도 4는 도체상의 전위 레벨의 시간 변화에 대한 도면

도 5는 본 발명에 따른 회로의 다른 실시 도면

도 6은 결합 유닛의 실시 도면

도 7은 순차기의 실시 도면

도 8은 4개의 위상 인터페이스를 포함한 회로도

도 9는 시간 함수에 따라 4개의 위상 인터페이스에서의 3개의 전위 변화에 대한 도면

도 10은 도 5중 중앙 서브 회로의 실시 도면

도 11은 4개의 위상 인터페이스를 갖는 서브 회로의 실시 도면

도 12는 리피터의 실시 도면

네트워크는 비동기 신호 처리 회로부를 형성한다. 네트워크는 신호 처리 회로의 여러 가지 서브 회로의 동작 타이밍의 조절을 제공해준다. 예컨대, 레지스터는 동기 회로부와 결합된다. 이 때, 네트워크는 레지스터의 내용이 다른 회로에 의해 수용되기 전에 대체될 수 없도록 한다.

타이밍의 조절(coordination)이란 제1 서브 회로가 제1 동작을 완료한 후, 제2 서브 회로가 제2 동작을 시작하는 것을 의미한다. 제1 서브 회로 자체는 제2 서브 회로가 제2 동작을 완료한 후에만 다른 동작을 시작할 수 있다. 비동기 회로에서는 이것을 제1 및 제2 서브 회로간의 핸드셰이크를 교환함으로써 실현할 수 있다. 핸드셰이크는 제1 동작이 준비되었을 때, 제1 서브 회로에 의해 제2 서브 회로에 제공되는 어텐션 신호를 포함한다. 핸드셰이크는 또한 제2 동작의 완료 후, 제2 서브 회로에 의해 제1 서브 회로에 제공되는 승인 신호를 포함한다. 제1 서브 회로는 승인 신호를 수신한 후에만 새로운 신호를 제2 서브 회로에 제공할 수 있다.

제1 동작의 완료는 종종 다수의 서브 회로에서 동작의 시작을 위한 상태일 수 있다. 제2 동작의 시작은 또한 다수의 서브 회로에서 동작의 완료에 의존한다.

이 경우에, 타이밍은 네트워크에 의해 조절된다. 동기 회로는 다수의 서브회로를 갖는 하나의 서브 회로로부터 핸드셰이크의 완료 또는 다른 서브 회로로부터 핸드셰이크의 수신을 할 수 있도록 한다. 예컨대, 동기 회로는 어텐션 신호에 응답하여 2개의 채널 각각에 새로운 어텐션 신호를 발생하고, 승인 신호의 수신 후, 각 채널내의 본래의 어텐션 신호의 승인을 발생한다. 2개의 채널에서의 핸드셰이크는 또한 동기 회로에 의해 연속해서 강력히 조절될 수 있다.

핸드셰이크의 교환시 사용되는 채널은 이 내용에 따른 4개의 위상 신호화를 이용한다. 결국, 2개의 도체가 채널마다 사용된다. 어텐션 신호는 제1 도체상의 전위 레벨 변화와 함께 시작한다. 승인 신호는 제2 도체상의 전위 레벨 변화와 함께 시작한다. 이 변화 후, 제1 도체상의 전위는 그 본래의 레벨로 되돌아가서 승인 신호가 수신되었음을 확인시킨다. 결국, 제2 도체상의 전위는 그 본래의 레벨로 되돌아가서 새로운 어텐션 신호가 발생됨을 알려준다.

4개의 위상 핸드셰이크는 최소 시간을 필요로 하고, 포함된 4개의 위상 변화 각각은 소정의 시간을 필요로 한다. 최소 시간은 회로의 중요한 특성이며, 이것은 최소 시간이 동기화 장치의 네트워크 전체에 누적되기 때문에 중요하다. 또한, 2개의 도체가 예컨대 다른 집적 회로간의 핸드셰이크시 채널마다 2개의 IC 핀을 필요로 하기 때문에 요구된다.

일본 특허 출원 제 62-95654호를 통해 한 쌍의 래치가 다수의 데이터용 도체와 제어 도체를 통해 접속됨을 알 수 있다. 래치는 데이터용 도체상의 데이터가 유효하다는 사실과, 데이터가 제어 도체상의 전위 레벨에서 서로 상반된 변화를 통해 래치되는(접속부로부터 제거될 수 있도록) 사실을 나타낸다.

미국 특허 출원 제 5,142,632호는 신호기의 제어중 명령과 실행 메시지를 변경하는 다수의 클럭화 제어 모듈을 갖는 회로를 기술한다. 각 신호기는 도체상의 전위 레벨에서의 서로 상반된 변화를 통해 활성 및 비활성화 된다.

특히, 본 발명의 목적은 핸드셰이크를 위해 필요한 최소 시간을 줄이는데 있다. 본 발명의 다른 목적은 채널마다의 도체의 수를 제한하는데 있다.

본 발명에 따른 회로는 채널들중 적어도 제1 및 제2 채널은 단일의 도체를 각각 포함하고, 이들 도체들의 각각에 핸드셰이크의 어텐션 신호 및 승인 신호가 도체상에 전위 레벨에서의 서로 상반된 변화들에 의해 형성되는 것을 특징으로 한다. 따라서, 핸드셰이크마다 2개의 전위 레벨 변화가 필요하기 때문에, 핸드셰이크는 4개의 위상 핸드셰이크보다 빠르다.

일본 특허 출원 제 62-95654호에서는 OR 배선 구조를 통해 상반된 전위 레벨 변화를 발생한다. 각 래치는 도체와 제1 전원 단자간의 자체의 스위칭 소자를 턴온시킴으로써 도체를 로우 레벨까지 풀(pull)시킬 수 있다.

어텐션 신호 이전에, 제1 래치는 그 자체의 스위칭 소자를 턴온시킨다. 어텐션 신호는 상기 스위칭 소자를 턴오프시킴으로써 발생된다. 제2 래치는 도체상의 전위 레벨이 상승하는지를 검색하고, 이에 응답하여 데이터를 래치하고, 래칭이 완료된 후, 자체의 스위칭 소자를 턴온시킴으로써 승인 신호를 발생한다.

도체상의 전위 레벨은 어텐션 신호 이전에 행해진 값으로 되돌아간다. 이것은 이에 응답하여 자체의 스위칭 소자를 턴온시키는 제1 래치에 의해 검출된다. 제2 래치는 승인 신호 후 짧은 시간동안 자체의 스위칭 소자를 턴온시키고, 이후이것을 턴오프시킨다. 따라서, 회로는 초기 상태로 되돌아가고, 다음 어텐션 신호가 발생된다.

제2 래치가 자체의 스위칭 소자의 턴오프를 연기하는 시간의 주기는 적어도 다소 길어서, 제1 래치가 자체의 스위칭 소자를 턴온시킬 수 있다. 만약, 제2 래치가 너무 빨리 그 스위칭 소자를 턴오프시킨다면, 제1 래치로부터의 어텐션 신호와 구별될 수 없는 전위 변화가 도체상에 발생된다. 그러나, 제1 래치의 응답 시간은 예컨대 처리 확산 또는 온도 변동으로 인해 확산되기 쉽다. 시간의 주기는 적어도 다소 길어서, 최악의 경우라도 제1 래치의 시간에 응답하여 대처할 수 있다.

그러나, 동시에 시간의 주기는 핸드셰이크시 필요한 최소 시간을 연장한다. 따라서, 최악의 경우에서의 시간 간격보다 더 긴 시간 간격을 선택할 필요가 있기 때문에, 회로의 동작 주파수가 불필요하게 제한되는 결함이 있다.

또한, 회로는 승인 신호와 다음 어텐션 신호간의 전류를 계속해서 끌어들인다. 이로서 회로의 에너지 소비가 증가된다. 상기 결함은 한 라인 핸드셰이크에 의해 통신하는 동기 회로의 네트워크가 집적 회로에 포함될 때에 현저하다.

본 발명의 다른 목적은 상기 문제를 해결하는데 있다.

이를 위해, 본 발명에 따른 회로의 실시예에는, 채널들 중 제1 또는 제2 채널은 제1 동기 회로를 제2 동기 회로에 접속시키고, 제1 및 제2 동기 회로는 각각이 도체와 제1 및 제2 공급 단자 사이에 각각 접속된 자체의 스위칭 소자를 포함하고, 제1 및 제2 동기 회로는 모두 자체의 스위칭 소자를 턴온시켜 핸드셰이크로부터 자체의 변화를 실행하고, 자체의 변화가 실행되면, 자체의 스위칭 소자를 다시턴오프시킴으로써 핸드셰이크로부터 자체의 변화를 실행하도록 배치되는 것을 특징으로 한다.

따라서, 어텐션 신호와 승인 신호는 도체와 전원 단자를 전도성 접속시킴으로써 모두 발생된다. 핸드셰이크는 어텐션 신호와 승인 신호 후, 스위칭 소자가 지연없이 바로 턴오프를 실행하기 때문에 빠르다. 도체가 접속된 곳에서 도체와 전원 단자간의 임피던스는 스위칭 소자가 턴온될 때보다 상대적으로 훨씬 높다. 상기 임피던스를 통한 도체상의 전위 레벨의 다른 변화는 거의 불가능하고, 있더라도 느리다. 비록 상기 변화가 조금 있더라고, 핸드셰이크의 주파수가 충분히 높다면 방해할 수가 없다.

본 발명에 따른 회로의 다른 실시예는, 제1 및 제2 동기 회로는 모두 관련 동기 회로에 의해 자체의 변화의 완료 검색에 응답하여 자체의 스위칭 소자를 턴오프하도록, 도체와 관련 동기 회로의 자체의 스위칭 소자의 제어 입력부 사이에 결합되는 자체의 피드백 회로를 갖는 것을 특징으로 한다. 상기 피드백 회로는 스위칭 소자가 변화의 완료 후, 가능한한 빨리 턴오프되도록 한다. 따라서, 핸드셰이크의 최대 실현 주파수는 증가한다.

본 발명에 따른 또 다른 실시예에 있어서는, 제1 동기 회로는 도체와 제2 공급 단자 사이에 접속되는 또 다른 자체의 스위칭 소자와, 도체와 또 다른 자체의 스위칭 소자의 제어 입력부 사이에 결합되는 제어 수단을 포함하고, 제어 수단은 제2 서브 회로에 의해 실행되는 변화의 검출에 응답하여 또 다른 자체의 스위칭 소자를 턴온시키며, 상반된 변화가 실행될 때 또 다른 자체의 스위칭 소자를 턴오프시키도록 배치되는 것을 특징으로 한다. 따라서, 제1 동기 회로는 제2 동기 회로가 변화를 실행한 후, 가능한한 빨리 도체상의 전위 레벨의 제어를 처리한다. 이것은 도체상의 전위 레벨의 드리프트 가능성이나 상기 전위 레벨의 반응 가능성을 간섭 펄스로 방지할 수 있다.

본 발명에 따른 또 다른 실시예는, 제2 서브 회로에 의해 실행된 변화는 전위 레벨을 제1 전위 범위로부터 제2 전위 범위로 조정하고, 범위들은 비어있지 않은 중간 범위에 의해 서로 분리되고, 제어 수단은 전위 레벨이 제1 전위 범위를 벗어날 때, 또 다른 자체의 스위칭 소자를 턴온시키고, 그리고 제2 동기 회로의 피드백 회로는 전위 레벨이 제2 전위 범위를 도달할 때, 제2 동기 회로의 상기 자체의 스위칭 소자를 턴오프시키는 것을 특징으로 한다. 따라서, 전위 변화시 제1 동기 회로는 제2 동기 회로가 제어를 중지하기 전에 도체상의 전위의 제어를 처리할 수 있도록 된다. 이것은 간섭 펄스나 드리프트와의 반응도를 줄일 수 있다.

본 발명은 적어도 3개의 채널상의 핸드셰이크의 상호 타이밍에 관하여 다른 제한을 가하는 다양한 동기 회로에 사용될 수 있다. 이것은 예컨대,

- 제3 채널상의 핸드셰이크가 제2 채널상의 핸드셰이크의 완료에 응답하여 시작되고 제1 채널상의 승인 신호가 제2 채널상의 핸드셰이크의 완료에 응답하여 발생되는 경우의 계속 기능과,

- 제2 및 제3 채널상의 핸드셰이크가 어텐션 신호에 응답하여 서로 독립적으로 시작되고, 제1 채널상의 승인 신호가 제3 채널 뿐만 아니라 제2 채널상의 핸드셰이크의 완료에 응답하여 발생되는 경우의 분기 기능과,

- 제2 채널상의 핸드셰이크가 제3 채널 뿐만 아니라 제1 채널상의 어텐션 신호의 수신 후 시작되는 경우와, 승인 신호가 제2 채널상의 핸드셰이크의 완료에 응답하여 제3 채널 뿐만 아니라 제1 채널상에 발생되는 경우의 결합 기능과,

- 제2 채널상의 핸드셰이크가 제1 및 제3 채널들중 적어도 하나의 채널에서 어텐션 신호를 수신한 후에 시작되는 경우와, 제2 채널상의 핸드셰이크의 완료에 응답하여, 어텐션 신호가 수신된 적어도 하나의 채널상에 승인 신호가 발생되는 경우의 혼합 기능에 관한 것이다.

본 발명은 또한 동기 회로중 적어도 하나가 단일 도체를 포함한 채널과 결합된 리피터 회로이고, 단일 도체상의 전위 레벨 변화와 단일 도체상의 상반된 전위 레벨 변화에 응답하는 시간을 발생시키도록 배치된 회로에 사용될 수 있다. 상기 리피터 회로는 회로의 사이클의 완료 후 각 시간마다 새로운 사이클을 시작한다.

본 발명에 따른 회로의 실시예는, 네트워크는 비순환적(asyclic)이고, 동기 회로 각각은 관련 동기 회로가 어텐션 신호들을 수신할 수 있는 모든 채널들이 초기 전위 레벨에 있다면, 어텐션 신호 직전의 레벨에 대응하는 초기 전위 레벨에 어텐션 신호들을 발생할 수 있는 모든 채널을 조정하도록 배치되고, 동기 회로들의 각각의 관련하는 구동력은 동기 회로들이 다른 동기 회로들에 의해 채널들의 구동에 관계없이 어텐션 신호들을 발생할 수 있는 채널들을 초기 전위 레벨에 조정할 수 있도록 선택되는 것을 특징으로 한다. 따라서, 회로 자체는 핸드셰이크가 스위칭시 필요한 다른 과정 없이 처리될 수 있는 초기 상태로 자체적으로 조정할 수 있다.

동기 회로들의 네트워크

도 1은 타이밍이 동기 회로를 통해 조절되는 복수의 서브 회로를 포함한 회로의 예를 도시한다. 상기 회로는 동기 회로들의 네트워크의 동작을 예시한 예로서이용되나, 상기 네트워크의 바람직한 실시예를 의미하지는 않는다.

회로는 복수의 서브 회로(1a-1f)를 포함한다. 회로는 제1 레지스터(1a)와 결합된 입력부와 제2 레지스터(1b)와 결합된 출력부를 포함한다. 제2 레지스터의 출력부는 ALU(Arithmetic Logic Unit: 1e)와 결합된다. 회로는 또한 ALU(1e)와 결합된 메모리(1c)와 제3 레지스터(1d)의 케스케이드부를 포함한다. ALU(1e)의 출력은 제4 레지스터(1f)의 입력부와 결합된다.

회로는 또한 서브 회로(1a-f)와 결합된 동기 회로(2a-f)의 네트워크를 포함한다. 단자는 각 동기 회로(2a-f)마다 도시된다. 제1 동기 회로(2a)는 외부 입력부와 제1 레지스터(1a) 및 제2 동기 회로(2b)에 접속된다. 제2 동기 회로(2b)는 제1 레지스터(1b)와 제3 동기 회로(2c)에 결합된다. 회로는 메모리(1c)와 제3 레지스터(1d) 및 제3 동기 회로(2c)에 결합된 제4 동기 회로(2d)를 포함한다. 제 3 동기 회로(2c)는 또한 제5 동기 회로(2e)와 결합된다. 제5 동기 회로(2e)는 제4 레지스터(1f)와 제6 동기 회로(2f)에 결합된다.

동작시, 도 1의 회로는 데이터를 제1 레지스터(1a)에 로드하고, 상기 데이터를 제1 레지스터(1a)로부터 제2 레지스터(1b)로, 이후 ALU(1e)에 전송한다. 회로는 또한 데이터를 메모리(1c)로부터 제3 레지스터(1d)를 통하여 ALU에 전송한다. ALU는 데이터를 처리한 후, 그 결과를 제4 레지스터(1f)에 로드시킨다.

동기 회로(2a-f)의 네트워크는 한 라인 핸드셰이크(handshake)를 통해 다수의 서브 회로(1a-f)의 동작 타이밍을 조절(coordinate)한다. 예컨대, 레지스터는 유효 데이터가 그 입력상에 나타난 후에만 항상 로드될 수 있다. 이 때문에, 다수의 동기 회로(2a-f)가 서브 회로(1a-f)와 결합된다.

한 라인 핸드셰이크의 경우, 상기 동기 회로(2a-f)는 예컨대 접속된 서브 회로(1a-f)에 어텐션(attention) 신호를 발생한다. 이에 응답하여 서브 회로(1a-f)는 동작을 수행하고, 상기 동작의 종료시 신호를 동기 회로(2a-f)에 승인(acknowledge) 신호를 통해 제공한다. 동기 회로는 또한 회로간에 한 라인 핸드셰이크를 교환한다. 도 1의 다수의 동기 회로(2a-f)는 복수의 접속부를 포함한다. 상기 각 동기 회로는 접속된 접속부간에 실현될 수 있는 한 라인 핸드셰이크 시 소정의 시간관계를 제공한다.

도 1에서 동기 회로는 각 부호가 관련 동기 회로(2a-f)에 의해 제공되는 시간 관계를 나타내기 위해 도시된 원으로 표시된다. 도 1은 동기 유닛의 다음 형태를 도시한다.

분기

(예컨대, 2c)는 패시브 접속부상의 어텐션 신호를 수신시 복수의 액티브 접속부상의 다른 어텐션 신호를 각각 발생하고, 모든 액티브 접속부상의 승인 신호의 수신 후 패시브 접속부상의 승인 신호를 발생한다.

결합

(예컨대, 2a)은 다수의 패시브 접속부와 액티브 접속부를 포함하고, 만약 모든 패시브 접속부상의 어텐션 신호가 수신되면 액티브 접속부상의 어텐션 신호를 발생하고, 액티브 접속부상의 승인 신호의 수신 후, 모든 패시브 접속부상의 승인 신호를 각각 발생한다. 패시브 접속부와 액티브 접속부의 역할과 극성이 바뀐다면."결합" 회로는 "분기" 회로와 같게 된다.

순차기

(예컨대, 2b, 2d, 2e)는 패시브 접속부상의 어텐션 신호를 수신시 제1 액티브 접속부(*로 표시됨)상의 어텐션 신호를 발생하고, 제1 접속부상의 승인 신호를 수신한 후, 제2 액티브 접속부상의 어텐션 신호를 발생한다. 제2 액티브 접속부상의 승인 신호를 수신한 후, 순차기는 패시브 접속부상의 승인 신호를 발생한다.

리피터

(예컨대, 2f)는 액티브 접속부상의 어텐션 신호의 소정의 수를 발생한다(첫번째 것을 제외하고, 승인 신호의 수신 후 각 시간마다).

한 라인 핸드셰이크의 경우, 동기 회로(2a-f)와의 접속부는 신호(예컨대, 승인 신호)를 수신할 뿐만 아니라 신호(예컨대, 어텐션 신호)를 전송하는 작용을 한다. 동기 회로(2a-f)와의 접속부는 "패시브 접속부"(또는 입력부)와 "액티브 접속부"(또는 출력부)로 구분된다. 관련 동기 회로가 승인 신호와 어텐션 신호를 발생하는 접속부(패시브 접속부와 액티브 접속부 각각)간에 생기는 특성은 상술한 바를 통해 알 수 있다. 도 1에서, 패시브와 액티브 접속부는 각 동기 회로(2a-f)마다 도시된 각 백색 점과 흑색 점에 의해 표시된다.

동작시, 제6 동기 회로(2f)는 어텐션 신호를 발생한다. 상기 신호는 제5 동기 회로(2e)에 의해 수신된다. 이에 응답하여, 어텐션 신호를 제3 동기 회로(2c)에 공급한다. 소정의 시간이 경과한 후, 상기 어텐션 신호는 유효 데이터를 ALU(1e)의 출력에 이용할 수 있음을 나타내는 승인 신호를 통해 응답받는다. 이에 응답하여,제5 동기 회로(2e)는 어텐션 신호를 제3 레지스터(1f)에 공급한다. 이에 응답하여, 상기 레지스터는 데이터를 로드하고, 일단 로딩이 완료되면, 승인 신호를 제6 동기 유닛(2f)에 공급한다. 이에 응답하여, 상기 제5 동기 유닛은 승인 신호를 제6 동기 유닛(2f)에 공급하며, 이후 전과정이 반복된다.

다른 동기 유닛(2a-f)은 다른 조절을 제공한다. 예컨대, 제3 동기 유닛(2c)은 데이터가 ALU(1e)의 2개의 입력에 이용된 후에만 제5 동기 회로(2e)로부터의 어텐션 신호가 승인될 수 있도록 한다. 데이터는 2개의 입력에 병렬로 이용될 수 있다. 제1 동기 유닛(2a)은 어텐션 신호가 제2 동기 회로(2b) 뿐만 아니라 외부 패시브 접속부로부터 수신되는 경우에만 제1 레지스터가 데이터를 로드시킬 수 있도록 한다. 제1 동기 회로(2a)는 데이터가 로드되었음을 승인 신호를 통해 제1 레지스터가 나타낼 때, 상기 어텐션 신호를 승인한다.

도 1은 실질적인 동기 회로(2a-f)의 간단한 예이다. 예를들면, 리피터(2f)는 전환시 예컨대 다른 패시브 접속부상의 어텐션 신호에 의해 시작될 수 있고, 핸드셰이크를 소정의 수만큼 행한 후, 승인 신호를 상기 액티브 접속부에 공급한다. 동기 회로의 다른 예에 있어서,

혼합기

는 다수의 패시브 접속부와 하나의 액티브 접속부를 포함하고, 어텐션 신호가 패시브 접속부중 하나에 수신되면 액티브 접속부상의 어텐션 신호를 발생하고, 액티브 접속부상의 승인 신호의 수신 후에 관련된 패시브 접속부만의 승인 신호를 발생하다.

아비터(arbiter)

는 다수의 패시브 접속부상의 어텐션 신호에 대한 우선 순위를 결정하고(예컨대, 우선적인 도착에 따라), 상기 신호를 패시브 접속부와 연관된 액티브 접속부에 공급한다. 다른 패시브 접속부상의 어텐션 신호는 승인 신호의 수신시에만 전달된다.

동기 회로(2a-f)의 구성예는 이후 명세서에서 설명한다.

한 라인 핸드셰이크 회로

도 2a는 제1 회로부(10)와 제2 회로부(20)를 포함하고, 상기 각 부는 도체(17)에 의해 상호접속된다. 제1 회로부(10)는 예컨대 도체(17)를 통해 한 라인 핸드셰이크를 실행하기 위해 배치된 서브 회로이다. 또한, 제1 회로부(10)는 동기 회로와 직렬로 접속된 서브 회로이고, 도체(17)는 동기 회로의 액티브 접속부와 접속된다. 이것은 제2 회로부(20)에서도 마찬가지이다. 회로부(10, 20)는 이후 명세서에서는 대체로 서브 회로로 칭한다.

제1 서브 회로(10)는 채널이 도체(17)와 제1 전원 접속부(Vss) 사이에 결합된 NMOS 트랜지스터(15a)를 갖춘 풀다운 회로(15)를 포함한다. 도체(17)는 피드백 회로(14)를 통해 트랜지스터(15a)의 게이트와 결합된다. 제2 서브 회로(20)는 채널이 도체(17)와 제2 전원 접속부(Vdd)의 사이에 접속된 PMOS 트랜지스터를 갖춘 풀다운 회로(25)를 포함한다. 도체(17)는 피드백 회로(24)를 통해 트랜지스터(25a)의 게이트와 결합된다. 각 서브 회로(10, 20)는 입력부를 거쳐 도체(17)와 결합되고, 출력부를 거쳐 관련 서브 회로(10, 20)의 피드백 회로(14, 24)와 결합된기능부(11, 21)를 포함한다. 상기 기능부는 예컨대 레지스터나 다른 서브 회로 및 동기 회로를 포함한다.

동작시, 기능부(11, 21)는 서로 독립적으로 동작하는 것을 원칙으로 한다. 그러나, 소정의 관점에서 기능부(11, 21)의 동작 타이밍을 조절할 필요가 있다. 제2 서브 회로(20)의 기능부(21)에서 소정의 동작을 행하는 경우에는, 제1 서브 회로(10)의 기능부(11)에서 다른 동작의 종료 후에만 시작할 수 있다. 전환시, 제1 서브 회로의 기능부(11)는 제2 서브 회로(20)의 기능부(21)가 소정의 동작을 완료하는 경우에만 다른 동작을 계속해서 실행한다.

동작 타이밍의 상기 조절은 한 라인 핸드셰이크를 통해 실현된다. 한 라인 핸드셰이크는 제1 서브 회로(10)로부터 발생되는 어텐션 신호와 제2 서브 회로(20)로부터 발생하는 승인 신호를 포함한다. 어텐션 신호는 제2 서브 회로(20)의 기능부(21)가 소정의 동작을 시작하도록 지시한다. 승인 신호는 제1 서브 회로(10)의 기능부가 다른 동작을 시작하도록 지시한다.

어텐션 신호와 승인 신호는 모두 도체(17)를 통해 전송된다. 어텐션 신호는 NMOS 트랜지스터(15a)의 채널을 통해 제1 도체(17)로부터 제1 전원 접속부(Vss)까지 전도성 접속부를 설치함으로써 발생된다. 승인 신호는 PMOS 트랜지스터(25a)를 통해 도체(17)로부터 제2 전원 접속부(Vdd)까지 전도성 접속부를 설치함으로써 발생된다.

이것은 도 2b를 참조하여 예시된다. 도 2b는 도체(17)상의 전위 레벨의 시간 변화를 도시한다. 초기에 전위 레벨은 하이(30)이고, 2개의 트랜지스터(15a, 25a)는 턴오프 상태이다.

따라서, 제1 서브 회로(10)는 전위 레벨의 변화(31)를 실시함으로써 어텐션 신호를 발생한다. 변환(31)은 제1 시점(32)에서 시작함으로써 기능부(11)로부터의 신호에 응답하여 트랜지스터(15a)의 채널을 턴온시킨다. 따라서, 도체(17)상의 전위 레벨은 풀다운(34)된다. 피드백 회로(14)는 전위 레벨이 충분히 풀다운 되었나를 검색하고, 이에 응답하여 제2 시점(33)에서 트랜지스터(15a)를 턴오프시킨다.

트랜지스터(31)는 제2 서브 회로(20)의 기능부(21)에 의해 검색되고, 이에 응답하여 대기중인 어텐션 신호의 동작을 개시한다. 일단, 상기 동작이 완료되면, 제2 서브 회로(20)는 전위 레벨의 변환(35)을 실시함으로써 승인 신호를 발생시킨다. 상기 변환(35)은 기능부(21)에 의해 신호화됨에 따라 제3 시점(36)에서 시작함으로써 피드백 회로(24)는 트랜지스터(25a)의 채널을 턴온시킨다. 결국, 도체(17)상의 전위 레벨은 풀업(38)된다. 피드백 회로(24)는 전위 레벨이 충분히 풀업될 때를 검색하고, 이에 응답하여 트랜지스터(25)를 턴오프시킨다.

회로는 초기 상태로 다시 되돌아가서 다음 핸드셰이크를 일으킨다. 상기 내용에서 상술한 극성(어텐션 신호 전위 다운, 승인 신호 전위 업)이 본 발명에 반드시 필요하지 않음을 확인할 수 있다. 상반된 극성도 동일한 효과를 갖는다. 이것은 서브 회로(10, 20)의 역할을 상호변환시키는 것과 같아서 제2 서브 회로(20)에 의해 발생되는 신호는 어텐션 신호로서 핸드셰이크를 시작하고, 제1 서브 회로(10)에 의해 발생되는 신호는 승인 신호로서 핸드셰이크를 종료한다. 도 3은 2개의 서브 회로(40, 50)를 포함한 회로를 도시한다. 도 3은 도 2a의 구성요소와 대응하며, 대응하는 참조번호는 동일하게 표시한 다수의 구성요소를 도시한다. 도 3의 서브 회로(40)는 채널이 도체(17)와 제2 전원 접속부(Vdd)의 사이로 확장된 PMOS 트랜지스터(42a)를 갖춘 풀업 회로(42)가 제공된 점이 도 2에 도시된 서브 회로와 다르다. 또한, 입력부가 도체(17)와 제1 서브 회로(40)의 기능부(11)에 결합된 제어 회로(44)가 제공된다. 제어 회로(44)의 출력부는 PMOS 트랜지스터(42a)의 게이트와 결합된다.

도 3의 서브 회로(50)는 채널이 도체(17)와 제1 전원 접속부(Vss)의 사이로 확장된 NMOS 트랜지스터(52a)를 갖춘 풀다운 회로(52)가 제공된 점이 도 2a에 도시된 서브 회로와 다르다. 또한, 입력부가 도체(17)와 제2 서브 회로(50)의 기능부(21)에 결합된 제어 회로(54)가 제공된다. 제어 회로(54)의 출력부는 NMOS 트랜지스터(51a)의 게이트와 결합된다.

보조 트랜지스터(42a, 52a)는 승인 신호와 어텐션 신호 각각의 후에 고정된 전위로 도체를 유지하는 작용을 한다. 제2 서브 회로내의 제어 회로(54)가 어텐션 신호를 갖는 도체상의 전위 레벨 변환을 검색할 때, NMOS 트랜지스터(52a)를 턴온시킨다. 따라서, NMOS 트랜지스터(52a)는 도체의 전위 레벨을 Vss나 Vss 근처로 유지시킨다. 승인 신호가 발생될 때, 제어 회로(54)는 NMOS 트랜지스터(52a)를 턴오프시켜서, PMOS 트랜지스터(25a)가 도 2a를 참조하여 설명된 바와 같이 전위 레벨을 다른 전원 전압 Vdd까지 풀시킬 수 있다. 보조 트랜지스터(52a)를 사용함으로써 도체(17)는 어텐션 신호와 승인 신호간의 시간 간격동안 고정된 전위 레벨(34)로 유지하여 회로는 간섭을 받지 않는다.

제1 서브 회로(40)내의 보조 트랜지스터(42a)와 제어 회로(44)는 승인 신호와 관련하여 아날로그 기능부를 갖는다. 도체(17)는 승인 신호와 다음의 어텐션 신호의 사이에서 고정된 전위 레벨(30, 38)로 유지된다.

보조 트랜지스터(52a)는 변환(31)중 미리 턴온되는 것이 바람직하다. 이것은 피드백 회로(14)와 제어 회로(54)의 임계 레벨의 상대적인 적절한 선택을 함으로써 실현될 수 있다.

이것은 도 4에 예시된다. 도 2b와 마찬가지로, 도 4는 도체(17)상의 전위 레벨의 시간 변화를 도시한다. 또한, 임계 레벨 T1, T2, T3, T4가 도시된다. 피드백 회로(14)는 도체(17)상의 전위 레벨이 제2 임계 레벨 T2 이하로 떨어짐을 검색한 경우, 제2 서브 회로(40)내의 NMOS 트랜지스터(15a)를 턴오프시킨다. 제1 임계 레벨(T1)은 제2 임계 레벨(T2) 보다 높다.

에텐션 신호에 대하여 제1 서브 회로(40)내의 NMOS 트랜지스터(15a)는 개시 점(61)에서 턴온된다. 이로서 변환(31)이 일어난다. 이 후, 도체(17)상의 전위 레벨은 제1 시점(62)에서 제1 임계 레벨(T1)에 도달한다. 이에 응답하여, 제어 회로(54)는 제2 서브 회로(50)내의 NMOS 트랜지스터(52a)를 턴온시킨다. 이 후, 도체(17)상의 전위 레벨은 제2 시점(63)에서 제2 임계 레벨(T2)에 도달한다. 이에 응답하여, 피드백 회로(14)는 제1 서브 회로(40)내의 NMOS 트랜지스터(15a)를 턴오프시킨다. 제2 회로(50)로부터의 다음 승인 신호의 개시점(64)에서, 제어 회로(54)는 제2 서브 회로내의 NMOS 트랜지스터(52a)를 턴오프시키고, 제2 서브 회로 내의 PMOS 트랜지스터(25a)를 턴온시킨다.

따라서, 어텐션 신호의 개시점(61)으로부터 다음 승인 신호의 개시점(64)까지 전도성 접속부가 도체(17)와 제1 전원 접속부 Vss의 사이에 항상 존재한다. 따라서, 도체(17)상의 전위 레벨은 예컨대 용량성 누화로 인한 간섭을 받지 않는다.

제어 회로(44)는 도체(17)상의 전위 레벨이 제3 임계 레벨(T3)에 도달하자마자 시점(65)에서 PMOS 트랜지스터(42a)를 턴온시키는 효과가 승인 신호에 대하여 이루어질 수 있다. 이 후, 시점(66)에서 도체상의 전위 레벨이 제4 임계 레벨(T4)에 도달할 때, 피드백 회로(24)는 제2 서브 회로(50)내의 PMOS 트랜지스터(25a)를 턴오프시킨다.

도 2a 및 도 4에 도시된 회로(이후 명세서에서는 플러스 회로로 설명됨) 및 어텐션 신호와 승인 신호를 교환하는 상술한 프로세스는 또한 버스 환경에서 동기화를 위해 사용될 수 있다. 이 경우, 예컨대 제2 회로(20)같은 다수의 회로가 도체(17)와 병렬로 접속된다. 상기 회로중 하나만이 예컨대 승인 신호를 발생하고, 필요하다면 어텐션 신호 이후의 도체(17)상의 전위 레벨을 유지시킨다.

또한, 병렬 접속된 제2 회로내의 풀업 및 풀다운 회로의 상대적인 구동력을 적절하게 선택함으로써, 병렬 접속된 제2 회로(20) 각각이 어텐션 신호에 응답하여 도체(17)상의 전위를 로우로 유지시킬 수 있는 배선 로직 구조가 구현될 수 있다. 따라서, 다른 제2 회로(20)는 승인 신호 및 동일한 어텐션 신호로 이루어질 수 있다. 최종 승인하는 제2 회로(20)는 도체(17)상의 전위가 승인에 따라 로우로되는 때를 결정한다. 풀업과 풀다운 회로의 구동력이 적절하게 선택되는 경우, 상기 회로 각각은 도체(17)상의 전위가 하이로 될 때 어텐션 신호를 발생할 수 있다.

도 5는 본 발명에 따른 회로의 다른 실시예를 도시한다. 상기 도면은 3개의 케스케이드 접속된 서브 회로(10, 20, 70)를 도시하고, 제1 및 최종 서브 회로는 도 2a에 도시된 바와 같이 구성되어 있다. 케스케이드된 제1 및 최종 서브 회로(10, 20)는 도체(17, 77)(각각 입력 도체와 출력 도체로 불리운다)를 통하여 각각 중앙 서브 회로(70)에 결합된다. 중앙 서브 회로(70)는 제2 전원 접속부(Vdd)와 입력 도체(17)의 사이에 결합된 풀업 회로(72)를 포함한다. 중앙 서브 회로(70)는 또한 제1 전원 접속부(Vss)와 출력 도체(77)의 사이에 결합된 풀다운 회로(74)를 포함한다. 중앙 서브 회로(70)는 또한 레지스터(76)를 포함한다. 레지스터의 세트 입력부는 입력 도체(17)와 결합된다. 레지스터(76)의 리셋 입력부는 출력 도체(77)와 결합된다. 입력 도체와 레지스터(76)의 출력부는 풀다운 회로의 제어 입력부에 각각 결합된다. 출력 도체(77) 및 레지스터(76)의 다른 출력부는 풀업 회로의 제어 입력부와 결합된다.

동작시, 제어 서브 회로(70)는 핸드셰이크를 위한 게이트웨이(gateway)로서 작용한다. 이것은 예컨대 그 길이 때문에 높은 용량성이나 직렬 저항으로 구성된 도체를 통해 핸드셰이크를 전달하는데 유용하다. 이 때, 도체의 길이에 따라 중앙 서브 회로(70) 등의 하나 이상의 서브 회로가 삽입된다.

동작시, 레지스터(76)가 우선 리셋된다. 입력 도체(17)를 통해 어텐션 신호를 수신시, 풀다운 회로(74)는 레지스터가 리셋된다면 출력 도체(77)상의 전위를 풀다운시킨다. 이 때, 레지스터(76)는 출력 도체(77)상의 전위 변화에 의해 세트된다. 출력 도체(77)를 통해 승인 신호를 수신시, 풀업 회로(72)는 레지스터(76)가세트된다면 입력 도체(17)상의 전위를 풀업시킨다. 이 때, 레지스터(76)는 입력 도체(17)상의 전위 변화에 의해 리셋된다.

레지스터(76)는 출력 도체(77)상의 승인 신호의 수신시 어텐션 신호가 도체(77)상에 바로 다시 형성되는 것을 방지할 수 있다. 레지스터(76)가 없다면, 승인 신호의 수신 직후 입력 도체(17)상의 저전위가 출력 도체(77)상의 새로운 어텐션 신호에 대하여 잘못 판단될 우려가 있다.

확실히, 서브 회로(70)는 필요하다면 또한 도 2a와 도 3을 참조하여 설명된 바와 같은 기능을 갖는 입력과 출력 도체상의 전위를 수용하기 위한 제어 회로 및 트랜지스터(42, 44, 52, 54)를 포함하도록 확대될 수 있다.

도 6은 도 1의 결합 유닛(2a)의 실시예를 도시한다. 상기 결합 유닛은 제1 및 제2 풀업 회로(92a, 92b)와 풀다운 회로(94) 및 레지스터(96)를 포함한 동기 회로로 구성된다. 도 5의 중앙 서브 회로(70)의 접속부와 주로 대응하는 접속부에는 2개의 입력 도체(90a, b)가 있고, 이들 각각은 자체의 풀업 회로(92a, b)를 포함하고, 상기 2개의 입력 도체(90a, b)는 풀다운 회로(94)와 결합되고, 출력 도체(98)와 레지스터(96)의 출력부는 2개의 풀업 회로(92a, b)와 결합된다.

도 6에 도시된 서브 회로의 동작은 또한 도 5의 서브 회로(70)의 동작과 유사하다. 동작시, 레지스터(96)는 우선 리셋된다. 이 때, 풀다운 회로(94)는 2개의 입력 도체(90a, b)가 로우로 될 때 어텐션 신호를 발생한다. 이 후, 레지스터(96)는 출력 도체상의 전위 변화에 의해 세트된다. 출력 도체(98)를 통해 승인 신호를 수신함과 동시에 2개의 풀업 회로(92a, b)는 모두 레지스터(96)가 세트된다면, 연관된 입력 도체(90a, b)상의 전위를 풀업시킬 수 있다. 레지스터(96)는 2개의 입력 도체(90a, b)상의 전위가 하이로될 때 리셋된다.

입력 도체(90a, b)상의 저전위는 출력 도체(98)상의 승인 신호의 수신 직후, 상기 전위 레벨만이 고려된다면 새로운 승인 신호를 잘못 판단할 수 있다. 이것은 레지스터(96)에 의해 방지될 수 있다. 2개의 입력 도체(90a, b)상의 전위의 풀다운에 응답하여, 어텐션 신호는 레지스터가 적정한 상태일 때만 형성된다.

명확히, 필요하다면 도 6의 서브 회로는 도 2a와 도 3을 참조하여 설명한 바와 같이 입력과 출력 도체상의 전위를 수용하기 위한 제어 회로와 트랜지스터(42, 44, 52, 54)를 포함하도록 확대될 수 있다.

도 6의 결합 회로는 입력부(90a-b)와 출력부(98) 및 전력 공급부의 역할이 상호 변환된다면 분기 회로와 같게 된다.

도 7은 순차기의 실시예를 도시한다. 상기 실시예의 구성은 도 6의 결합 유닛과 거의 동일하나, 전원 접속부의 역할이 반전되고, 이에 따라 "풀업" 회로는 반대로 풀다운 회로가 되나, 명확히 하기 위하여 이들을 이전의 명칭으로 붙이는 차이점이 있다.

레지스터(96)는 "풀업" 회로(92a, b)의 각 입력에 접속된 다수의 출력부를 포함하는 다중 비트 레지스터(96a)에 의해 대체될 수 있다.

순차기의 동작은 다음과 같다. 우선, 레지스터는 제1 상태에 있다. 레지스터가 제1 상태에 있고, 도체(98)상의 전위가 로우로 될 때, 제1 풀업 회로(92a)는 도체(90a)상의 어텐션 신호를 발생한다. 다중 비트 레지스터(96a)는 도체(90a)상의전위 변화에 의해 제2 상태로 조정된다. 다중 비트 레지스터(96a)가 제2 상태로 될 때, 승인 신호는 도체(90a)를 통해 수신된다. 제2 풀업 회로(92a)는 도체(90b)상의 어텐션 신호를 발생한다. 다중 비트 레지스터(96b)는 도체(90b)상의 전위 변화에 의해 제3 상태로 조정된다. 다중 비트 레지스터(96a)가 제3 상태이고, 승인 신호가 도체(90b)를 통해 수신될 때, 풀다운 회로(94)는 도체(98)상의 승인 신호를 발생한다. 이 후, 다중 비트 레지스터(96a)는 도체(98)상의 전위가 상기 승인 신호로 인해 다시 하이로될 때 제1 상태로 돌아간다.

다중 비트 레지스터는 예컨대 도체(98)상의 전위가 승인 신호의 영향으로 다시 하이로 될 때, 모두 레셋되는 2개의 1비트 레지스터를 포함하고, 상기 1비트 레지스터 각각은 자체의 도체(90a, b)상의 전위 변화에 의해 세트된다. 이 후, 상기 1비트 레지스터의 각 출력은 각 "풀업" 회로(92a, b)의 입력에 접속된다.

레지스터(96a)가 없을 때, 다수의 도체상의 한 라인 핸드셰이크 전후의 상태는 혼재될 수 있다. 따라서, 레지스터는 전체 순차기의 사이클의 완료 이전에 관련 도체상의 승인 신호의 수신 직후 어텐션 신호가 도체상에 형성되는 것을 방지할 수 있다.

동기 회로 네트워크를 포함한 회로의 동작 이전에, 모든 동기 회로는 이들이 어텐션 신호를 수신할 수 있는 초기 상태로 조정되어야만 한다. 이것은 원칙적으로 각 도체와 전원 접속부(Vdd)의 사이에 결합된 채널을 각각 갖는 부가적인 풀업 트랜지스터에 의해 실현될 수 있다. 상기 트랜지스터의 게이트 전극은 상호접속 된다. 초기에 부가 트랜지스터는 제한된 시간내에서 턴온되어서, 도체가 정확한 초기상태, 즉 고전위 상태로 될 수 있다.

그러나, 다수의 초기 조건은 또한 부가적인 트랜지스터 없이 수행될 수 있다. 제1 상태는 네트워크가 비순환하도록 구성된다. 동기 회로의 액티브 접속부(접속부들)(어텐션 신호를 디스패치하기 위해)는 네트워크를 통해 패시브 접속부(접속부들)(어텐션 신호를 수신하기 위해)와 결합될 수 없다.

다른 상태에서는 모든 동기 회로가 이른바 "클로즈될 때의 초기화" 상태를 충족시키도록 구성된다. 이와 같은 상태에 따르면, 각 동기 회로는 어텐션 신호를 수신할 수 있는 모든 접속부가 어텐션 신호 전에 전달하는 전위 레벨에 있다면 초기 상태로 들어가도록 구성되어야만 한다. 상기 초기 상태에서, 동기 회로는 어텐션 신호를 어텐션 신호 직전에 전달하는 전위 레벨로 디스패치할 수 있는 모든 접속부를 이용해야 한다.

채널을 통해 어텐션 신호를 디스패치하는 동기 회로가 어텐션 신호 직전에 전달하는 전위 레벨까지 관련 채널의 도체를 제어한다면, 또한 상기 디스패치는 관련 채널과 접속된 다른 동기 회로에 의해 실행되는 다른 제어에 앞서야만 한다. 상기 상태는 상기 도체에 접속된 트랜지스터의 상대적인 구동력의 적절한 선택을 통해 충족될 수 있다. 특히, 어텐션 신호를 발생하는 동기 회로내의 풀업 트랜지스터(또는 트랜지스터의 조합부)의 구동력은 풀업 트랜지스터 또는 어텐션 신호를 수신하는 동기 회로내의 트랜지스터의 조합부의 전력보다 강하다. 이것은 관련 트랜지스터에 대한 적절한 전류 이득 요소를 선택함으로써 실현될 수 있다.

상기 상태하에서 동기 회로의 네트워크는 자체적으로 초기화할 수 있다.

4개의 위상 인터페이스와의 결합

도 1에 도시된 바와 같이, 동기 회로(2a-f)는 서브 회로(1a-f)와 결합된다. 4개의 위상 인터페이스의 사용에 있어서 어떤 특수한 속도 요소도 서브 회로(1a-f)상에 제공될 필요가 없고, 4개의 위상 인터페이스를 갖는 종래의 서브 회로를 통해 그 사용을 할 수 있는 장점이 있다.

도 8은 4개의 위상 인터페이스를 갖는 본 발명에 따른 회로를 도시한다. 상기 도면에는 도체(17)와 접속된 서브 회로(210)가 도시된다. 서브 회로(210)에서, 도체(17)는 풀다운 회로(214)를 통해 제1 전원 접속부(Vss)와 결합된다. 도체(17)는 또한 제1 레지스터(216)의 세트 입력과 결합된다. 서브 회로(210)는 출력부(217)와 입력부(218)를 갖춘 4개의 위상 인터페이스를 구비한 기능부(211)를 포함한다. 제1 4개의 위상 인터페이스의 출력부(217)는 풀다운 회로(214)의 제1 제어 입력부 및 제1 레지스터(216)의 리셋 입력부에 결합된다. 제1 레지스터(216)의 출력부는 풀다운 회로(214)의 제2 제어 입력부 및 제1 4개의 위상 인터페이스의 입력부에 결합된다.

도 8에 도시된 회로의 동작은 도 9를 참조하여 설명하기로 한다. 도 9는 시간 함수에 따른 3개의 전위 변화를 도시한다. 즉, 상부로부터 다운로드로의 4개의 위상 인터페이스의 출력부(217)상의 전위 변화(240)와 도체(17)상의 전위 변화 및 4개의 위상 인터페이스의 입력부(218)상의 전위 변화(241)가 도시된다.

우선, 출력부(217)상의 전위는 로우이고, 도체(17)와 입력부(218)상의 전위는 하이(230)이다. 이것은 제1 레지스터(216)의 리셋 상태에 대응한다. 이 때, 기능부는 출력부(217)상의 전위를 하이로 함으로써 핸드셰이크를 시작한다. 전위가 충분히 하이로 된 시점(242)에서, 풀다운 회로(214)는 액티브된다. 따라서, 도체(17)상의 전위는 어텐션 신호(231)의 구성을 통해 감소한다. 도체(17)상의 전위가 임계 레벨(T2)에 도달하는 시점(243)에서, 제1 레지스터(216)는 리셋된다. 따라서, 4개의 위상 인터페이스의 입력부(218)상의 전위 레벨은 감소한다. 이것을 기능부(211)에 전달하여, 4개의 위상 인터페이스의 출력부(217)상의 전위의 로우에서 하이로의 변환이 처리되고, 기능부가 4개의 위상 인터페이스의 출력부(217) 상의 전위를 다시 풀다운시킬 수 있다.

어텐션 신호(231)는 도 2a를 참조하여 설명한 바와 같이 승인 신호(235)에 의해 지속된다. 4개의 위상 인터페이스의 입력부(218)상의 전위 레벨(241)의 변환은 4개의 위상 인터페이스의 출력부(217)상의 전위(240) 레벨의 변환(24a-b)에 의해 지속된다. 제1 레지스터(216)는 4개의 위상 인터페이스의 출력부상의 전위가 로우일 때 리셋된다. 그러나, 이때 도체(17)상의 전위의 "세트" 효과는 우선 순위를 갖는다. 세팅은 상기 전위 레벨이 승인 신호(235)의 관점에서 다시 충분히 높은(예컨대, T2 보다 높은) 시점(244)에서만 가능하다. 4개의 위상 인터페이스의 출력상의 전위(240)가 로우로 되는 시점이 승인 신호(235)의 전(246a)이나 후(246b)임에 따라서, 4개의 위상 인터페이스의 입력부(218)상의 전위는 승인 신호(235)와 함께 하이(247a) 또는 4개의 위상 인터페이스의 출력부(217)상의 전위의 하이-로우 변환과 함께 (247b)로 된다. 이 때, 회로는 다음 핸드셰이크를 위해 마련된다.

트랜지스터 레벨 이해

도 10은 또한 제어 회로(44, 45)와 트랜지스터(42a, 52a)의 기능부를 제공한 도 5의 중앙 서브 회로(70)의 실시예를 도시한다. 상기 실시예는 제1 전원 접속부(Vdd)와 제2 전원 접속부(Vss)의 사이에 제1, 제2, 제3 브랜치(81a-d, 82a-c, 83a-d)를 각각 포함한다.

제1 전류 브랜치는 2개의 PMOS 트랜지스터(81a, b)의 직렬 채널과 제1 접합부(81d) 및 NMOS 트랜지스터(81c)의 채널을 연속해서 직렬로 포함한다. 제2 전류 브랜치는 PMOS 트랜지스터(82a)의 채널과 제2 접합부(82c) 및 NMOS 트랜지스터(82b)의 채널을 연속해서 직렬로 포함한다. 제3 전류 브랜치는 PMOS 트랜지스터(83a)의 채널과 제3 접합부(83d) 및 2개의 NMOS 트랜지스터(83b,c) 채널의 직렬 접속부를 연속해서 직렬로 포함한다. 기생 용량(85)은 제2 접합부와 접속되도록 기호화하여 나타내었다.

제1 도체(17)는 제1 접합부(81d)와 결합된다. 제1 접합부(81d)는 제1 인버터(80)를 통하여 제2 및 제3 전류 브랜치내의 PMOS 트랜지스터의 게이트와, 제3 전류 브랜치내의 직렬접속된 NMOS 트랜지스터(83c)중 하나의 게이트에 결합된다. 제3 전류 브랜치내의 다른 직렬접속된 NMOS 트랜지스터의 게이트는 제2 접합부(82c)와 결합된다.

제2 도체(77)는 제3 접합부(83d)와 결합된다. 제3 접합부(83d)는 제2 인버터(84)를 통하여 제1 및 제2 전류 브랜치내의 NMOS 트랜지스터의 게이트와, 제1 전류 브랜치내의 직렬접속된 PMOS 트랜지스터(81a)중 하나의 게이트에 결합된다. 제1 전류 브랜치내의 다른 직렬접속된 PMOS 트랜지스터의 게이트는 제2접합부(82c)와 결합된다.

동작시, 제1 전류 브랜치(81a-d)는 제1 도체(17)를 제어하는 작용을 한다. 제3 전류 브랜치(83a-d)는 제2 도체(77)를 제어하는 작용을 한다. 제2 전류 브랜치는 다이나믹 레지스터로서 작용한다.

제3 전류 브랜치내의 NMOS 트랜지스터(83c)는 어텐션 신호에 응답하여 제2 도체(77)상의 전위를 풀다운시키는 작용을 한다. PMOS 트랜지스터(83a)는 승인 신호 후에 상기 신호를 하이로 유지하는 작용을 한다. PMOS 트랜지스터(83a)는 제1 도체(17)상의 승인 신호가 통과하자마자 턴온된다. 제1 전류 브랜치(81a-d)는 제3 전류 브랜치(83a-d)와 동일한 방법으로 동작하나, 제1 및 제2 도체(17, 77), 전원 전압(Vdd, Vss), 승인 신호와 어텐션 신호의 역할이 바뀐다.

레지스터(제2 전류 브랜치(82a-c)에 의해 형성된다)는 어텐션 신호가 제2 도체(77)상에 발생될 때 로우 상태로 조정되고, 승인 신호가 제1 도체상에 발생될 때 하이 상태로 조정된다. 제3 전류 브랜치내의 NMOS 트랜지스터(83b)를 통해 제1 도체상의 이전의 어텐션 신호의 승인이 통과되기 전에 새로운 어텐션 신호의 발생을 막을 수 있다.

제1 및 제2 인버터(80, 84)의 임계 전압은 제1 도체(17)상의 T1과 제2 도체(77)상의 T2를 각각 판단한다. 이들은, 또한 제1 도체(17)상의 T4와 제2 도체(77)상의 T3를 판단한다. 제1 인버터(80)의 임계 전압(T1=T4)은 제2 인버터(84)의 임계 전압(T2=T3)보다 높게 선택된다.

도 6, 9, 10에서의 여러가지 동기 회로의 기능 설명을 기초하여, 여러가지서브 회로가 도 10에 도시된 실시예와 유사하게 구성될 수 있음은 당 분야에 숙련된 지식을 가진 자에게는 명백하다. 각 도체에는 각 전류 브랜치(81a-d 또는 83a-d)가 필요하고, 필요한 레지스터는 하나 이상의 전류 브랜치(82a-c)에 의해 실현된다. 전류 브랜치간의 접속부와 출력부를 전원 공급부와 접속시킨 상기 브랜치에 따른 논리 상태는 관련 동기 회로의 기능부로부터 유도된다.

명백히, 전류 브랜치(82a-c)에 의해 형성되는 다이나믹 레지스터는 스태틱 레지스터(예컨대, 플립플롭)에 의해 대체될 수 있다.

도 11은 4개의 위상 인터페이스를 갖는 본 발명에 따른 서브 회로의 실시예를 도시한다. 상기 실시예에 있어서는 피드백 회로의 기능부 뿐만 아니라 제어 회로의 기능부가 실현된다.

도 11은 제1 및 제2 전류 브랜치(86a-d, 87a-f)를 도시한다. 전원 접속부 Vdd와 Vss간에 접속을 하고, 제1 전류 브랜치는 제1 및 제2 PMOS 트랜지스터(86a-b) 채널의 직렬 접속부와 제1 접합부(86d) 및 제1 NMOS 트랜지스터(86c)의 채널을 연속해서 직렬로 포함한다. 제2 전류 브랜치는 제3 PMOS 트랜지스터(87a)의 채널, 제4 및 제5 PMOS 트랜지스터(87b-c)의 채널의 병렬 접속부, 제2 접합부(87f), 제2 및 제3 NMOS 트랜지스터(87d-c) 채널의 직렬 접속부를 포함한다.

4개의 위상 인터페이스의 출력부(217)는 제2 및 제4 PMOS 트랜지스터(86b, 87b)의 게이트와 제3 NMOS 트랜지스터(87e)의 게이트에 결합된다. 4개의 위상 인터페이스의 입력부(218)는 제1 접합부(86d)와 NMOS 트랜지스터(87d)의 게이트에 결합된다. 제2 접합부(87f)는 인버터(88)를 통하여 도체(17)와 제1 및 제3 PMOS 트랜지스터(86a, 87a)의 게이트 및 제3 NMOS 트랜지스터(86c)의 게이트에 결합된다. 인버터(88)는 임계 전압(T2)을 갖는다.

동작시, 도 11의 회로의 효과는 도 9를 참조하여 설명되는 바와 같이 PMOS 트랜지스터(87a-d)가 승인 신호(235)의 수신 후 새로운 신호가 수신될 때까지 도체(17)상의 전위를 하이로 유지하는 작용을 부가적으로 한다. 동작시, 제1 전류 브랜치(86a-d)는 다이나믹 레지스터(예컨대, 레지스터(216))로서 사용된다. 제1 NMOS 트랜지스터(86c)는 상기 레지스터를 세트하기 위해 사용된다. 제2 PMOS 트랜지스터(86b)는 상기 레지스터를 리셋하기 위해 사용된다. 제3 NMOS 트랜지스터(87e)는 어텐션 신호(231)를 발생하기 위해 사용된다. 제2 NMOS 트랜지스터(87d)는 도체상의 전위가 충분히 로우로 되는 경우에 도체(17)와 전원 접속부(Vss)간의 접속부를 턴오프시키기 위해 사용된다.

도 12는 도 1의 리피터(2f)의 실시예를 도시한다. 상기 실시예는 핸드셰이크시 액티브 접속부(126)를 포함한다. 액티브 접속부(126)는 하이 및 로우 임계를 각각 갖는 제1 및 제2 인버터(120a,b)의 입력부와 결합된다. 회로는 전원 공급부 Vdd와 Vss간의 접속을 하고, PMOS 트랜지스터(122a)와 NMOS 트랜지스터(122b) 채널의 직렬 접속부를 갖는 제1 전류 브랜치(122a-b)를 포함한다. 제1 및 제2 인버터(120a, b)의 출력부는 상기 전류 브랜치내의 PMOS 트랜지스터(122a)와 NMOS 트랜지스터(122b)의 게이트에 각각 결합된다.

회로는 또한 전원 접속부 Vdd와 Vss간에 접속을 하고, 제1 PMOS 트랜지스터(124a)와 제2 PMOS 트랜지스터(124b)와 제1 NMOS 트랜지스터(124c) 및제2 NMOS 트랜지스터(124d) 채널의 직렬 접속부를 갖는 제2 전류 브랜치(124a-d)를 포함한다. 제2 인버터(120b)의 출력부는 PMOS 트랜지스터(124a)의 게이트와 결합된다. 제1 전류 브랜치내의 트랜지스터(122a, b)의 접합부는 제2 PMOS 트랜지스터(124b)와 제 1 NMOS 트랜지스터(124c)의 게이트에 결합된다. 동작시, 제2 전류 브랜치의 제2 NMOS 트랜지스터(124d)는 인에이블 트랜지스터로서 사용된다. 상기 레지스터가 턴온될 때, 도 12에 도시된 회로는 액티브 접속부(126)상의 전위를 풀다운시킴으로써 어텐션 신호를 발생한다. 액티브 접속부(126)상의 신호가 로우이기 때문에, 제2 전류 브랜치내의 제1 PMOS 트랜지스터(124a)와 제1 NMOS 트랜지스터(124c)는 턴온되지 않는다. 따라서, 액티브 접속부(126)는 승인 신호를 수신할 수 있기 때문에, 액티브 접속부상의 전위는 다시 하이로 된다.

액티브 접속부(126)상의 전위가 승인 신호에 응답하여 제2 인버터(120b)의 임계값을 넘는다면, 제2 전류 브랜치내의 제1 PMOS 트랜지스터(124a)는 턴온된다.

상기 전위가 제1 인버터(120a)의 임계값 아래에 있는 동안, 또한 제2 전류 브랜치의 제2 PMOS 트랜지스터(124b)는 턴온된다. 따라서, 액티브 접속부(126)상의 전위는 더 풀업된다. 만약, 액티브 접속부(126)상의 전위가 제1 인버터의 임계값을 초과한다면, 제2 PMOS 트랜지스터(124b)는 턴오프되고, 제1 NMOS 트랜지스터(124c)는 턴온된다. 액티브 접속부(126)상의 전위는 다시 풀다운되고, 따라서 새로운 어텐션 신호를 형성할 수 있다.

제2 전류 브랜치내의 제2 NMOS 트랜지스터(124d)가 턴온되는 동안, 도 12에 도시된 회로는 무한한 일련의 한 라인 핸드셰이크를 실행한다. 제2 NMOS 트랜지스터(124d)는 예컨대 인에이블 신호로서 사용되거나, 소정의 수의 핸드셰이크가 카운트된 후 선택적으로 턴오프될 수 있다. 또한, 제2 트랜지스터(124d)는 도래하는 어텐션 신호를 수신하고, 무한한 일련의 핸드셰이크의 발생을 시작하며, 도래하는 어텐션 신호를 승인할 수 있도록 핸드셰이크 회로에 더 포함될 수 있다.

Claims (10)

1. 채널들의 네트워크와, 상기 네트워크의 주변에 접속되는 비동기로 동작하는 서브 회로들의 동작들의 타이밍을 조절(coordinating)하는 동기 회로들을 포함하는 회로로서,

   각 채널은 연속하는 핸드셰이크(handshake)들을 함께 실행하기 위해 배치되는 자체의 한 쌍의 동기 회로들 사이에 결합되고, 각 핸드셰이크에서 상기 자체의 한 쌍의 제1 및 제2 동기 회로는 상기 채널을 통해 어텐션(attention) 신호와 승인(acknowledge) 신호를 서로 연속적으로 전송하고, 상기 회로내의 적어도 하나의 동기 회로는 상기 채널들 중 제1 및 제2 채널 사이에 결합되고, 상기 제1 채널상의 상기 어텐션 신호의 수신시에 상기 제2 채널에서 핸드셰이크를 시작하고, 또한 상기 핸드셰이크의 완료에 응답하여 상기 제1 채널상의 승인 신호를 발생하도록 배치되고, 상기 네트워크상의 모든 동기 회로들은 직접 또는 다른 동기 회로들을 통해 상기 채널들에 의해 서로 접속되어, 상기 핸드셰이크들이 상기 네트워크를 통해 상기 서브 회로에 전달될 수 있도록 하는, 채널들의 네트워크와 동기 회로들을 포함하는 회로에 있어서,

   상기 채널들 중 적어도 상기 제1 및 제2 채널은 단일의 도체를 각각 포함하고, 이들 도체들의 각각에 상기 핸드셰이크의 상기 어텐션 신호 및 상기 승인 신호가 상기 도체상에 전위 레벨에서의 서로 상반된 변화들에 의해 형성되는 것을 특징으로 하는 회로.
2. 제 1 항에 있어서,

   적어도 하나의 동기 회로는 이후 제1 동기 회로로 불리며,

   상기 채널들 중 상기 제1 또는 제2 채널은 상기 제1 동기 회로를 상기 제2 동기 회로에 접속시키고,

   상기 제1 및 제2 동기 회로는 각각이 상기 도체와 제1 및 제2 공급 단자 사이에 각각 접속된 자체의 스위칭 소자를 포함하고, 상기 제1 및 제2 동기 회로는 모두 상기 자체의 스위칭 소자를 턴온시켜 핸드셰이크로부터 자체의 변화를 실행하고, 상기 자체의 변화가 실행되면, 상기 자체의 스위칭 소자를 다시 턴오프시킴으로써 핸드셰이크로부터 자체의 변화를 실행하도록 배치되는 것을 특징으로 하는 회로.
3. 제 2 항에 있어서,

   상기 제1 및 제2 동기 회로는 모두 관련 동기 회로에 의해 상기 자체의 변화의 완료 검색에 응답하여 상기 자체의 스위칭 소자를 턴오프하도록, 상기 관련 동기 회로의 상기 자체의 스위칭 소자의 제어 입력부와 상기 도체 사이에 결합되는 자체의 피드백 회로를 갖는 것을 특징으로 하는 회로.
4. 제 2 항 또는 제 3 항에 있어서,

   상기 제1 동기 회로는 상기 도체와 상기 제2 공급 단자 사이에 접속되는 또다른 자체의 스위칭 소자와, 상기 도체와 상기 또 다른 자체의 스위칭 소자의 제어 입력부 사이에 결합되는 제어 수단을 포함하고, 상기 제어 수단은 상기 제2 서브 회로에 의해 실행되는 변화의 검출에 응답하여 상기 또 다른 자체의 스위칭 소자를 턴온시키며, 상기 상반된 변화가 실행될 때 상기 또 다른 자체의 스위칭 소자를 턴오프시키도록 배치되는 것을 특징으로 하는 회로.
5. 제 4 항에 있어서,

   상기 제2 서브 회로에 의해 실행된 변화는 상기 전위 레벨을 제1 전위 범위로부터 제2 전위 범위로 조정하고, 상기 범위들은 비어있지 않은 중간 범위에 의해 서로 분리되고, 상기 제어 수단은 상기 전위 레벨이 상기 제1 전위 범위를 벗어날 때, 상기 또 다른 자체의 스위칭 소자를 턴온시키고, 그리고 상기 제2 동기 회로의 피드백 회로는 상기 전위 레벨이 제2 전위 범위를 도달할 때, 상기 제2 동기 회로의 상기 자체의 스위칭 소자를 턴오프시키는 것을 특징으로 하는 회로.
6. 제 1 항에 있어서,

   상기 제1 동기 회로는 제3 채널과 접속되고, 상기 제3 채널을 통해 또 다른 핸드셰이크들을 수행하도록 배치되며, 상기 제1 채널과 상기 제2 채널 및 상기 제3 채널을 통해 상기 핸드셰이크들은, 다음의 기능들, 즉,

   상기 제3 채널상의 핸드셰이크가 상기 제2 채널상의 핸드셰이크의 완료에 응답하여 시작되고 상기 제1 채널상의 승인 신호가 상기 제2 채널상의 핸드셰이크의완료에 응답하여 발생되는 경우의 계속 기능과,

   상기 제2 및 제3 채널상의 핸드셰이크가 상기 어텐션 신호에 응답하여 서로 독립적으로 시작되고, 상기 제1 채널상의 승인 신호가 상기 제3 채널 뿐만 아니라 상기 제2 채널상의 핸드셰이크의 완료에 응답하여 발생되는 경우의 분기 기능과,

   상기 제2 채널상의 핸드셰이크가 상기 제3 채널 뿐만 아니라 상기 제1 채널 상의 어텐션 신호의 수신 후 시작되는 경우와, 승인 신호가 상기 제2 채널상의 핸드셰이크의 완료에 응답하여 상기 제3 채널 뿐만 아니라 상기 제1 채널상에 발생되는 경우의 결합 기능과,

   상기 제2 채널상의 핸드셰이크가 상기 제1 및 제3 채널들중 적어도 하나의 채널에서 어텐션 신호를 수신한 후에 시작되는 경우와, 상기 제2 채널상의 핸드셰이크의 완료에 응답하여, 어텐션 신호가 수신된 적어도 하나의 채널상에 승인 신호가 발생되는 경우의 혼합 기능, 중 하나에 따라 조절되는 것을 특징으로 하는 회로.
7. 제 1 항에 있어서,

   상기 동기 회로들중 적어도 하나는 단일의 도체를 포함하는 채널과 결합되고, 상기 단일 도체상의 전위 레벨 변화에 따라 각 시간에, 상기 단일의 도체상의 역 전위 레벨 변화를 발생하도록 배치되는 리피터(repeater) 회로인 것을 특징으로 하는 회로.
8. 제 1 항에 있어서,

   상기 제1 동기 회로는, 상기 제3 및 제4 채널과 결합되고, 상기 제3 채널상의 어텐션 신호에 응답하여 상기 제4 채널상의 핸드셰이크를 실행하고, 상기 제3 채널상의 상기 핸드셰이크의 완료에 응답하여 상기 제3 채널에서 승인 신호를 발생하도록 배치되는 아비터(arbiter) 회로이며, 상기 아비터 회로는 상기 제4 및 제2 채널상의 아직 완료되지 않은 핸드셰이크가 완료될 때까지 상기 제4 채널 및 제2 채널상의 각 핸드셰이크의 시작을 지연하는 것을 특징으로 하는 회로.
9. 제 1 항에 있어서,

   상기 네트워크는 비순환적(asyclic)이고, 상기 동기 회로들 각각은, 관련 동기 회로가 어텐션 신호들을 수신할 수 있는 모든 채널들이 초기 전위 레벨에 있다면, 어텐션 신호 직전의 레벨에 대응하는 상기 초기 전위 레벨에 어텐션 신호들을 발생할 수 있는 모든 채널을 조정하도록 배치되고, 상기 동기 회로들의 각각의 관련하는 구동력은 상기 동기 회로들이, 다른 동기 회로들에 의해 상기 채널들의 구동에 관계없이, 어텐션 신호들을 발생할 수 있는 채널들을 상기 초기 전위 레벨에 조정할 수 있도록 선택되는 것을 특징으로 하는 회로.
10. 제 1 항에 있어서,

    상기 제1 및 제2 서브 회로 뿐만 아니라 상기 도체를 포함하는 단일의 집적 회로에 집적되는 것을 특징으로 하는 회로.

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