JPH061902B2 - プログラムド・ロジツク・アレイ - Google Patents
プログラムド・ロジツク・アレイInfo
- Publication number
- JPH061902B2 JPH061902B2 JP59500349A JP50034984A JPH061902B2 JP H061902 B2 JPH061902 B2 JP H061902B2 JP 59500349 A JP59500349 A JP 59500349A JP 50034984 A JP50034984 A JP 50034984A JP H061902 B2 JPH061902 B2 JP H061902B2
- Authority
- JP
- Japan
- Prior art keywords
- pla
- plane
- register
- data
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 発明の分野 本発明はプログラムド・ロジック・アレイ（PLA）に関
する。
する。
発明の背景 PLAは所定の論理変換規則に従って論理計算または論理
変換を行うためディジタル・データ処理システムで使用
される。
変換を行うためディジタル・データ処理システムで使用
される。
従来のPLAはANDプレインおよびORプレインとして知られ
る２つのロジック・アレイ部分より成っている。ANDお
よびORプレインはしばしば各々がNOR機能を実現する１
対の別個のロジック・アレイにより実現される。何故な
らばANDとそれに続くOR機能は論理的にNORとそれに続く
NOR機能と等価だからである。ANDおよびORプレインは例
えばｎ本の相互接続ワード線として知られる線により電
気的に接続される。動作期間中、２進入力データ信号の
組合せ系列が２進入力の組合せ、即ち入力ワードの系列
を加えるため複数本（例えばＮ本）の入力信号線により
ANDプレイン中に加えられ、これに応じてORプレインの
ｐ本の出力信号線から２進出力データ信号、即ち出力ワ
ードの系列が出現する。PLAが有限状態機械として使用
するよう作られている場合には、ORプレインからの２進
出力信号の１本または（典型例では）それ以上がANDプ
レインの入力ビットにフィードバックされる。ある特定
の実施例ではANDプレインもORプレインも共に叉点にお
いて互いに交差する直交した行および列線より成り、各
々の叉点にはPLAの所望の論理変換機能に応じてトラン
ジスタの如き叉点の相互接続リンクが設けられたり、設
けられなかったりする。
る２つのロジック・アレイ部分より成っている。ANDお
よびORプレインはしばしば各々がNOR機能を実現する１
対の別個のロジック・アレイにより実現される。何故な
らばANDとそれに続くOR機能は論理的にNORとそれに続く
NOR機能と等価だからである。ANDおよびORプレインは例
えばｎ本の相互接続ワード線として知られる線により電
気的に接続される。動作期間中、２進入力データ信号の
組合せ系列が２進入力の組合せ、即ち入力ワードの系列
を加えるため複数本（例えばＮ本）の入力信号線により
ANDプレイン中に加えられ、これに応じてORプレインの
ｐ本の出力信号線から２進出力データ信号、即ち出力ワ
ードの系列が出現する。PLAが有限状態機械として使用
するよう作られている場合には、ORプレインからの２進
出力信号の１本または（典型例では）それ以上がANDプ
レインの入力ビットにフィードバックされる。ある特定
の実施例ではANDプレインもORプレインも共に叉点にお
いて互いに交差する直交した行および列線より成り、各
々の叉点にはPLAの所望の論理変換機能に応じてトラン
ジスタの如き叉点の相互接続リンクが設けられたり、設
けられなかったりする。
PLAの通常の動作では、PLAが多数の入力ワードを逐次取
扱い、その相応する出力ワードを逐次伝達出力すること
が望まれる。従って、PLAにはPLA中の１つのワード即ち
データの組（例えば古いデータ）とPLA中の他のデータ
の組（例えば新しいデータ）の混同を回避するためすべ
て適当なタイミング系列に従ってデータを繰返し一時的
に記憶し、PLA中にデータをシフト・インし、シフト・
スルーし、シフト・アウトするデータ・シフト手段が設
けられている。更にPLAはPLAがその中で動作しているデ
ータ処理システムの残りの部分のシステム的要求に従っ
て適当な時点において、あるいは適当な時間期間中、各
々の新しい入力ワードを受信し、各々の新しい出力ワー
ドを伝達出力出来ねばならない。このようなシステム的
要求は典型例では“同期的”である。即ち、PLAは典型
例では一連のクロック・パルスの形をしたクロック制御
タイミングに応動してデータをシステムの残りの部分か
ら受信して、システムの残りの部分に伝達する。この場
合、PLAは通常入力データをクロック制御の各サイクル
（周期）の第１の予め定められた部分、即ち位相期間中
においてのみ入力データを受信でき、PLAはクロックの
各々の前記サイクルの第２の予め定められた（一般に異
なる）部分、即ち位相期間中においてのみ出力データを
伝達できる。従って、PLAがデータを処理する（即ち受
信し、伝達する）速度はクロック・サイクル時間、即ち
制御クロックの周期Ｔに逆比例しており、クロック周波
数ｆ＝１／Ｔに正比例している。
扱い、その相応する出力ワードを逐次伝達出力すること
が望まれる。従って、PLAにはPLA中の１つのワード即ち
データの組（例えば古いデータ）とPLA中の他のデータ
の組（例えば新しいデータ）の混同を回避するためすべ
て適当なタイミング系列に従ってデータを繰返し一時的
に記憶し、PLA中にデータをシフト・インし、シフト・
スルーし、シフト・アウトするデータ・シフト手段が設
けられている。更にPLAはPLAがその中で動作しているデ
ータ処理システムの残りの部分のシステム的要求に従っ
て適当な時点において、あるいは適当な時間期間中、各
々の新しい入力ワードを受信し、各々の新しい出力ワー
ドを伝達出力出来ねばならない。このようなシステム的
要求は典型例では“同期的”である。即ち、PLAは典型
例では一連のクロック・パルスの形をしたクロック制御
タイミングに応動してデータをシステムの残りの部分か
ら受信して、システムの残りの部分に伝達する。この場
合、PLAは通常入力データをクロック制御の各サイクル
（周期）の第１の予め定められた部分、即ち位相期間中
においてのみ入力データを受信でき、PLAはクロックの
各々の前記サイクルの第２の予め定められた（一般に異
なる）部分、即ち位相期間中においてのみ出力データを
伝達できる。従って、PLAがデータを処理する（即ち受
信し、伝達する）速度はクロック・サイクル時間、即ち
制御クロックの周期Ｔに逆比例しており、クロック周波
数ｆ＝１／Ｔに正比例している。
PLAで要求されるデータ・シフト手段は通常データを一
時的に記憶し、周期的にシフトする１対のクロックによ
って動作する並列レジスタの形をとっている。１対のレ
ジスタは通常相互に接続され、“マスタ・スレーブ”的
関係で動作するよう、即ちレジスタの１方は“マスタ・
レジスタ”として動作し、他方はその“スレーブ”とし
て動作するよう制御タイミングが加えられる。定義によ
り、マスタは（例えば他のレジスタの如き）外部信号源
からデータを受信し、そのスレーブはそのマスタからデ
ータを受信する。このときすべての動作は制御タイミン
グに応動して実行されるがレジスタの一方（マスタまた
はスレーブ）が新しいデータを受信しているとき他方は
受信できない。
時的に記憶し、周期的にシフトする１対のクロックによ
って動作する並列レジスタの形をとっている。１対のレ
ジスタは通常相互に接続され、“マスタ・スレーブ”的
関係で動作するよう、即ちレジスタの１方は“マスタ・
レジスタ”として動作し、他方はその“スレーブ”とし
て動作するよう制御タイミングが加えられる。定義によ
り、マスタは（例えば他のレジスタの如き）外部信号源
からデータを受信し、そのスレーブはそのマスタからデ
ータを受信する。このときすべての動作は制御タイミン
グに応動して実行されるがレジスタの一方（マスタまた
はスレーブ）が新しいデータを受信しているとき他方は
受信できない。
（本出願と同じ日に出願されたプログラムド・ロジック
・アレイと題する特許願で述べられているように）PLA
のANDプレインとORプレインの間の中間ワード線に１対
の並列レジスタをマスタ・スレーブ関係を成すよう挿入
することにより以前よりも速い速度でPLAを動作させ得
ることが最近見出された。このときPLAは２レベル制御
タイミングで動作する。即ちデータは従来のように１サ
イクルではなくレジスタを制御するのに使用される制御
タイミングの２サイクルでPLAを通してデータを循環さ
せる。他方、このときPLAはより速い速度で出力を発生
するよう動作し得るが、データをPLAを通して循環させ
るのに必要な時間はそれに応じて減少しないで実質的に
同じ時間に留まる。何故ならば２レベル制御タイミング
で動作するPLAを通してデータを循環させるには制御タ
イミングの２サイクルが必要だからである。
・アレイと題する特許願で述べられているように）PLA
のANDプレインとORプレインの間の中間ワード線に１対
の並列レジスタをマスタ・スレーブ関係を成すよう挿入
することにより以前よりも速い速度でPLAを動作させ得
ることが最近見出された。このときPLAは２レベル制御
タイミングで動作する。即ちデータは従来のように１サ
イクルではなくレジスタを制御するのに使用される制御
タイミングの２サイクルでPLAを通してデータを循環さ
せる。他方、このときPLAはより速い速度で出力を発生
するよう動作し得るが、データをPLAを通して循環させ
るのに必要な時間はそれに応じて減少しないで実質的に
同じ時間に留まる。何故ならば２レベル制御タイミング
で動作するPLAを通してデータを循環させるには制御タ
イミングの２サイクルが必要だからである。
またPLAの入力レジスタに対する入力信号がＷＡＩＴ信
号で組合せ論理デバイス（例えばANDゲート）によって
ゲートされると利点があることが最近見出された。即
ち、例えばＷＡＩＴ信号が低レベル（“非レディ”状
態）となると入力信号の高レベルは入力レジスタによっ
てラッチ出来ない。PLAレジスタの単一レベル制御タイ
ミングが使用されるとき、即ちデータが１サイクルでPL
Aを循環するとき、使定のクロック・サイクルの開始時
点でＷＡＩＴ信号が“非レディ”となると、この“非レ
ディ”信号は（同じ）所定のサイクルの終了時点でPLA
の出力に影響を与える。しかし、PLAが２レベル制御タ
イミングで動作するときには、“非レディ”信号は（第
１のサイクルの直後に続く）第２のサイクルの終了時点
でPLAの出力に影響を与える。このようにして、“非レ
ディ”信号が２レベル制御タイミングで動作しているPL
Aの出力に影響を与える前に１サイクルの遅延が生じ
る。従って、所定のサイクルのPLAの出力は同じサイク
ルでPLAに対して入手可能なＷＡＩＴ信号には応動でき
ず、以前のサイクルで入手可能なＷＡＩＴ信号にのみ応
動する。換言すると、PLAはＷＡＩＴ信号に対し望まし
い同一サイクルにおける入力・出力応動、即ち同一サイ
クルにおける判定能力に欠けている。
号で組合せ論理デバイス（例えばANDゲート）によって
ゲートされると利点があることが最近見出された。即
ち、例えばＷＡＩＴ信号が低レベル（“非レディ”状
態）となると入力信号の高レベルは入力レジスタによっ
てラッチ出来ない。PLAレジスタの単一レベル制御タイ
ミングが使用されるとき、即ちデータが１サイクルでPL
Aを循環するとき、使定のクロック・サイクルの開始時
点でＷＡＩＴ信号が“非レディ”となると、この“非レ
ディ”信号は（同じ）所定のサイクルの終了時点でPLA
の出力に影響を与える。しかし、PLAが２レベル制御タ
イミングで動作するときには、“非レディ”信号は（第
１のサイクルの直後に続く）第２のサイクルの終了時点
でPLAの出力に影響を与える。このようにして、“非レ
ディ”信号が２レベル制御タイミングで動作しているPL
Aの出力に影響を与える前に１サイクルの遅延が生じ
る。従って、所定のサイクルのPLAの出力は同じサイク
ルでPLAに対して入手可能なＷＡＩＴ信号には応動でき
ず、以前のサイクルで入手可能なＷＡＩＴ信号にのみ応
動する。換言すると、PLAはＷＡＩＴ信号に対し望まし
い同一サイクルにおける入力・出力応動、即ち同一サイ
クルにおける判定能力に欠けている。
更に他の最近の発見としてある場合には有限状態機械を
実現するPLA（即ちPLAの出力から入力へのフィードバッ
クを有するPLA）の大きさは小さく出来ること、従って
その動作速度を増加させ得ることがあげられる。これは
次のようにして実現される。即ち論理デバイスの入力端
子に加えられるＷＡＩＴ信号の“非レディ”レベルに応
動して、PLAのANDプレインの入力レジスタのクロック制
御信号をゲート（即ち“ストップ”）するよう（ANDゲ
ートの如き）組合せ論理デバイスを挿入することにより
実現される。システムの残りの部分がPLAに新しい入力
データを供給する準備が出来ていなかったり、PLAから
の新しい出力データを使用する準備が出来ていないため
に、PLAのフィードバック状態を同じ状態に保つ（即ち
凍結する）ことが望まれる場合がある。このようにし
て、例えば（データは１サイクルでPLAを循環する）単
一レベルの制御タイミングの所定のサイクルの開始時点
において、ＷＡＩＴ信号が“非レディ”になると、以前
のサイクルの機械の状態は所定のサイクルの間変化する
ことなく保持される。即ち、機械は“非レディ”信号が
入手出来る同じサイクルの開始時点において凍結され
る。しかし、PLAが２レベル制御タイミングで動作して
いるとき、機械の状態は同じサイクルで凍結されない。
その代り、所定のサイクルの開始時点で“非レディ”信
号が加えられると、次（未来）のサイクルの機械の状態
は凍結される。即ち現在のサイクルの（終りの時点にお
ける）機械の状態は一般に以前のサイクルの（終りの時
点における）機械の状態とは異なり、次のサイクル（お
よび“非レディ”信号が継続する場合にはその後のサイ
クル）の状態は現在のサイクルの状態と同じである。こ
のようにして、“非レディ”信号が開始された後、機械
が凍結されるまでに１サイクルの遅延が生じる。
実現するPLA（即ちPLAの出力から入力へのフィードバッ
クを有するPLA）の大きさは小さく出来ること、従って
その動作速度を増加させ得ることがあげられる。これは
次のようにして実現される。即ち論理デバイスの入力端
子に加えられるＷＡＩＴ信号の“非レディ”レベルに応
動して、PLAのANDプレインの入力レジスタのクロック制
御信号をゲート（即ち“ストップ”）するよう（ANDゲ
ートの如き）組合せ論理デバイスを挿入することにより
実現される。システムの残りの部分がPLAに新しい入力
データを供給する準備が出来ていなかったり、PLAから
の新しい出力データを使用する準備が出来ていないため
に、PLAのフィードバック状態を同じ状態に保つ（即ち
凍結する）ことが望まれる場合がある。このようにし
て、例えば（データは１サイクルでPLAを循環する）単
一レベルの制御タイミングの所定のサイクルの開始時点
において、ＷＡＩＴ信号が“非レディ”になると、以前
のサイクルの機械の状態は所定のサイクルの間変化する
ことなく保持される。即ち、機械は“非レディ”信号が
入手出来る同じサイクルの開始時点において凍結され
る。しかし、PLAが２レベル制御タイミングで動作して
いるとき、機械の状態は同じサイクルで凍結されない。
その代り、所定のサイクルの開始時点で“非レディ”信
号が加えられると、次（未来）のサイクルの機械の状態
は凍結される。即ち現在のサイクルの（終りの時点にお
ける）機械の状態は一般に以前のサイクルの（終りの時
点における）機械の状態とは異なり、次のサイクル（お
よび“非レディ”信号が継続する場合にはその後のサイ
クル）の状態は現在のサイクルの状態と同じである。こ
のようにして、“非レディ”信号が開始された後、機械
が凍結されるまでに１サイクルの遅延が生じる。
このような遅延は“非レディ”信号が現在の非レディ状
態（例えばシステムの残りの部分からPLAへの入力が現
在入手出来ないという状態）を表わす場合には望ましく
ない遅延を形成する。このようにPLAはＷＡＩＴ信号に
応動する凍結に関して望ましい同一サイクルにおける判
定能力が欠けている。従ってまた２レベル制御タイミン
グを使用して有限状態機械を実現するPLAを遅延なく凍
結する、即ちPLAに加えるべき“非レディ”信号が入手
可能な同じサイクルの期間中にPLAのフィードバック状
態を凍結する手段を設けることが望ましい。
態（例えばシステムの残りの部分からPLAへの入力が現
在入手出来ないという状態）を表わす場合には望ましく
ない遅延を形成する。このようにPLAはＷＡＩＴ信号に
応動する凍結に関して望ましい同一サイクルにおける判
定能力が欠けている。従ってまた２レベル制御タイミン
グを使用して有限状態機械を実現するPLAを遅延なく凍
結する、即ちPLAに加えるべき“非レディ”信号が入手
可能な同じサイクルの期間中にPLAのフィードバック状
態を凍結する手段を設けることが望ましい。
また、単一レベルの制御タイミングを有するPLA、即ち
例えばイー．ヘベンストレイト（Ｅ．Ｈｅｂｅｎｓｔｒ
ｅｉｔ）等の“ＥＳＦＩ ＳＯＳ技術による高速度プロ
グラマブル・ロジック・アレイ”、アイイーイーイー
ジャーナル オブ ソリッド−ステイツ サーキッツ
（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ）、第ＳＣ−１１巻、ｐｐ．
３７０−３７４（１９７６年）の論文のｐ．３７１に述
べられているPLAの如きデータがPLAを循環するのに丁度
１サイクルを必要とするPLAでも同様な問題が生じる。
この場合、PLAの所定のサイクルに対する入力信号はそ
のサイクルの開始時点のわずか後まで（PLAの外の入力
信号源から）PLAに得られないかも知れないし、その期
間中にPLAが応動して利用するべくPLAの入力レジスタに
よって受信するには遅すぎるかも知れない。従って、単
一レベルの制御タイミングで動作するPLAを同じPLAサイ
クル期間中に遅くやって来る入力信号に対して応動させ
るような、即ち遅くやって来る入力信号に応動して同じ
サイクルで応動、つまり判定させるような手段を設ける
ことが望ましい。
例えばイー．ヘベンストレイト（Ｅ．Ｈｅｂｅｎｓｔｒ
ｅｉｔ）等の“ＥＳＦＩ ＳＯＳ技術による高速度プロ
グラマブル・ロジック・アレイ”、アイイーイーイー
ジャーナル オブ ソリッド−ステイツ サーキッツ
（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ）、第ＳＣ−１１巻、ｐｐ．
３７０−３７４（１９７６年）の論文のｐ．３７１に述
べられているPLAの如きデータがPLAを循環するのに丁度
１サイクルを必要とするPLAでも同様な問題が生じる。
この場合、PLAの所定のサイクルに対する入力信号はそ
のサイクルの開始時点のわずか後まで（PLAの外の入力
信号源から）PLAに得られないかも知れないし、その期
間中にPLAが応動して利用するべくPLAの入力レジスタに
よって受信するには遅すぎるかも知れない。従って、単
一レベルの制御タイミングで動作するPLAを同じPLAサイ
クル期間中に遅くやって来る入力信号に対して応動させ
るような、即ち遅くやって来る入力信号に応動して同じ
サイクルで応動、つまり判定させるような手段を設ける
ことが望ましい。
発明の要旨 本発明は入力信号線を有するPLAに関しており、該入力
信号線は外部信号をPLAに対する入力として加え、PLAの
ANDプレインからORプレインにこれらプレイン間のワー
ド線に沿って流れる情報の流れを制御するように接続さ
れた論理素子、即ちデバイスに接続されている。このよ
うにして、このPLAは動作サイクル期間中ANDプレインに
よってそのサイクル期間中に処理するのには遅すぎる時
刻に到着したが、ORプレインによってそのサイクル期間
中に処理するのには遅くない時刻に到着した外部信号に
関して同じサイクルにおける応動を行うことが出来る。
信号線は外部信号をPLAに対する入力として加え、PLAの
ANDプレインからORプレインにこれらプレイン間のワー
ド線に沿って流れる情報の流れを制御するように接続さ
れた論理素子、即ちデバイスに接続されている。このよ
うにして、このPLAは動作サイクル期間中ANDプレインに
よってそのサイクル期間中に処理するのには遅すぎる時
刻に到着したが、ORプレインによってそのサイクル期間
中に処理するのには遅くない時刻に到着した外部信号に
関して同じサイクルにおける応動を行うことが出来る。
一つの実施例にあっては、単一レベルの制御タイミング
で動作するPLAはその中間ワード線の少なくとも１つに
スイッチング・トランジスタの如き論理デバイスを有し
ており、それによってPLAのANDプレインからORプレイン
へのデータの流れは論理デバイスに加えられる外部入力
信号によって中断され得る。
で動作するPLAはその中間ワード線の少なくとも１つに
スイッチング・トランジスタの如き論理デバイスを有し
ており、それによってPLAのANDプレインからORプレイン
へのデータの流れは論理デバイスに加えられる外部入力
信号によって中断され得る。
他の実施例として、PLAに対する入力としてのＷＡＩＴ
信号に応動して単一サイクル（即ち“１サイクル”）に
おける判定能力を有する２レベル・クロック制御タイミ
ングで動作するPLAが示されている。
信号に応動して単一サイクル（即ち“１サイクル”）に
おける判定能力を有する２レベル・クロック制御タイミ
ングで動作するPLAが示されている。
図面の簡単な説明 第１図は本発明の一実施例に従う２レベル制御タイミン
グを有する有限状態機械を実現するPLAのブロック図、
第２図は第１図の実施例を実現するのに有用な制御タイ
ミング図、第３図は本発明の他の実施例に従う２レベル
制御タイミングを有するPLAの一部分のブロック図、第
４図は本発明の更に他の実施例に従う２レベル制御タイ
ミングを有する有限状態機械を実現するPLAのブロック
図、第５図は本発明の更に他の実施例に従う単一サイク
ル制御タイミングを有する有限状態機械を実現するPLA
のブロック図、第６図は第５図の実施例で有用な制御タ
イミング図である。
グを有する有限状態機械を実現するPLAのブロック図、
第２図は第１図の実施例を実現するのに有用な制御タイ
ミング図、第３図は本発明の他の実施例に従う２レベル
制御タイミングを有するPLAの一部分のブロック図、第
４図は本発明の更に他の実施例に従う２レベル制御タイ
ミングを有する有限状態機械を実現するPLAのブロック
図、第５図は本発明の更に他の実施例に従う単一サイク
ル制御タイミングを有する有限状態機械を実現するPLA
のブロック図、第６図は第５図の実施例で有用な制御タ
イミング図である。
詳細な説明 第１図を参照すると、PLA１００は入力レジスタ１０、A
NDプレイン１１、中間ワード線Ｗ1、Ｗ2、…Ｗn、これ
らワード線に接続されたマスタ・レジスタ１２およびス
レーブ・レジスタ１３、出力線Ｏ1、Ｏ2、…ＯＰを有す
るORプレイン１４、および出力レジスタ１６を含んでい
る。典型例では各レジスタは以下で更に詳細に述べるが
到来データをラッチ・アレイに周期的に伝達するクロッ
クによって制御されたトランスミッション・ゲートのア
レイより成っている。出力レジスタ１６は出力信号線Ｚ
1、Ｚ2、…ＺPを有している。入力レジスタ１０は入力
信号線Ｉ1、Ｉ2、…ＩＮを有している。少なくとも１本
の出力線ＺＰは周知の如く有限状態機械を実現するため
にフィードバック信号線１７によって入力線ＩNに接続
されている。
NDプレイン１１、中間ワード線Ｗ1、Ｗ2、…Ｗn、これ
らワード線に接続されたマスタ・レジスタ１２およびス
レーブ・レジスタ１３、出力線Ｏ1、Ｏ2、…ＯＰを有す
るORプレイン１４、および出力レジスタ１６を含んでい
る。典型例では各レジスタは以下で更に詳細に述べるが
到来データをラッチ・アレイに周期的に伝達するクロッ
クによって制御されたトランスミッション・ゲートのア
レイより成っている。出力レジスタ１６は出力信号線Ｚ
1、Ｚ2、…ＺPを有している。入力レジスタ１０は入力
信号線Ｉ1、Ｉ2、…ＩＮを有している。少なくとも１本
の出力線ＺＰは周知の如く有限状態機械を実現するため
にフィードバック信号線１７によって入力線ＩNに接続
されている。
入力レジスタ１０の制御タイミングは第１のクロック・
パルス系列φ1によって供給されている。マスタ・レジ
スタ１２および出力レジスタ１６の制御タイミングは第
２のクロック・パルス系列φ2により供給されている。
いずれの系列φ1およびφ2に関しても第２図と関連して
以下で詳細に述べる。スレーブ・レジスタ１３の制御タ
イミングはANDゲート２１の出力端子に接続された制御
線２２によって供給される。ANDゲートの出力はその入
力が共に高レベルのとき、そのときに限り高レベルとな
る。ANDゲート２１は第１のクロック系列φ1が供給され
ている入力端子とWAIT信号Ｗが供給されている他の入力
端子を有している。WAIT信号ＷはPLA１００が正規に動
作することが望まれるとき、即ち各クロック・サイクル
周期Ｔ（第２図）の期間中１つの状態から次の状態に進
むことが望まれるときに高レベル（“レディ”）とな
る。WAIT信号はPLA１００の状態を凍結させたとき、即
ち１サイクル以上、そしてその後WAIT信号Ｗが低レベル
に留っている期間中同じ状態に留らせたいときに低レベ
ル（“非レディ”）とされる。このようにしてWAIT信号
の“非レディ”信号レベルは、WAIT信号が再び“レデ
ィ”レベルとなるまで、（ワード線からの）データをス
レーブ・レジスタ１３が受信することを停止させる。
パルス系列φ1によって供給されている。マスタ・レジ
スタ１２および出力レジスタ１６の制御タイミングは第
２のクロック・パルス系列φ2により供給されている。
いずれの系列φ1およびφ2に関しても第２図と関連して
以下で詳細に述べる。スレーブ・レジスタ１３の制御タ
イミングはANDゲート２１の出力端子に接続された制御
線２２によって供給される。ANDゲートの出力はその入
力が共に高レベルのとき、そのときに限り高レベルとな
る。ANDゲート２１は第１のクロック系列φ1が供給され
ている入力端子とWAIT信号Ｗが供給されている他の入力
端子を有している。WAIT信号ＷはPLA１００が正規に動
作することが望まれるとき、即ち各クロック・サイクル
周期Ｔ（第２図）の期間中１つの状態から次の状態に進
むことが望まれるときに高レベル（“レディ”）とな
る。WAIT信号はPLA１００の状態を凍結させたとき、即
ち１サイクル以上、そしてその後WAIT信号Ｗが低レベル
に留っている期間中同じ状態に留らせたいときに低レベ
ル（“非レディ”）とされる。このようにしてWAIT信号
の“非レディ”信号レベルは、WAIT信号が再び“レデ
ィ”レベルとなるまで、（ワード線からの）データをス
レーブ・レジスタ１３が受信することを停止させる。
入力レジスタ１０は例えば第２図に示すように交互する
高レベルと低レベル（パルス）より成る周期Ｔの第１の
周期的クロック・パルス系列φ1によって供給される制
御タイミング即ちクロッキングに応動して入力線Ｉ1、
Ｉ2、…ＩＮからのデータを受信し、ラッチするべく接
続されている。高レベル（ｔ0ｔ1、ｔ4ｔ5、ｔ8ｔ9…）
に相応する時間期間中、入力レジスタはその入力データ
に対してトランスペアレントであり；低レベル（ｔ1，
ｔ4，ｔ5，ｔ8…）に相応する時間期間中、入力レジス
タはこれらデータをラッチする。ここで“トランスペア
レント”とはレジスタ中のラッチ（図示せず）がレジス
タに到来する新しいデータを受信出来ることを意味す
る。入力レジスタ１０はその出力データをＮ本の入力線
に沿ってANDプレイン１１に伝達する。このようにして
入力レジスタ１０は典型例ではＮ個の並列段と１つの直
列段を有する並列シフト・レジスタによって形成されて
おり、これら各段は（到来する）データを周期的にラッ
チに到達するφ1クロックによって制御されるトランス
ミッション・ゲートより成っている。
高レベルと低レベル（パルス）より成る周期Ｔの第１の
周期的クロック・パルス系列φ1によって供給される制
御タイミング即ちクロッキングに応動して入力線Ｉ1、
Ｉ2、…ＩＮからのデータを受信し、ラッチするべく接
続されている。高レベル（ｔ0ｔ1、ｔ4ｔ5、ｔ8ｔ9…）
に相応する時間期間中、入力レジスタはその入力データ
に対してトランスペアレントであり；低レベル（ｔ1，
ｔ4，ｔ5，ｔ8…）に相応する時間期間中、入力レジス
タはこれらデータをラッチする。ここで“トランスペア
レント”とはレジスタ中のラッチ（図示せず）がレジス
タに到来する新しいデータを受信出来ることを意味す
る。入力レジスタ１０はその出力データをＮ本の入力線
に沿ってANDプレイン１１に伝達する。このようにして
入力レジスタ１０は典型例ではＮ個の並列段と１つの直
列段を有する並列シフト・レジスタによって形成されて
おり、これら各段は（到来する）データを周期的にラッ
チに到達するφ1クロックによって制御されるトランス
ミッション・ゲートより成っている。
ANDプレイン１１はｎ本の水平線とＮ本の垂直線の叉点
アレイである。ANDプレイン１１は入力レジスタ１０か
らのＮ本の垂直線に沿ってその入力側（即ち入力端）に
おいて出現するデータを受信し、（ANDプレインによっ
て変換された）データを中間ワード線Ｗ1，Ｗ2…Ｗに伝
達するべく接続されている。例えばシー、ミードC.Mead
等の“VLSIシステム入門”，pp.81-82(1980)またはイ
ー．ヘベンストレイト(E.Hebenstreit)等の前述の論文
で詳細に述べられているように、このANDプレインの所
望の変換機能に応じてANDプレインの如き動作リンクが
接続されていたり、接続されていなかったりする。
アレイである。ANDプレイン１１は入力レジスタ１０か
らのＮ本の垂直線に沿ってその入力側（即ち入力端）に
おいて出現するデータを受信し、（ANDプレインによっ
て変換された）データを中間ワード線Ｗ1，Ｗ2…Ｗに伝
達するべく接続されている。例えばシー、ミードC.Mead
等の“VLSIシステム入門”，pp.81-82(1980)またはイ
ー．ヘベンストレイト(E.Hebenstreit)等の前述の論文
で詳細に述べられているように、このANDプレインの所
望の変換機能に応じてANDプレインの如き動作リンクが
接続されていたり、接続されていなかったりする。
マスタ・レジスタ１２はANDプレイン１１の出力側（即
ち出力端）１１．２から出現する中間ワード線Ｗ1、
Ｗ2、…Ｗからのデータを受信してラッチするべく接続
されている。マスタ・レジスタ１２は例えば第２図に示
すように交互する高レベルと低レベルより成る周期Ｔの
第２のクロック・パルス系列φ2によって供給される制
御タイミングに応動してこれらデータをラッチすること
が出来る。第２のクロック・パルス系列φ2の高レベル
に相応する時間期間（ｔ2ｔ3、ｔ6ｔ7…）中、マスタ・
レジスタ１２はその（ワード線）入力（到来）データに
対してトランスペアレントであり；φ2の低レベル期間
中、マスタ・レジスタ１２はこれらデータをラッチす
る。このようにしてマスタ・レジスタ１２は典型例では
ｎ個の並列段と１つの直列段を有する並列シフト・レジ
スタによって形成されている。
ち出力端）１１．２から出現する中間ワード線Ｗ1、
Ｗ2、…Ｗからのデータを受信してラッチするべく接続
されている。マスタ・レジスタ１２は例えば第２図に示
すように交互する高レベルと低レベルより成る周期Ｔの
第２のクロック・パルス系列φ2によって供給される制
御タイミングに応動してこれらデータをラッチすること
が出来る。第２のクロック・パルス系列φ2の高レベル
に相応する時間期間（ｔ2ｔ3、ｔ6ｔ7…）中、マスタ・
レジスタ１２はその（ワード線）入力（到来）データに
対してトランスペアレントであり；φ2の低レベル期間
中、マスタ・レジスタ１２はこれらデータをラッチす
る。このようにしてマスタ・レジスタ１２は典型例では
ｎ個の並列段と１つの直列段を有する並列シフト・レジ
スタによって形成されている。
スレーブ・レジスタ１３はそのマスタ・レジスタ１２か
らのデータを受信し、ラッチするために接続されてい
る。スレーブ・レジスタ１３はANDゲート２１の出力端
子に接続された制御線２２上のANDゲート２１によって
供給される制御タイミングに応動してこれら（ワード線
入力）データをラッチすることが出来る。この制御線２
２が高レベルである時間期間中、スレーブ・レジスタ１
３は（そのマスタからの）データに対してトランスペア
レントであり；制御線２２が低レベルであると、スレー
ブ・レジスタはデータをラッチする。このようにスレー
ブ・レジスタ１３は典型例ではｎ個の並列段を有する並
列シフト・レジスタによって形成されている。
らのデータを受信し、ラッチするために接続されてい
る。スレーブ・レジスタ１３はANDゲート２１の出力端
子に接続された制御線２２上のANDゲート２１によって
供給される制御タイミングに応動してこれら（ワード線
入力）データをラッチすることが出来る。この制御線２
２が高レベルである時間期間中、スレーブ・レジスタ１
３は（そのマスタからの）データに対してトランスペア
レントであり；制御線２２が低レベルであると、スレー
ブ・レジスタはデータをラッチする。このようにスレー
ブ・レジスタ１３は典型例ではｎ個の並列段を有する並
列シフト・レジスタによって形成されている。
スレーブ・レジスタ１３はスタティック・レジスタであ
る。即ちその各段は（トランスミッション・ゲートに加
えて）多くのサイクル時間の間、つまりWAIT信号Ｗ（お
よび従って制御線２２）が動作期間中（低レベルに留っ
ている多くのサイクルにより成る時間期間中、データを
記憶することの出来るスタティック・ラッチを含んでい
る。このようにして、WAIT信号が多くのサイクル時間の
間低レベルに留っており、従ってPLA１００の状態が多
くのサイクルの間凍結されているとき、データは失われ
ない。
る。即ちその各段は（トランスミッション・ゲートに加
えて）多くのサイクル時間の間、つまりWAIT信号Ｗ（お
よび従って制御線２２）が動作期間中（低レベルに留っ
ている多くのサイクルにより成る時間期間中、データを
記憶することの出来るスタティック・ラッチを含んでい
る。このようにして、WAIT信号が多くのサイクル時間の
間低レベルに留っており、従ってPLA１００の状態が多
くのサイクルの間凍結されているとき、データは失われ
ない。
スレーブ・レジスタ１３はその（ワード線）出力データ
をワード線Ｗ1、Ｗ2、…Ｗｎに沿ってORプレイン１４の
入力側１４．１に伝達するべく接続されている。このよ
うにして、WAIT信号はデータのスレーブ・レジスタ１３
中への流れを直接制御し、それによってANDプレイン１
１からマスタおよびスレーブ・レジスタ１２および１３
を通してワード線Ｗ1、Ｗ2、…Ｗｎに沿ってORプレイン
１４に至るデータの流れを制御する。
をワード線Ｗ1、Ｗ2、…Ｗｎに沿ってORプレイン１４の
入力側１４．１に伝達するべく接続されている。このよ
うにして、WAIT信号はデータのスレーブ・レジスタ１３
中への流れを直接制御し、それによってANDプレイン１
１からマスタおよびスレーブ・レジスタ１２および１３
を通してワード線Ｗ1、Ｗ2、…Ｗｎに沿ってORプレイン
１４に至るデータの流れを制御する。
ORプレイン１４はｎ本の水平線とｐ本の垂直線を有する
点を除いてANDプレイン１１と同様に構成されている。
前述のシー．ミード(C.Mead)等の本または前述のイー．
ヘベンストレイト(E.Hebenstreit)等の論文で詳細に述
べられているように、ORプレインの所望の変換機能に応
じてORプレインにはトランジスタの如き動作リンクがそ
の各叉点に設けられていたり、いなかったりする。
点を除いてANDプレイン１１と同様に構成されている。
前述のシー．ミード(C.Mead)等の本または前述のイー．
ヘベンストレイト(E.Hebenstreit)等の論文で詳細に述
べられているように、ORプレインの所望の変換機能に応
じてORプレインにはトランジスタの如き動作リンクがそ
の各叉点に設けられていたり、いなかったりする。
出力レジスタ１６はORプレイン１４からｐ本の（垂直）
出力線Ｏ1、Ｏ2、……ＯＰに沿って出現するデータを受
信し、ラッチするために接続されている。出力レジスタ
１６は第２のクロック・パルス系列φ2によって供給さ
れる制御タイミングに応動して、即ちマスタ・レジスタ
１２と同じタイミングに従ってこれらデータをラッチす
ることが出来る。このようにして、出力レジスタ１６
は、マスタ・レジスタ１２がANDプレイン１１からのデ
ータをラッチすることが出来る同じ時間期間中において
のみ（ORプレイン１４からの）データをラッチすること
が出来る。従って、出力レジスタ１６は典型例ではｐ個
の並列段および１個の直列段を有するレジスタによって
形成されている。
出力線Ｏ1、Ｏ2、……ＯＰに沿って出現するデータを受
信し、ラッチするために接続されている。出力レジスタ
１６は第２のクロック・パルス系列φ2によって供給さ
れる制御タイミングに応動して、即ちマスタ・レジスタ
１２と同じタイミングに従ってこれらデータをラッチす
ることが出来る。このようにして、出力レジスタ１６
は、マスタ・レジスタ１２がANDプレイン１１からのデ
ータをラッチすることが出来る同じ時間期間中において
のみ（ORプレイン１４からの）データをラッチすること
が出来る。従って、出力レジスタ１６は典型例ではｐ個
の並列段および１個の直列段を有するレジスタによって
形成されている。
出力レジスタ１６は出力線Ｚ1、Ｚ2、…ＺＰに沿ってそ
のPLA出力データ信号を連続的に伝達することが出来、
これら出力信号の内の１つまたはそれ以上はフィードバ
ック路によって入力レジスタ１０に対する入力となる。
フィードバック線１７は例えば出力信号ＺＰのフィード
バック路を提供し、該信号は入力信号ＩＮとなる。この
フィードバック路によりPLA１００は有限状態機械を実
現することが出来る。典型例では１本以上のフィードバ
ック路があるのが普通である。
のPLA出力データ信号を連続的に伝達することが出来、
これら出力信号の内の１つまたはそれ以上はフィードバ
ック路によって入力レジスタ１０に対する入力となる。
フィードバック線１７は例えば出力信号ＺＰのフィード
バック路を提供し、該信号は入力信号ＩＮとなる。この
フィードバック路によりPLA１００は有限状態機械を実
現することが出来る。典型例では１本以上のフィードバ
ック路があるのが普通である。
動作期間中、入力レジスタ１０は第１のクロック系列φ
1が例えば（ｔ0ｔ1）のように高レベルである位相、即
ち時間期間中、入力線Ｉ1、Ｉ2、…Ｉnからのデータに
対してトランスペアレントである。これらデータは第２
のクロック系列φ2は高レベル（例えば期間ｔ2ｔ3）で
ある後続の位相、即ち時間期間中、ANDゲート１１によ
って変換され、マスタ・レジスタ１２中のラッチにより
周期的に受信される。次にこれらデータはWAIT信号Ｗが
高レベルであるときにのみ第１のクロック系列φ1の高
レベル位相（例えば期間ｔ0ｔ1およびｔ4ｔ5）期間中マ
スタ・レジスタ１２からスレーブ・レジスタ１３中のラ
ッチにより受信される。WAIT信号Ｗが低レベルの場合に
はスレーブ・レジスタ１３中のラッチは以前のサイクル
期間中マスタ・レジスタ１２から受信された古いデータ
を保持する。スレーブ・レジスタからのデータはORプレ
インによって変換され、第２の系列φ2が高レベル（例
えばｔ6ｔ7）である後続の時間期間中、出力レジスタ１
６中のラッチにより周期的に受信される。出力レジスタ
１６からのデータの内のあるものはフィードバックされ
て第１の系列φ1が高レベル（例えばｔ4ｔ5およびｔ8ｔ
9）であるすべての後続の時間期間中、１つまたはそれ
以上のフィードバック線によって入力レジスタ１０中の
ラッチにより受信される。このようにしてWAIT信号Ｗの
低レベル、即ち“非レディ”レベルが“現在”のサイク
ル（例えばｔ4ｔ8）の開始時点においてANDゲート２１
に加えられると、スレーブ・レジスタ１３中のラッチは
（ｔ4ｔ5の期間中ずっと“非レディ”レベルが続くもの
と仮定すると）この同じサイクルｔ4ｔ8の期間中新しい
データを受信することは出来ない。従ってスレーブ・レ
ジスタ１３は以前のサイクルｔ0ｔ4と同様に現在のサイ
クルｔ4ｔ8の期間中同じデータをORプレイン１４に伝達
し続ける。従って、出力レジスタ１６は以前のサイクル
の高レベル位相（ｔ2ｔ3）期間中と同様に、現在のサイ
クルの第２のクロック系列φ2の高レベル位相（ｔ
6ｔ7）期間中同じデータを受信する。このようにして必
要に応じて出力レジスタ１６は以前のサイクルｔ0ｔ4の
後半部分（ｔ2から始まる）の期間中（ならびに現在の
サイクルｔ4ｔ6の期間中）と同様に、（ｔ6に始まりそ
の後少なくともｔ10まで続く）現在のサイクルの後半部
分の期間中同じフィードバックを行う。
1が例えば（ｔ0ｔ1）のように高レベルである位相、即
ち時間期間中、入力線Ｉ1、Ｉ2、…Ｉnからのデータに
対してトランスペアレントである。これらデータは第２
のクロック系列φ2は高レベル（例えば期間ｔ2ｔ3）で
ある後続の位相、即ち時間期間中、ANDゲート１１によ
って変換され、マスタ・レジスタ１２中のラッチにより
周期的に受信される。次にこれらデータはWAIT信号Ｗが
高レベルであるときにのみ第１のクロック系列φ1の高
レベル位相（例えば期間ｔ0ｔ1およびｔ4ｔ5）期間中マ
スタ・レジスタ１２からスレーブ・レジスタ１３中のラ
ッチにより受信される。WAIT信号Ｗが低レベルの場合に
はスレーブ・レジスタ１３中のラッチは以前のサイクル
期間中マスタ・レジスタ１２から受信された古いデータ
を保持する。スレーブ・レジスタからのデータはORプレ
インによって変換され、第２の系列φ2が高レベル（例
えばｔ6ｔ7）である後続の時間期間中、出力レジスタ１
６中のラッチにより周期的に受信される。出力レジスタ
１６からのデータの内のあるものはフィードバックされ
て第１の系列φ1が高レベル（例えばｔ4ｔ5およびｔ8ｔ
9）であるすべての後続の時間期間中、１つまたはそれ
以上のフィードバック線によって入力レジスタ１０中の
ラッチにより受信される。このようにしてWAIT信号Ｗの
低レベル、即ち“非レディ”レベルが“現在”のサイク
ル（例えばｔ4ｔ8）の開始時点においてANDゲート２１
に加えられると、スレーブ・レジスタ１３中のラッチは
（ｔ4ｔ5の期間中ずっと“非レディ”レベルが続くもの
と仮定すると）この同じサイクルｔ4ｔ8の期間中新しい
データを受信することは出来ない。従ってスレーブ・レ
ジスタ１３は以前のサイクルｔ0ｔ4と同様に現在のサイ
クルｔ4ｔ8の期間中同じデータをORプレイン１４に伝達
し続ける。従って、出力レジスタ１６は以前のサイクル
の高レベル位相（ｔ2ｔ3）期間中と同様に、現在のサイ
クルの第２のクロック系列φ2の高レベル位相（ｔ
6ｔ7）期間中同じデータを受信する。このようにして必
要に応じて出力レジスタ１６は以前のサイクルｔ0ｔ4の
後半部分（ｔ2から始まる）の期間中（ならびに現在の
サイクルｔ4ｔ6の期間中）と同様に、（ｔ6に始まりそ
の後少なくともｔ10まで続く）現在のサイクルの後半部
分の期間中同じフィードバックを行う。
ある場合には、（レジスタによるデータの時期尚早シフ
トを意味する）“レース・スルー”に対する安全マージ
ン（これは両方の系列φ1およびφ2が共に低レベルであ
る有限幅の時間期間ｔ1ｔ2、ｔ3ｔ4、ｔ5ｔ6、ｔ7ｔ8…
により与えられる）が例えばレジスタのトランスミッシ
ョン・ゲートとして使用されるトランジスタの閾値レベ
ルを適当に選択することにより必要とされないことを理
解されたい。この場合、安全マージンは０に減少させる
ことが出来、従ってクロック系列φ1およびφ2はφおよ
びφ、即ち各々等しい幅の高レジスタ位相と低レベル位
相を有する相補クロック・パルス系列とすることが出来
る。
トを意味する）“レース・スルー”に対する安全マージ
ン（これは両方の系列φ1およびφ2が共に低レベルであ
る有限幅の時間期間ｔ1ｔ2、ｔ3ｔ4、ｔ5ｔ6、ｔ7ｔ8…
により与えられる）が例えばレジスタのトランスミッシ
ョン・ゲートとして使用されるトランジスタの閾値レベ
ルを適当に選択することにより必要とされないことを理
解されたい。この場合、安全マージンは０に減少させる
ことが出来、従ってクロック系列φ1およびφ2はφおよ
びφ、即ち各々等しい幅の高レジスタ位相と低レベル位
相を有する相補クロック・パルス系列とすることが出来
る。
入力レジスタ１０、マスタ・レジスタ１２、および出力
レジスタ１６は各々システム・パラメータおよび要求に
応じてスタティックまたはダイナミック並列レジスタ段
によって形成することが出来る。
レジスタ１６は各々システム・パラメータおよび要求に
応じてスタティックまたはダイナミック並列レジスタ段
によって形成することが出来る。
第３図に示すように、（その並列段の異なるグループに
よって形成され）そうでなければ同一であるPLA１００
のワード線Ｗ1、Ｗ2、…Ｗｎに接続されたスレーブ・レ
ジスタの異なる部分は異なる制御線２２、３２…によっ
て供給される異なる制御タイミングを使用することが出
来る。例えば最上部のスレーブ・レジスタ部分、即ち段
Ｓ1に対する制御線２２の制御タイミングはANDゲート２
１により第１のWAIT信号Ｒ1（これは第１図のWAIT信号
Ｗと同じであってよい）でゲートされた第１のクロック
系列φ1により供給され；次のスレーブ・レジスタ部分
即ち段Ｓ2に対する制御線３２の制御タイミングは他のA
NDゲート３１により第２の異なるWAIT信号Ｒ2でゲート
された第１のクロック系列φ1によって供給され；最下
部のスレーブ・レジスタ部分、即ち段Ｓｎに対する制御
タイミングは第１のクロック系列それ自身（ゲートされ
ていない）が供給されている。このようにして、WAIT信
号Ｒ1，Ｒ2、……はマスタおよびスレーブ・レジスタ１
２および１３を通り、ワード線Ｗ1、Ｗ2、…に沿うAND
プレイン１０からORプレイン１４へのデータの流れを制
御する。
よって形成され）そうでなければ同一であるPLA１００
のワード線Ｗ1、Ｗ2、…Ｗｎに接続されたスレーブ・レ
ジスタの異なる部分は異なる制御線２２、３２…によっ
て供給される異なる制御タイミングを使用することが出
来る。例えば最上部のスレーブ・レジスタ部分、即ち段
Ｓ1に対する制御線２２の制御タイミングはANDゲート２
１により第１のWAIT信号Ｒ1（これは第１図のWAIT信号
Ｗと同じであってよい）でゲートされた第１のクロック
系列φ1により供給され；次のスレーブ・レジスタ部分
即ち段Ｓ2に対する制御線３２の制御タイミングは他のA
NDゲート３１により第２の異なるWAIT信号Ｒ2でゲート
された第１のクロック系列φ1によって供給され；最下
部のスレーブ・レジスタ部分、即ち段Ｓｎに対する制御
タイミングは第１のクロック系列それ自身（ゲートされ
ていない）が供給されている。このようにして、WAIT信
号Ｒ1，Ｒ2、……はマスタおよびスレーブ・レジスタ１
２および１３を通り、ワード線Ｗ1、Ｗ2、…に沿うAND
プレイン１０からORプレイン１４へのデータの流れを制
御する。
第４図を参照すると、PLA４００はWAIT信号Ｒに応動し
てスレーブ・レジスタからANDプレインへのデータの流
れを制御するためにスレーブ・レジスタ１３からORプレ
イン１４の入力端１４，１に至るデータの流れ路に挿入
された例えばANDゲート５１の如き組合せ論理回路を含
んでいる。第１図のPLA１００と同一または類似の第４
図のPLA４００の素子は同じ引用番号が付与されてい
る。スレーブ・レジスタ１３のタイミングは第１の系列
φ1によって直接制御しても、あるいは第１図（または
第３図）と関連して前述した如くWAIT信号Ｗ（またはWA
IT信号Ｒ1、Ｒ2、…）でANDがとられた第１の系列によ
って制御してもよい。このようにANDゲート５１（第４
図）スレーブ・レジスタ１３からORプレイン１４へのデ
ータの流れ路の中に配置することにより、出力レジスタ
１６へのデータの流れはANDゲート５１が入力レジスタ
１０の入力線Ｉ1、Ｉ2、…Ｉnの内の１本の中に配置さ
れている場合よりも早くWAIT信号Ｒによって影響を受け
ることになる。このようにして例えばWAIT信号がフラグ
信号であると、PLA４００の出力は、ANDゲート５１が入
力レジスタ１０の入力線に配置されている場合には次の
サイクルの終りの時点でフラグ信号によって影響を受け
るのに対し、フラグ信号がその開始時点で低レベルとな
る同じサイクルの終りの時点よりも以前にフラグ信号に
より影響を受ける。従ってPLA４００およびPLA１００の
（フィードバックを含む）出力はWAIT信号が低レベル
（“非レディ”）となるのと同じサイクル期間中にWAIT
信号に応動する。このようにしてPLA１００およびPLA４
００は共に“同じサイクルにおける判定能力”を有する
ことにより特徴づけられる。
てスレーブ・レジスタからANDプレインへのデータの流
れを制御するためにスレーブ・レジスタ１３からORプレ
イン１４の入力端１４，１に至るデータの流れ路に挿入
された例えばANDゲート５１の如き組合せ論理回路を含
んでいる。第１図のPLA１００と同一または類似の第４
図のPLA４００の素子は同じ引用番号が付与されてい
る。スレーブ・レジスタ１３のタイミングは第１の系列
φ1によって直接制御しても、あるいは第１図（または
第３図）と関連して前述した如くWAIT信号Ｗ（またはWA
IT信号Ｒ1、Ｒ2、…）でANDがとられた第１の系列によ
って制御してもよい。このようにANDゲート５１（第４
図）スレーブ・レジスタ１３からORプレイン１４へのデ
ータの流れ路の中に配置することにより、出力レジスタ
１６へのデータの流れはANDゲート５１が入力レジスタ
１０の入力線Ｉ1、Ｉ2、…Ｉnの内の１本の中に配置さ
れている場合よりも早くWAIT信号Ｒによって影響を受け
ることになる。このようにして例えばWAIT信号がフラグ
信号であると、PLA４００の出力は、ANDゲート５１が入
力レジスタ１０の入力線に配置されている場合には次の
サイクルの終りの時点でフラグ信号によって影響を受け
るのに対し、フラグ信号がその開始時点で低レベルとな
る同じサイクルの終りの時点よりも以前にフラグ信号に
より影響を受ける。従ってPLA４００およびPLA１００の
（フィードバックを含む）出力はWAIT信号が低レベル
（“非レディ”）となるのと同じサイクル期間中にWAIT
信号に応動する。このようにしてPLA１００およびPLA４
００は共に“同じサイクルにおける判定能力”を有する
ことにより特徴づけられる。
第５図を参照すると、PLA５００はANDプレイン１１およ
びORプレイン１１４を有している。各々のプレインはド
ミノCMOS論理段（出力インバータは無し）、即ち当業者
にあっては周知の、例えばイー．ヘベンストレイト(E.H
ebenstreit)等の前述の論文やアール・エッチ・クラン
ベック(R.H.Krambeck)等の“CMOSによる高速度コンパク
ト回路”アイイーイーイー ジャーナル オブ、ソリッ
ド ステイツ サーキッツ(IEEE Journal of Solid Sta
te Circuits,)第SC−１７巻、pp６１４−６１９(1982)
で更に詳細に述べられているNMOS叉点ドライバ・トラン
ジスタと、PMOSプル・アップ・プリチャージ・トランジ
スタとNMOSプル・ダウン地気スイッチ・トランジスタよ
り成る論理段で形成されている。
びORプレイン１１４を有している。各々のプレインはド
ミノCMOS論理段（出力インバータは無し）、即ち当業者
にあっては周知の、例えばイー．ヘベンストレイト(E.H
ebenstreit)等の前述の論文やアール・エッチ・クラン
ベック(R.H.Krambeck)等の“CMOSによる高速度コンパク
ト回路”アイイーイーイー ジャーナル オブ、ソリッ
ド ステイツ サーキッツ(IEEE Journal of Solid Sta
te Circuits,)第SC−１７巻、pp６１４−６１９(1982)
で更に詳細に述べられているNMOS叉点ドライバ・トラン
ジスタと、PMOSプル・アップ・プリチャージ・トランジ
スタとNMOSプル・ダウン地気スイッチ・トランジスタよ
り成る論理段で形成されている。
PLA５００は入力レジスタ１１０と出力レジスタ116を有
しており、いずれもPMOSトランジスタのトランスミッシ
ョン・ゲートを有している。レジスタ１１０中のこれら
PMOSトランジスタおよびANDならびにORプレイン１１１
および１１４に対する制御タイミング系列は第６図に示
されている。第１図の相応する素子と類似の機能を有す
る第５図の素子は第１図の素子に１００を加えた引用番
号が付与されている。
しており、いずれもPMOSトランジスタのトランスミッシ
ョン・ゲートを有している。レジスタ１１０中のこれら
PMOSトランジスタおよびANDならびにORプレイン１１１
および１１４に対する制御タイミング系列は第６図に示
されている。第１図の相応する素子と類似の機能を有す
る第５図の素子は第１図の素子に１００を加えた引用番
号が付与されている。
入力レジスタ１１０中のトランスミッション・ゲートと
して作動するPMOSトランジスタのゲート電極はすべて第
１のクロック・パルス系列φ1（第６図）に接続され、
制御されている。このようにして入力レジスタ110は時
間期間ｔ0ｔ1、ｔ4ｔ5、…期間、即ち第１の系列φ1が
低レベル位相期間中のみ入力信号Ｉ1、Ｉ2、ＩNを受信
することが出来る。
して作動するPMOSトランジスタのゲート電極はすべて第
１のクロック・パルス系列φ1（第６図）に接続され、
制御されている。このようにして入力レジスタ110は時
間期間ｔ0ｔ1、ｔ4ｔ5、…期間、即ち第１の系列φ1が
低レベル位相期間中のみ入力信号Ｉ1、Ｉ2、ＩNを受信
することが出来る。
ANDプレイン１１１中のプレアップ・トランジスタはま
た第１の系列φ1によって制御されており、それによっ
てこのANDプレインは時間期間ｔ0ｔ1、ｔ4ｔ5…中にお
いてのみプリチャージを行う。このように時間期間ｔ0
ｔ1、ｔ4ｔ5…はANDプレインのプリチャージ位相であ
る。ORプレイン１１４中のプルアップ・トランジスタは
第２の系列φ2によって制御されており、それによって
このORプレインは時間期間ｔ1ｔ2、ｔ5ｔ6…中において
のみプリチャージする。即ちORプレインはANDプレイン
のプリチャージ位相の直後の時間期間中においてプリチ
ャージする。出力レジスタ１１６のタイミングは第３の
系列φ3によって制御されており、それによってこの出
力レジスタは時間期間ｔ2ｔ3、ｔ6ｔ7…中においての
み、即ちORプレイン１１４のプリチャージ位相の直後の
時間期間中においてのみORプレイン１１４からの出力信
号Ｏ1、Ｏ2、…ＯPを受信することが出来る。
た第１の系列φ1によって制御されており、それによっ
てこのANDプレインは時間期間ｔ0ｔ1、ｔ4ｔ5…中にお
いてのみプリチャージを行う。このように時間期間ｔ0
ｔ1、ｔ4ｔ5…はANDプレインのプリチャージ位相であ
る。ORプレイン１１４中のプルアップ・トランジスタは
第２の系列φ2によって制御されており、それによって
このORプレインは時間期間ｔ1ｔ2、ｔ5ｔ6…中において
のみプリチャージする。即ちORプレインはANDプレイン
のプリチャージ位相の直後の時間期間中においてプリチ
ャージする。出力レジスタ１１６のタイミングは第３の
系列φ3によって制御されており、それによってこの出
力レジスタは時間期間ｔ2ｔ3、ｔ6ｔ7…中においての
み、即ちORプレイン１１４のプリチャージ位相の直後の
時間期間中においてのみORプレイン１１４からの出力信
号Ｏ1、Ｏ2、…ＯPを受信することが出来る。
第６図に示す如く、第２の系列φ2の活性（低レベル）
位相はｔ2において、即ち第１の系列φ1の活性（低レベ
ル）位相が終了するのと同じ時刻において開始されるこ
とに注意されたい。換言すると、時間幅ｔ1ｔ2、ｔ
3ｔ4、ｔ5ｔ6、ｔ7ｔ8、ｔ9ｔ10…なる安全マージンを
有する第２図の場合と対照的に、第６図に示すタイミン
グ系列φ1、φ2およびφ3には安全マージンは示されて
いない。しかし、安全マージンは事実有用であり、付加
されたマージン位相に対し付加的な中間クロック位相を
挿入することにより第６図の系列φ1、φ2およびφ3に
も安全マージンを導入することが出来ることを理解され
たい。簡単化のためだけの理由で第６図では安全マージ
ンが除去されている。
位相はｔ2において、即ち第１の系列φ1の活性（低レベ
ル）位相が終了するのと同じ時刻において開始されるこ
とに注意されたい。換言すると、時間幅ｔ1ｔ2、ｔ
3ｔ4、ｔ5ｔ6、ｔ7ｔ8、ｔ9ｔ10…なる安全マージンを
有する第２図の場合と対照的に、第６図に示すタイミン
グ系列φ1、φ2およびφ3には安全マージンは示されて
いない。しかし、安全マージンは事実有用であり、付加
されたマージン位相に対し付加的な中間クロック位相を
挿入することにより第６図の系列φ1、φ2およびφ3に
も安全マージンを導入することが出来ることを理解され
たい。簡単化のためだけの理由で第６図では安全マージ
ンが除去されている。
ANDプレインは中間ワード線Ｗ1、Ｗ2、…ＷによってOR
プレイン１１４に接続されている。これらワード線の内
の１つまたはそれ以上（例えばＷ1とＷ2）の各々はスイ
ッチング・トランジスタ（例えばＴ1とＴ2）を有してお
り、その各々は相応するレディ信号（例えばＲ1とＲ2）
に夫々応動してこのワード線に沿ってANDプレインからO
Rプレインへの情報の流れを中断または形成するために
夫々OFFまたはONとされる。
プレイン１１４に接続されている。これらワード線の内
の１つまたはそれ以上（例えばＷ1とＷ2）の各々はスイ
ッチング・トランジスタ（例えばＴ1とＴ2）を有してお
り、その各々は相応するレディ信号（例えばＲ1とＲ2）
に夫々応動してこのワード線に沿ってANDプレインからO
Rプレインへの情報の流れを中断または形成するために
夫々OFFまたはONとされる。
Ｔ1およびＴ2は共に典型例ではNMOSトランジスタであ
る。このようにして例えばＲ1が高レベルであると、Ｔ1
ONであり、情報はワード線Ｗ1に沿ってANDプレインから
ORプレインに向って流れ得る。しかしＲ1が低レベルで
あるとＴ2はOFFであり、情報は個のワード線Ｗ1に沿っ
てORプレインに流れない。このようにしてトランジスタ
Ｔ1はANDプレインからのワード線Ｗ1上の１つの入力
と、外部信号源（図示せず）からの他の入力Ｒ1とORプ
レインへの出力、即ちワード線Ｗ1を有するANDゲートと
して動作する。
る。このようにして例えばＲ1が高レベルであると、Ｔ1
ONであり、情報はワード線Ｗ1に沿ってANDプレインから
ORプレインに向って流れ得る。しかしＲ1が低レベルで
あるとＴ2はOFFであり、情報は個のワード線Ｗ1に沿っ
てORプレインに流れない。このようにしてトランジスタ
Ｔ1はANDプレインからのワード線Ｗ1上の１つの入力
と、外部信号源（図示せず）からの他の入力Ｒ1とORプ
レインへの出力、即ちワード線Ｗ1を有するANDゲートと
して動作する。
サイクルＴ（第６図）に対する動作期間中、ANDプレイ
ン１１１による論理計算は（このANDプレインのプリチ
ャージが終了する）ｔ1に始まり、（ORプレインのプリ
チャージが終了し、従ってまたORプレイン114の論理計
算が開始される）ｔ2で終了する時間期間ｔ1ｔ2中にお
いて実行される。
ン１１１による論理計算は（このANDプレインのプリチ
ャージが終了する）ｔ1に始まり、（ORプレインのプリ
チャージが終了し、従ってまたORプレイン114の論理計
算が開始される）ｔ2で終了する時間期間ｔ1ｔ2中にお
いて実行される。
従って、動作期間中、所定のサイクルＴの間、入力レジ
スタ１１０によって受信されるデータ入力Ｉ1、Ｉ2、…
ＩNはこれら入力のANDプレイン１１１のドライバ・トラ
ンジスタへの到来が回路遅延（この回路遅延は入力レジ
スタ１１０とANDプレイン１１４の容量性負荷による）
がある場合でも時刻ｔ1までに実現されることを保証す
るために、時間間隔ｔ0ｔ1の終了する前の時点で始まる
所定のサイクルの間確定している必要がある。時刻ｔ1
においてANDプレインの論理計算が始まる。同様に、ワ
ード線Ｗ1、Ｗ2、…Ｗnに沿ってORプレイン１１４によ
って受信されるデータ入力は時間間隔ｔ1ｔ2の終了する
前の時刻ｔ′において始まるサイクルＴの間確定してい
る必要がある。
スタ１１０によって受信されるデータ入力Ｉ1、Ｉ2、…
ＩNはこれら入力のANDプレイン１１１のドライバ・トラ
ンジスタへの到来が回路遅延（この回路遅延は入力レジ
スタ１１０とANDプレイン１１４の容量性負荷による）
がある場合でも時刻ｔ1までに実現されることを保証す
るために、時間間隔ｔ0ｔ1の終了する前の時点で始まる
所定のサイクルの間確定している必要がある。時刻ｔ1
においてANDプレインの論理計算が始まる。同様に、ワ
ード線Ｗ1、Ｗ2、…Ｗnに沿ってORプレイン１１４によ
って受信されるデータ入力は時間間隔ｔ1ｔ2の終了する
前の時刻ｔ′において始まるサイクルＴの間確定してい
る必要がある。
このようにして、Ｒ1またはＲ2の如き信号が時刻ｔ′よ
り前の時間間隔ｔ1ｔ2内の時間においてPLAで入手され
ると、この信号はANDプレイン１１０が適正に利用する
のには間に合わないが（何故ならｔ′はｔ1より前でな
いからである）ORプレイン１１４が適正に利用するのに
間に合う時刻に到着する。
り前の時間間隔ｔ1ｔ2内の時間においてPLAで入手され
ると、この信号はANDプレイン１１０が適正に利用する
のには間に合わないが（何故ならｔ′はｔ1より前でな
いからである）ORプレイン１１４が適正に利用するのに
間に合う時刻に到着する。
良好な動作をさせるためには（ANDプレインからORプレ
インへの情報の流れをゲートする）Ｔ1またはＴ2の如き
スイッチング・トランジスタを含んでいるＷ1またはＷ2
の如きワード線に対する容量性負荷は、ORプレイン中の
ワード線の相応するトランジスタ・ドライバに十分な電
荷を伝達することを保証するため、ORプレイン内に含ま
れるワード線の部分はANDプレイン内に含まれる部分よ
り約２またはそれ以上のファクタだけ小であることが好
ましい。そうでない場合にはスイッチング・トランジス
タはORプレイン中のドライバに十分な電荷を伝達するの
に十分なそれ自身のドライバを有している通常の組合せ
論理ANDゲートにより置換えるべきである。
インへの情報の流れをゲートする）Ｔ1またはＴ2の如き
スイッチング・トランジスタを含んでいるＷ1またはＷ2
の如きワード線に対する容量性負荷は、ORプレイン中の
ワード線の相応するトランジスタ・ドライバに十分な電
荷を伝達することを保証するため、ORプレイン内に含ま
れるワード線の部分はANDプレイン内に含まれる部分よ
り約２またはそれ以上のファクタだけ小であることが好
ましい。そうでない場合にはスイッチング・トランジス
タはORプレイン中のドライバに十分な電荷を伝達するの
に十分なそれ自身のドライバを有している通常の組合せ
論理ANDゲートにより置換えるべきである。
当業者にあっては周知の如くANDゲートの代りに、NORゲ
ート、NANDゲート、OR/INVERTゲートまたは（インバー
タを持った、または持たない）他のゲートを使用し、そ
の入力としてWAIT信号とその補元ならびにクロック・タ
イミング系列とその補元を加え、それによって全体とし
てANDゲートの機能を実行させることが出来る。
ート、NANDゲート、OR/INVERTゲートまたは（インバー
タを持った、または持たない）他のゲートを使用し、そ
の入力としてWAIT信号とその補元ならびにクロック・タ
イミング系列とその補元を加え、それによって全体とし
てANDゲートの機能を実行させることが出来る。
Claims (6)
- 【請求項１】ＡＮＤプレイン（１１）、ＯＲプレイン
（１４）、およびＡＮＤプレインからＯＲプレインに向
う複数本の中間ワード線（Ｗ1・・・・・Ｗn）を含むＰ
ＬＡにおいて、 該ＰＬＡに対する外部信号源によって発生された入力デ
ータ信号（第１図 Ｗ；第３図 Ｒ1、Ｒ2；第４図
Ｒ；第５図 Ｒ1，Ｒ2）に応動してＡＮＤプレインから
ＯＲプレインへのワード線の１本またはそれ以上に沿う
データの流れを修正するためのデバイス（第１図 ２
１；第３図 ２１、３１；第４図 ５１；第５図 Ｔ
１，Ｔ２）と、 該デバイスの入力端子に接続された中間信号線であって 該ＰＬＡに対する外部信号源からの該入力データ信号を
該デバイスに伝達するための中間信号線とを含み、 これにより該ＰＬＡの動作中に該入力データ信号が予め
定められた値（ＷＡＩＴ）をもつときに少なくとも１本
のワード線に沿ったデータの流れを中断することを特徴
とするＰＬＡ。 - 【請求項２】請求の範囲第１項に記載のＰＬＡにおい
て、該デバイスが、組み合わせ論理素子であるＰＬＡ。 - 【請求項３】請求の範囲第２項に記載のＰＬＡにおい
て、該論理素子が、ＡＮＤゲートであるＰＬＡ。 - 【請求項４】請求の範囲第１項に記載のＰＬＡにおい
て、該デバイス（第４図）が、該ＡＮＤプレインから出
る該１つのワード線（Ｗ1）に接続された別の入力端子
を有し、かつ該ＯＲプレインに向かう該１つのワード線
に接続された出力端子を有するものであるＰＬＡ。 - 【請求項５】請求の範囲第４項に記載のＰＬＡにおい
て、該デバイスが、組み合わせ論理素子であるＰＬＡ。 - 【請求項６】請求の範囲第５項に記載のＰＬＡにおい
て、該論理素子が、ＡＮＤゲートであるＰＬＡ。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/448,001 US4488229A (en) | 1982-12-08 | 1982-12-08 | PLA-Based finite state machine with two-level control timing and same-cycle decision-making capability |
| US06/505,994 US4488230A (en) | 1982-12-08 | 1983-06-20 | Programmed logic array with external signals introduced between its AND plane and its OR plane |
| US448001 | 1983-06-20 | ||
| US505994 | 1983-06-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60500039A JPS60500039A (ja) | 1985-01-10 |
| JPH061902B2 true JPH061902B2 (ja) | 1994-01-05 |
Family
ID=27035193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59500349A Expired - Lifetime JPH061902B2 (ja) | 1982-12-08 | 1983-12-01 | プログラムド・ロジツク・アレイ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4488230A (ja) |
| EP (1) | EP0128194B1 (ja) |
| JP (1) | JPH061902B2 (ja) |
| CA (1) | CA1226339A (ja) |
| DE (1) | DE3379609D1 (ja) |
| GB (1) | GB2131584B (ja) |
| WO (1) | WO1984002408A1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3215671C2 (de) * | 1982-04-27 | 1984-05-03 | Siemens AG, 1000 Berlin und 8000 München | Programmierbare Logikanordnung |
| US4800487A (en) * | 1983-09-20 | 1989-01-24 | Mensch Jr William D | Topography of integrated circuit including a microprocessor |
| US4652992A (en) * | 1983-09-20 | 1987-03-24 | Mensch Jr William D | Topography of integrated circuit CMOS microprocessor chip |
| US4668880A (en) * | 1984-03-26 | 1987-05-26 | American Telephone And Telegraph Company, At&T Bell Laboratories | Chain logic scheme for programmed logic array |
| US4701641A (en) * | 1984-05-11 | 1987-10-20 | Raytheon Company | Logic network for D/A conversion |
| US4758746A (en) * | 1985-08-12 | 1988-07-19 | Monolithic Memories, Inc. | Programmable logic array with added array of gates and added output routing flexibility |
| US4703206A (en) * | 1985-11-19 | 1987-10-27 | Signetics Corporation | Field-programmable logic device with programmable foldback to control number of logic levels |
| US5075576A (en) * | 1985-11-19 | 1991-12-24 | North American Philips Corporation | Field-programmable logic device with programmable foldback to control number of logic levels |
| US4783763A (en) * | 1985-12-23 | 1988-11-08 | North American Philips Corp., Signetics Division | Field-programmable device with buffer between programmable circuit |
| US4796229A (en) * | 1986-07-08 | 1989-01-03 | Texas Instruments Incorporated | Writable logic array |
| US5226122A (en) * | 1987-08-21 | 1993-07-06 | Compaq Computer Corp. | Programmable logic system for filtering commands to a microprocessor |
| US4797746A (en) * | 1987-08-24 | 1989-01-10 | Rockwell International Corporation | Digital image interface system |
| DE68927015D1 (de) * | 1988-02-08 | 1996-10-02 | Fujitsu Ltd | Direktspeicherzugriffssteuerung |
| DE3821515A1 (de) * | 1988-06-25 | 1989-12-28 | Rico Mikroelektronik Gmbh | Programmierbare gatteranordnung |
| JPH0261723A (ja) * | 1988-08-29 | 1990-03-01 | Matsushita Electric Ind Co Ltd | ステートマシン |
| JP2515853Y2 (ja) * | 1989-04-06 | 1996-10-30 | 沖電気工業株式会社 | ダイナミック型ｐｌａ回路 |
| US5864162A (en) * | 1993-07-12 | 1999-01-26 | Peregrine Seimconductor Corporation | Apparatus and method of making a self-aligned integrated resistor load on ultrathin silicon on sapphire |
| US5930638A (en) * | 1993-07-12 | 1999-07-27 | Peregrine Semiconductor Corp. | Method of making a low parasitic resistor on ultrathin silicon on insulator |
| US5973363A (en) * | 1993-07-12 | 1999-10-26 | Peregrine Semiconductor Corp. | CMOS circuitry with shortened P-channel length on ultrathin silicon on insulator |
| US5542034A (en) * | 1994-10-19 | 1996-07-30 | Hewlett-Packard Company | Minimizing logic to determine current state in an output encoded finite state machine |
| US6407576B1 (en) | 1999-03-04 | 2002-06-18 | Altera Corporation | Interconnection and input/output resources for programmable logic integrated circuit devices |
| US6993674B2 (en) * | 2001-12-27 | 2006-01-31 | Pacific Design, Inc. | System LSI architecture and method for controlling the clock of a data processing system through the use of instructions |
| US7035886B1 (en) * | 2002-03-28 | 2006-04-25 | Cypress Semiconductor Corporation | Re-configurable combinational logic device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5074072A (ja) * | 1973-11-07 | 1975-06-18 | ||
| JPS5681397A (en) * | 1979-12-06 | 1981-07-03 | Nippon Kokan Kk <Nkk> | Temper rolling lubricant |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3593289A (en) * | 1967-10-03 | 1971-07-13 | Krauss Maffei Ag | Electronic programmer for machine-control systems having simultaneous plural inputs |
| IT1042852B (it) * | 1974-09-30 | 1980-01-30 | Siemens Ag | Disposizione di circuiti logici integrata e programmabile |
| IT1063025B (it) * | 1975-04-29 | 1985-02-11 | Siemens Ag | Disposizione circuitale logica integrata e programmabile |
| US4034356A (en) * | 1975-12-03 | 1977-07-05 | Ibm Corporation | Reconfigurable logic array |
| US4032894A (en) * | 1976-06-01 | 1977-06-28 | International Business Machines Corporation | Logic array with enhanced flexibility |
| US4207556A (en) * | 1976-12-14 | 1980-06-10 | Nippon Telegraph And Telephone Public Corporation | Programmable logic array arrangement |
| US4124899A (en) * | 1977-05-23 | 1978-11-07 | Monolithic Memories, Inc. | Programmable array logic circuit |
| US4415818A (en) * | 1979-01-16 | 1983-11-15 | Nippon Telegraph & Telephone Corp. | Programmable sequential logic circuit devices |
| US4399516A (en) * | 1981-02-10 | 1983-08-16 | Bell Telephone Laboratories, Incorporated | Stored-program control machine |
| US4429238A (en) * | 1981-08-14 | 1984-01-31 | Bell Telephone Laboratories, Incorporated | Structured logic array |
| US4409499A (en) * | 1982-06-14 | 1983-10-11 | Standard Microsystems Corporation | High-speed merged plane logic function array |
-
1983
- 1983-06-20 US US06/505,994 patent/US4488230A/en not_active Expired - Lifetime
- 1983-12-01 JP JP59500349A patent/JPH061902B2/ja not_active Expired - Lifetime
- 1983-12-01 WO PCT/US1983/001881 patent/WO1984002408A1/en active IP Right Grant
- 1983-12-01 EP EP84900217A patent/EP0128194B1/en not_active Expired
- 1983-12-01 DE DE8484900217T patent/DE3379609D1/de not_active Expired
- 1983-12-07 GB GB08332606A patent/GB2131584B/en not_active Expired
- 1983-12-07 CA CA000442791A patent/CA1226339A/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5074072A (ja) * | 1973-11-07 | 1975-06-18 | ||
| JPS5681397A (en) * | 1979-12-06 | 1981-07-03 | Nippon Kokan Kk <Nkk> | Temper rolling lubricant |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2131584A (en) | 1984-06-20 |
| US4488230A (en) | 1984-12-11 |
| EP0128194A1 (en) | 1984-12-19 |
| GB2131584B (en) | 1986-10-08 |
| JPS60500039A (ja) | 1985-01-10 |
| DE3379609D1 (en) | 1989-05-18 |
| EP0128194A4 (en) | 1987-03-30 |
| CA1226339A (en) | 1987-09-01 |
| EP0128194B1 (en) | 1989-04-12 |
| GB8332606D0 (en) | 1984-01-11 |
| WO1984002408A1 (en) | 1984-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH061902B2 (ja) | プログラムド・ロジツク・アレイ | |
| US4710650A (en) | Dual domino CMOS logic circuit, including complementary vectorization and integration | |
| US4414547A (en) | Storage logic array having two conductor data column | |
| JP2548852B2 (ja) | プログラマブル論理セル | |
| KR980011424A (ko) | 디지털 신호 전달 장치 | |
| US4668880A (en) | Chain logic scheme for programmed logic array | |
| CA1232034A (en) | Programmed logic array | |
| US4488229A (en) | PLA-Based finite state machine with two-level control timing and same-cycle decision-making capability | |
| US5497107A (en) | Multiple, selectable PLAS having shared inputs and outputs | |
| US5359636A (en) | Register control circuit for initialization of registers | |
| US6188259B1 (en) | Self-reset flip-flop with self shut-off mechanism | |
| US4387294A (en) | Shift register-latch circuit driven by clocks with half cycle phase deviation and usable with a serial alu | |
| US3984702A (en) | N-bit register system using CML circuits | |
| US5638009A (en) | Three conductor asynchronous signaling | |
| JP4201833B2 (ja) | 非同期動作副回路の動作のタイミングを調節する回路 | |
| US4337526A (en) | Monolithically integrable semiconductor memory | |
| US4782249A (en) | Static CMOS programmable logic array | |
| US5574940A (en) | Data processor with quicker latch input timing of valid data | |
| JPS5920196B2 (ja) | 双方向性シフトレジスタ | |
| JPH03211613A (ja) | ディジタル信号処理装置 | |
| EP0489734B1 (en) | High-speed dynamic cmos circuit | |
| US5239661A (en) | Hierarchical bus circuit having decoder generating local buses and devices select signals enabling switching elements to perform data transfer operations | |
| EP0173570A2 (en) | Shift register circuit | |
| JPH043615A (ja) | Ｄラッチ回路 | |
| JPH0644224B2 (ja) | 論理演算機能を有するシフト回路 |