JPS60500039A - プログラムド・ロジツク・アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 プログラムド・ロジック・アレイ 発明の分野 本発明はプログラムド・ロジック・アレイ（ＰＬＡ）に関ＰＬＡは所定の論理変 換規則シて従って論理計算または論理変換を行うためディジタル・データ処理シ ステムで使用される。

従来のＰＬＡはＡＮＤプレインおよびＯＲプレインとして仰られる２つのロジッ ク・アレイ部分より成っている。

ＡＮＤおよびＯＲプレインはしばしば各々がＮＯＲ機能を実現する１対の別個の ロジック・アレイにより実現される。

何故ならばＡＮＤとそれに続（ＯＲ機能（は論理的ｙｒ−ＮｏＲとそ扛に続＜　 ＮＯＲ機能と等価だからである。ＡＮＤおよびＯＲプレインは例えばｎ本の相互 接続ワード線として知られる線にエリ電気的に接続きれる。動作期間中、２進入 力データ信号の組合せ系列が２進入力の組合せ、即ち入力ワードの系列を加える ため複数本（例えばＮ本）の入力信号線によりＡＮＤプレイン中に加えられ、こ れに応じてＯＲプレインの９本の出力信号線から２進出力デ一タ信号、即ち出力 ワードの系列が出現する。ＰＬＡが有限状態機械として使用するよう作られてい る場合には、ＯＲプレインからの２進出力信号の１本または（典型例では）それ 以北がＡＮＤプレインの入力ビットにフィードバックされる。ある特定の実施例 ではＡＮＤプレインもＯＲプレインも共に叉点において互いに交差する直交した 行および列線より成り、各々の叉点にはＰＬＡの所望の論理変換機能に応じてト ランジスタの如き叉点の相互接続リンクが設けられたり、設けられなかったりす る。

’ｐｒ＝ｐ、の通常の動作では、ＰＬＡが多数の入力ワードを遂次取扱い、その 相応する出力ワードを遂次伝達出力することが望まれる。従って、ＰＬＡにはＰ ＬＡ中の１つのワード即ちデータの組（例えば古いデータ）とＰＬＡ中の他のデ ータの組（例えば新しいデータ）の混同を回避するためすべて適当なタイミング 系列に従ってデータを繰返し一時的に記瞳し、ＰＬＡ中にデータをシフト・イン し、シフト・スルーし、シフト・アウトするデータ・シフト手段が設けられてい る。更にＰＬＡはＰＬＡがその中で動作しているデータ処理システムの残りの部 分のシステム的要求に従って適当な時点において、あるいは適当な時間期間中、 各々の新しい入力ワードを受信し、各々の新しい出力ワードを伝達出力出来ね・ げならない。このようなシステム的要求は典型例では“同期的″である。即ちＰ ＬＡは典型例では一連のクロック・パルスの形をしたクロック制御タイミングに 応動してデータをシステムの残りの部分から受信して、システムの残りの部分に 伝達する。

この場合、ＰＬＡは通常入力データをクロック系列の各サイクル（周明）の第１ の予め定められた部分、即ち位相期間中においてのみ入力データ全受信でき、Ｐ ＬＡはクロ３ ツクの各々の前記サイクルの第２の予め定められり（一般に異なる）部分、即ち 位相期間中においてのみ出力データを伝達できる。従って、ＰＬＡがデータを処 理する（即ち受信し、伝達する）速度はクロック・サイクル時間、即ち制御クロ ックの周期Ｔに逆比例しており、クロック周波数ｆ　＝　１　／　Ｔに正比例し ている。

ＰＬＡで要求されるデータ・シフト手段は通常データを一時的て記憶し、周肋的 罠シフトする１対のクロックによって動作する並列レジスタの形全とっている。

１対のレジスタに通常相互に接続され、″マスタ・スレーブ″的関係で動作する よう、即ちレジスタの１方は″マスタ・レジスタ“とじて動作し、他方はその″ スレーブ″として動作するよう制御タイミングが加えられる。定義により、マス クは（例えば他のレジスタの如き）外部信号源からデータを受信し、そのスレー ブはそのマスクからデータを受信する。このときす−くての動作は制御タイミン グに応動して実行されるがレジスタの一方（マスクまたはスレーブ）が新しいデ ータを受信しているとき他方は受信できない。

（本出願と同じ日に出１頭さ牡たブロク゛ラムト・ロシ゛ンク・アレイと題する 特許願で述べら扛ているように）ＰＬＡのＡＮＤプレインとＯＲプレインの１場 ・ＤＬ：ｌ：１間ワード線ＶＣ１対ノ並夕（レジスタをマスク・スレーブ関係を 成すよう挿入することにより以前よりも速い速度でＰＬＡｋ動１乍させ得ること が最近見出さｆ′した。このときＰＬＡは２レベ九制御タイミングで動作する。

即ちデータは従来のように１サイクルではなくレジスタ金利・、卸するのて使用 される制御タイミングの２サイクルでＰＬＡｉ通してデータを循環させる。他方 、このときＰＬＡはより速い壊変で出力全発生するよう動作し得るが、データｒ 、（ＰＬＡｋ通して循環させるの疋必要な時間はそ扛に応じて減少しないで実質 的に同じ時間に留まる。何故ならば２レベル制御タイミングで動作するＰＬＡ全 通してデータ全循環させるには制餌タイミングの２サイクルが必要だからである 。

またＰＬＡの入力レジスタに対する入力信号がＷＡＩＴ信号で組合せ論理デバイ ス（例えばＡＮＤゲート）によってゲートされると利点があることが最近見出さ れた。即ち、例えばＷＡ　丁Ｔ信号が低レベル（″非レデイ状態）となると入力 信号の高レベルは入力レジスタによってラッチ出来すい。ＰＬＡレジスタの単一 レベル制御タイミングが使用さ扛るとき、即ちデータが１サイクルでＰＬＡを循 環するとき、使走のクロック・サイクルの開始時点でＷＡ　Ｉ　Ｔ信号が“非レ ディ“となると、この″非しディ″信号は（同じ）所定のサイクルの終了時点で ＰＬＡの出力に影響を与える。しかし、ＰＬＡが２レベル制御タイミングで動作 するときには、″非しディ″信号は（第１のサイクルの直後に続、＜）第２のサ イクルの終了時点でＰＬＡの出力に影響を与える。このようにして、″非しディ ″信号が２レベル制御タイミングで動作しているＰＬＡの出力に影響を与える前 に１サイクルの遅延が生じる。従って、所定のサイクルのＰＬＡの出力は同じサ イクルでＰＬＡに対して入手可能なＷＡＩＴ信号には応動できず、以前のサイク ルで入手可能なＷＡＩＴ信号にのみ応動する。換言すると、ＰＬＡｌｄＷＡＩＴ 信号に対し望ましい同一サイクルにおける人力・出力応動、即ち同一サイクルに おける１」定能力に欠けている。

更て他の最近の発見としである場合には有限状態機械全実現するＰＬＡ　（即ち ＰＩ、Ａの出力から人力へのフィードバックを有するＰＬＡ）の大きさは小さく 出来ること、従ってその動作速度を増別させ得ることがあげら扛る。こ江は次の ようにして実現さｎる。即ち論理デバイスの入力端子て加えられるＷＡ　Ｉ　Ｔ 信号の″非しディ″レベルに応動して、ＰＬＡのＡＮＤプレインの入力レジスタ のクロック制御信号をケート（即ち“ストップ″）するよう（ＡＮＤゲートの如 き）ｍ合せ論理デバイスを挿入することにより実現される。システムの残りの部 分がＰＬＡに新しい入力データを供給する準備が出来ていなかったり、ＰＬＡか らの新しい出力データを使用する準備が出来ていないために、ＰＬＡのフィード バック状態を゛同じ状態に保つ（即ち凍結する）ことが望ま扛る場合がある。こ のようにして、例えば（データは１サイクルでＰＬＡ’ｉ’循環する）単一レベ ルの制御タイミングの所定のサイクルの開始時点において、ＷＡＩＴ信号が″非 レディ“になると、以前のサイクルの機械の状態は所定のサイクルの量変化する ことなく保持さｎる。即ち、機械は″非しディ″信号が入手出来る同じサイクル の開始時点において凍結さ扛る。しかし、ＰＬＡが２レベル制御タイミングで動 作しているとき、機械の状態は同じサイクルで凍結されない。

その代り、所定のサイクルの開始時点で“非レディ“信号が加えられると、次（ 未来）のサイクルの機械の状態は凍結される。即ち現在のサイクルの（終りの時 点における）機械の状態は一般に以前のサイクルの（終りの時点における）機械 の状態とは異なり、次のサイクル（お２び“非レディ“信号が継続する場合には その後のサイクル）の状態は現在のサイクルの状態と同じである。このようにし て、′非しディ″信号が開始された後、機械が凍結される寸でに１サイクルの遅 延が生じる。

このような遅延は″非レディ“信号が現在の非レデイ状態（例えばシステムの残 りの部分からＰＬＡへの入力が現在入手出来ないという状態）を表わす場合には 望ましくない遅延を形成する。この工うにＰＬＡはＷＡ、　ｒ　Ｔ信号に応動す る凍結に関して望筺しい同一サイクルにおける判定能力が欠けている。従ってま た２レベル制御タイミングを使用して有限状態機械全実現するＰＬＡｉ遅延なく 凍結する、即ちＰＬＡに加えるべき“非レディ“信号が入手可能な同じサイクル の期間中にＰＬＡのフィードバック状態を凍結する手段を設けることが望ましい 。

７ 、ｒｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ−８ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ）、第５ Ｃ−１１巻。

１）Ｉ）、３７０−３７４（１９７６年）の論文のｐ、３７１に述べられている Ｆ’ＬＡの如きデータがＰＬＡを循環するのに丁度１サイクルを必要とするＰＬ Ａでも同様な問題が生じる。

この場合、ＰＬＡの所定のサイクルに対する入力信号はそのサイクルの開始時点 のわずか径寸で（ＰＬＡＯ外の入力信号源から）　ＰＬＡに得らｎないかも知れ ないし、その期間中にＰＬＡが応動して利用するべく　ＰＬＡの入力レジスタに よって受信するには遅すぎるかも知れない。従って、単一レベルの制御タイミン グで動作するＰＬＡｆ同じＰＬＡサイクル期間中に遅くやって来る入力信号に対 して応動させるような、即ち遅くやって来る入力信号に応動して同じサイクルで 応動、つまり判定させるような手段を設けることが望ましい。

発明の要旨 本発明は入力信号線を有するＰＬＡに関しており、該入力信号線は外部信号′ｆ ：ＰＬＡに対する入力として加え、ＰＬＡのＡＮＤプレインからＯＲプレインに これらプレイン間のワード線に沿って流れる情報の流れを制御するように接続さ れた論理素子、即ちデバイスに接続さ扛ている。

このようにして、このＰＬＡは動作サイクル期間中ＡＮＤプレインによってその サイクル期間中に処理するのには遅すぎる時刻に到着したが、ＯＲプレインによ ってそのサイクル期間中に処理するのには遅くない時刻に到着した外部信号に関 して同じサイクルにおける応動を行うことが出来る。

一つの実施例にあっては、単一レベルの制御タイミングで動作するＰＬＡはその 中間ワード線の少なくとも１つにスイッチング・トランジスタの如き論理デバイ スを有しており、それによってＰＬＡのＡＮＤプレインからＯＲプレインへのデ ータの流れは論理デバイスに加えらｎる外部人力信号によって中断され得る。

他の実施例として、ＰＬＡに対する入力としてのＷＡ　Ｉ　Ｔ信号に応動して単 一サイクル（即ち〃１サイクル″）における判定能力を有する２レベル・クロッ ク制御タイミングで動作するＰＬＡが示されている。

図面の簡単な説明 第１図（ｄ本発明の一実施例に従う２レベル制呻タイミングを有する有限状態機 械を実現するＰＬＡのブロック図、第２図は第１図の実施例を実現するのに有用 な制御タイミング図、第３図ｄ本発明の他の実施例に従う２レベル制ｒ卸タイミ ングを有するＰＬＡの一部分のブロック図、第４図は本発明の更に他の実施例Ｉ （従う２レベル制御タイミングを有する有限状態機械を実現するＰＬＡのブロッ ク図、第５図は本発明の更に他の実施例に従う単一サイクル制御タイミングを有 する有限状態機械を実現するＰＬＡのブロック図、第６図は第５図の実施例で有 用な制御タイミング図である。

詳細な説明 第１図を参照すると、ＰＬＡｌｏｏは入力レジスタ１０、ＡＮＤプレイン１１、 中間ワード線ｗ１、ｗ２、’＝Ｗｎｚこれら、ワード線に接続されたマスク・レ ジスター２およびスレーブ・レジスター３、出力線ｏ１、ｏ２、・・・ｏＰヲ有 するＯＲプレイン１４、および出力レジスター６を含んでいる。典型例では各レ ジスタは以下で更に詳細に述べるが到来データをラッチ・アレイに周期的て伝達 するクロックによって制御されたトランスミッション・ゲートのアレイより成っ ている。出力レジスター６は出力信号線Ｚ１、Ｚ２、・・・Ｚｐを有している。

入力レジスターｏは入力信号線■１、Ｉ２、・・・ＩＮを有している。少なくと も１本の出力線２．は周知の如く有限状態機械を実現するためにフィードバック 信号線１７によって入力線ＩＮ　に接続されている。

入力レジスター０の制御タイミングは第１のクロック・パルス系列φ、によって 供給さ扛ている。マスク・レジスタ１２および出力レジスター６の制御タイミン グは第２のクロック・パルス系列φ２にエリ供給されている。

いずれの系列φ、およびφ２に関しても第２図と関連して以下で詳細に述べる。

スレーブ・レジスター３の制御タイミングはＡＮＤゲート２１の出力端子に接続 された制御卸線２２によって供給される。ＡＮＤゲートの出力はその入力が共に 高レベルのとき、そのときに限り高レベルとなる。ＡＮＤゲート２１は第１のク ロック系列φ１が供給さ１１ている入力端子とＷＡ■Ｔ信号Ｗが供給されている 他の入力端子を有している。ＷＡＩＴ信号ＷはＰＬＡｌｏｏが正規疋動作するこ とが望まれるとき、即ち各クロック・サイクル周期Ｔ（第２図）の期間中１つの 状態から次の状態（て進むことが望まれるときて高レベル（“レディ″）となる 。ＷＡＩＴ信号はＰＬＡｌｏｏの状態を゛凍結させたとき、即ち１サイクル以上 、そしてその後ＷＡ　Ｉ　Ｔ信号Ｗが低レベルに留っている期間中同じ状態に留 らせたいときに低レベル（“非レディ″）とされる。このようにしてＷＡ　Ｉ　 Ｔ信号の“非レディ“信号レベル”ｔｄ、ＷＡＩＴ信号が再び“レディ“レベル となる１で、（ワード線からの）データをスレーブ・レジスタ１３が受信するこ と全停止させる。

人力レジスタ１０＆ｉ例えば第２図に示すように交互する高レベルと低レベル（ パルス）より成る周期Ｔの第１の周明的クロック・パルス系列φ１によって供給 される制御タイミング即ちクロッキングに応動して入力線工３、Ｉ２、・・ＩＮ からのデータを受信し、ラッチするべく接続されている。高レベル（ｔＯ１１％ 　’４１５、’８　”Ｑ・・暑に相応する時間期間中、入力レジスタはその入力 データに対してトランスペアレントであり：低レベル（’ｌ　”４、ｔｉ　ｔ８ ・・）に相応する時間期間中、入力レジスタにこｎらデータをラッチする。ここ で“トランスペアレント“とはレジスタ中のラッチ（図示せず）がレジスタに到 来する新しいデータを受信出来ることを意味する。入力レジスタ１０はその出力 データｆＮ本の入力線にそってＡＮＤプレイン１１に伝達するっこのようにして 入力レジスタ１０は典型例ではＮ個の並列段と１つの直列段を有する並列シフト ・レジスタによって形成されており、これら各段は（到来する）データを周期的 にラッチに到達するφ１クロックによって制御さｎるトランスミッション・ゲー トより成っている。

ＡＮＤプレイン１１はｎ本の水平線とＮ本の垂直線の叉点アレイである。入ＮＤ プレイン１１は入力レジスタ１０からのＮ本の垂直線に沿ってその入力側（即ち 入力端）において出現するデータを受信し、（ＡＮＤプレインによ−ｅｉｔ）等 の前述の論文で詳細に述べられているように、このＡＮＤプレインの所望の変換 機能に応じてＡＮＤプレインの如き動作リンクが接続されていたり、接続されて いなかったりする。

マスク・レジスタ１２はＡＮＤプレイン１１の出力側（血ち出力端）　１１．２ から出現する中間ワード線Ｗ２、Ｗ２、・・・Ｗからのデータを受信してラッチ するべく接続されている。マスク・レジスタ１２は例えば第２図に示すように交 互する高レベルと低レベルよシ成る周期Ｔの第２のクロック・パルス系列φ２に よって供給される制御タイミングに応動してこれらデータをラッチすることが出 来る。

第２のクロック・パルス系列φ２の高レベルに相応する時間期間（’２　’３、 ｔ、　ｔ７・・）中、マスク・レジスタ１２はその（ワード線）入力（到来）デ ータに対してトランスペアレントであり；φ２の低レベル期間中、マスク・レジ スタ１２はこれらデータをラッチする。このようにしてマスク・レジスタ１２は 典型例ではｎ個の並列段と１つの直列段を有する並列シフト・レジスタによって 形成さｎている。

スレーブ・レジスタ１３はそのマスク・レジスタ１２からのデータを受信し、ラ ッチするために接続されている。スレーブ・レジスタ１３はＡＮＤゲート２１の 出力端子に接続された制御線２２上のＡＮＤゲート２１によって供給される制御 タイミングに応動してこれら（ワード線入力）データをラッチすることが出来る 。この制御線２２が高レベルである時間期間中、スレーブ・レジスタ１３は（そ のマスクからの）データに対してトランスペアレントであり：制御線２２が低レ ベルであると、スレーブ・レジスタはデータをラッチする。このようにスレーブ ・レジスタ１３は典型例ではｎ個の並列段を有する並列シフト・レジスタによっ て形成されている。

スレーブ・レジスタ１３はスタティック・レジスタである。即ちその各段ハ（ト ランスミッション・ゲートに加えて）多くのサイクル時間の間、つまりＷＡ　Ｉ 　Ｔ信号Ｗ（および従って制御線２２）が動作期間中低レベルに留っている多く のサイクルより成る時間期間中、データを記憶することの出来るスタティック・ ラッチを含んでいる。このようにして、ＷＡＩＴ信号が多くのサイクル時間の間 低レベルに留っており、従ってＰＬＡｌｏｏの法曹が多くのサイクルの間凍結さ れているとき、データは失われない３ スレーブ・レジスタ１３はその（ワード線）出力データ全ワード線ＷＩＸＷ２、 ・・・Ｗｎに沿ってＯＲプレイン１４の入力側１４．１に伝達するべく接続され ている。このようにして、ＷＡＩＴ信号はデータのスレーブ・レジスタ１３中へ の流れを直接制御し、それによってＡＮＤプレイン１１からマスタおよびスレー ブ・レジスタ１２および１３全通してワード線Ｗ１、Ｗ２、・・・ＷｎＶｃ沿っ てＯＲプレイン１４に至るデータの流れを制御する。

ＯＲプレイン１４はｎ本の水平線とｐ本の垂直線を有等の論文で詳細に述べられ ているように、ＯＲプレインの所望の変換機能に応じてＯＲプレインにはトラン ジスタの如き動作リンクがその各叉点に設けられていたり、いなかったりする。

出力レジスタ１６はＯＲプレイン１４からｐ本の（垂直）出力線０１．０□、・ ・Ｏｐに沿って出現するデータ全受信し、ラッチするために接続されている。出 力レジスタ１６は第２のクロック・パルス系列φ２によって供給される制（財） タイミングに応動して、即ちマスク・レジスタ１２と同じタイミングに従ってこ ｎらデータをラッチすることが出来る。このようにして、出力レジスタ１６は、 マスク・レジスタ１２がＡＮＤプレイン１１からのデータ全ラッチすることが出 来る同じ時間期間中においてのみ（ＯＲプレイン１４からの）データをラッチす ることが出来る。従って、出力レジスタ１６は典型例ではｐ個の並列段および１ 個の直列段を有する並列レジスタによって形成されている。

出力レジスタ１６は出力線Ｚ、　、ｚ、　、・・Ｚｐに沿ってそのＰＬＡ出力デ ータ信号を連続的に伝達することが出来、これら出力信号の内Ｄ１つまたばそｉ ″Ｌμ上はフィードバック路によって入力レジスタ１０に対する入力となる。フ ィードバック線１７は例えば出力信号Ｚｐのフィードバック路全提供し、該信号 は入力信号ＩＮとなる。このフィードバック路によりＰＬＡ　１０　Ｇは有限状 態機械を実現することが出来る。典型列では１本以上のフィードバック路がある のが普通である。

動作期間中、入力レジスタ１０は第１のクロック系列φ１が例えば（’ｏ　’＋ 　）のように高レベルである位相、即ち時間期間中、入力線■１、■２、・・Ｉ ｎからのデータに対してトランスペアレントである。こｔらデータは第２のクロ ック系列φ２は高レベル（例えば期間ｔ２ｔ３）である後続の位相、即ち時間期 間中、ＡＮＤゲート１１によって変換さｎ１マスタ・レジスタ１２中のラッチに エリ周期的に受信される。次にこｔらデータはＷＡＩＴ信号Ｗが高レベルである ときにのみ第１のクロック系列φ、の、高レベル位相（例えば期間１．【、およ び１．．１．）期間中マスタ・レジスタ１２からスレーブ・レジスタ１３中のラ ッチにＪ５ より受信される。ＷＡ　Ｉ　Ｔ信号Ｗが低レベルの場合にはスレーブ・レジスタ １３中のラッチは以前のサイクル期間中マスタ・レジスタ１２から受信さｎた古 いデータを保持する。スレーブ・レジスタからのデータＵＯＲプレインによって 変換され、第２の系列φ２が高レベル（例えばｔ’、　Ｉ７）である後続の時間 期間中、出力レジスタ１６中ノラツチにより周期的に受信される。出力レジスタ １６からのデータの内のあるものはフィードバックされて第１の系列φ１が高レ ベル（例えば１４ｔ５および１８１９）であるすべての後続の時間期間中、１つ 提たはそれ以上のフィードバック線によって入力レジスタ１ｏ中のラッチにより 受信きれる。この工うにしてＷＡ　Ｉ　Ｔ信号Ｗの低レベル、即ち“非しディ″ レベルがη現在〃のサイクル（例えば１４１８）の開始時点においてＡＮＤケー ト２１に加（られると、スレーブ゛・レジスタ１３中Ｄラツチは（１４ｔ、の期 間中ずつと″非レディ“レベルが続くものと仮定すると）この同じサイクル１４ ｔ８　の期間中断しいデータ全受信することは出来ない。従ってスレーブ・レジ スタ１３に以前のサイクル１゜ｔ、と同様に現在のサイクル１４１８の期間中同 じデータをＯＲプレイン１４に伝達し続ける。従って、出力レジスタ１６は以前 のサイクルの高レベル位相（ｔ２ｔ３）期間中と同様に、現在のサイクルの第２ のクロック系列φ２の高レベル位相（ｔａ　Ｉ７　）期間中同じデータを受信す る。このようにして必要に応じて出力レジスタ１６は以前のサイクルｔｏｔ４の 後半部分（Ｉ２から始まる）の期間′＋（ならびに現在のサイクル１４ｔ６の期 間中）と同様に、（Ｉ６に始まりその後少なくともｔｌ。

まで続く）現在のサイクルの陵半部分の期間中同じフィードバックを行う。

ある場合には、（レジスタによるデータの時期尚早シフト全意味する）“レース ・スルー″に対する安全マージン（これは両方の系列φ１およびφ２が共に低レ ベルである有限幅の時間期間１．１２、ｔ３ｔ４．１．１６．１７１８　により 与えられる）が例えばレジスタのトランスミッション・ゲートとして使用される トランジスタの閾値レベルを適当に選択することにより必要とさ扛ないこと全理 解されたい。この場合、安全マージンは０に減少させることが出来、従ってクロ ック系列φ１およびφ２はφおよび「、即ち各々等しい幅の高レベル位相と低レ ベル位相を有する相補クロック・パルス系列とすることが出来る。

入力レジスタ１０、マスク・レジスタ１２、お工び出力レジスタ１６は各々シス テム・パラメータおよび要求に応じてスタティックまたはダイナミック並列レジ スタ段によって形成することが出来る。

第３図足示すように、（その並列段の異なるグループによって形成され）そうで なけ扛ば同一であるＰ　ＬＡ　ＬＯＯのワード線Ｗ１、Ｗ２、・Ｗｎに接続され たスレーブ・レジスタの異なる部分は異なる制御線２２．３２−によって供給さ 扛る異なる制御タイミングを１吏用することが出来る。

１＋１１　ｔは最上部のスレーブ・レジスタ部分、即ち段Ｓ、に７ 対する制御線２２の制御タイミングＩ′１ＡＮＤゲート２１により第１のＷＡＩ Ｔ信号Ｒ１（これは第１図のＷＡ　Ｉ　Ｔ信号Ｗと同じであってよい）でゲート された第１のクロック系列φ１により供給され；次のスレーブ・レジスタ部分即 ち段Ｓ２　に対する制御線３２の制御卸タイミングは他のＡＮＤゲート３１によ り第２の異なるＷＡ　Ｉ　Ｔ信号Ｒ２でゲートされた第１のクロック系列φ１に よって供給され：最下部のスレーブ・レジスタ部分、即ち段Ｓ。に対する制御タ イミングは第１のクロック系列それ自身（ゲートされていない）が供給されてい る。このようにして、ＷＡ　Ｉ　Ｔ信号Ｒ１、Ｒ２、・・・はマスタお工びスレ ーブ・レジスタ１２お工び１３を通シ、ワード線Ｗ１、Ｗ２、・・に沿うＡＮＤ プレイン１０からＯＲプレイン１４へのデータの流れを制御する。

第４図を参照すると、ＰＬＡ４００はＷＡＩＴ信号Ｒに応動してスレーブ・レジ スタからＡＮＤプレインへのデータの流れ全制御するためにスレーブ・レジスタ １３からＯＲプレイン１４の入力端１４．１に至るデータの流れ路に挿入さｎた 例えばＡＮＤゲート５１の如き組会せ論理回路を含んでいる。第１図のＰＬＡＩ 　００と同一−！、たは類似の第４図のＰＬＡ４００の素子は同じ引用番号が付 与されている。スレーブ・レジスタ１３のタイミングは第１の系列φ１によって 直接制到しても、あるいは第１図（または第３図）と関連して前述した如（ＷＡ ＩＴ信号Ｗ（またはＷＡ４Ｔ信号Ｒ１、Ｒ２、・・）でＡＮＤがとらｎ’ｆｃ第 １の系列によって制御してもよい１、このようにＡＮＤゲート５１（第４図）を スレーブ・レジスタ１３からＯＲプレイン１４へのデータの流れ路の中に配置す ることにより、出力レジスタ１６へのデータの流れはＡＮＤゲート５１が入力レ ジスタ１０の入力線１１、Ｉ２、・Ｉ、ｎの内の１本の中に配置されている場合 工りも早（ＷＡＩＴ信号Ｒによって影響を受けることになる。このようにして例 えばＷＡＩＴ信号がフラグ信号であると、ＰＬＡ４００の出力は、ＡＮＤゲート ５１が入力レジスタ１０の入力線に配置さｎている場合には次のサイクルの終り の時点でフラグ信号によって影響を受けるのに対し、フラグ信号がその開始時点 で低レベルとなる同じサイクルの終りの時点よりも以前にフラグ信号により影響 を受ける。従ってＰＬＡ４００およびＰＬＡｌｏｏの（フィードバックを含む） 出力１ｊＷＡＩＴ信号が低レベル（“非レディ〃）となるのと同じサイクル期間 中にＷＡ丁Ｔ信号に応動する。このようにしてＰＬＡｌｏｏおよびＰＬＡ４００ は共に〃同にサイクルておける判定能力“を有することにより特徴づけら汎る。

第５図全参照すると、ＰＬＡ５００ばＡＮＤプレイン１１お工びＯＲプレイン１ １４を有している。谷々のプレイＣ１ｒｃｕｉｔｓ、、）第ＳＣ−＋　７巻、ｐ ｐ６１．４−６　］　Ｉ９（１，９８２）１９ で更に詳細に述べらｎているＮＭＯ８叉点ドライバ・トランジスタと、ＰＭＯＳ プル・アップ・プリチャージ・トランジスタとＮＭＯＳプル・ダウン地気スイッ チ・トランジスタより成る論理段で形成さｎている。

ＰＬＡ５　Ｇ　Ｇは入力レジスタ１１０と出力レジスタ１１６を有してお９、い ずれもＰＭＯ３ｌ−ランジスタのトランスミッション・ゲートを有している。レ ジスタ１１０中のこ扛らＰＭＯ８トランジスタおよびＡＮＤならびにＯＲプレイ ン１１１および１１４に対する制御タイミング系列は第６図に示されている。第 １図の相応する素子と類似の機能ヲ有する第５図の素子は第１図の素子に１００ ｆ：加えた引用番号が付与されている。

入力レジスタ１１０中のトランスミッション・ゲートとして動作するＰＭＯ８ｌ −ランジスタのゲート電極はすべて第１のクロック・パルス系列φ、（第６図） に接続さ扛、制御卸さ豹、でいる。このようにして入力レジスタ１１Ｇは時間期 間ｔ。ｔｌ、ｔ４ｔ５、・・・期間、即ち第１の系列φ１が低レベル位相期間中 のみ入力信号■１、Ｉ２、ＩＮｅ受信することが出来る。

ＡＮＤプレイン１１１中のプレアップ・トランジスタはまた第１の系列φ１によ って制御さｎており、それに１ってこのＡＮＤプレインは時間期間ｔ。ｔｌ、’ ４　’５・・・中においてのみプリチャージを行う。この工うに時間期間ｔ。１ ８．１４１、・・はＡＮＤプレインのプリチャージ位相である。ＯＲ系列Ｉ２に よって制御されてお９、それによってこのＯＲプレインは時間期間１．１２．１ ，１．・・・中においてのみプリチャージする。即ちＯＲプレインｉｄ　ＡＮＤ プレインのプリチャージ位相の直後り時間期間中においてプリチャージする。出 力レジスタ１１６のタイミングは第３の系列φ３によって制御されており、それ によってこの−出力レジスタは時間期間ｔ２ｔ３．１．１□・・・中においての み、即ちＯＲプレイン１１４のプリチャージ位相の直後の時間期間中においての みＯＲプレイン１１４がらの出力信号。２、ｏ２、・・ＯＰヲ受信することが出 来る。

第６図に示す如く、第２の系列φ２の活性（低しベノり位相ハｔ２において、即 ち第１の系列φ１の活性（低レベル）位相が終了するのと同じ時刻において開始 さｎることて注意さｆしたい。換言すると、時間福ｔｌ　’２、”３　’４．１ ．１６．１７１８．１，１．。・・・なる安全マージンを有する第２図の場合と 対照的に、第６図に示すタイミング系列φ２、Ｉ２およびＩ３には安全マージン は示されていない。しかし、安全マージンは事実有用であり、付加されたマージ ン位相に対し付加的な中間クロック位相を挿入することにエリ第６図の系列φ１ 　Ｉ２およびφ、にも安全マージンを導入することが出来ること全理解されたい 。簡単化のためだけの理由で第６図でけ＃仝マーｓンンが除去されている。

ＡＮＤプレインは中間ワード線ｗ１、ｗ２、−Ｗｎ　Ｋ　、ｊ：　ッテＯＲプレ イン１１４に接続されている。こｎらワード線り内１ の１つまたはそ扛以上（例えばＷｌとＷ２　）の各々はスイッチング・トランジ スタ（例えばＴ１とＩ２　）　ｗ有しており、その各々は相応するレディ信号（ 例えばＲ１とＲ２）に夫々応動してこのワード線に沿ってＡＮＤプレインからＯ Ｒプレインへの情報の流れを中断または形成するために夫々ＯＦＦまたはＯＮと される。

Ｔ１およびＩ２は共に典型例ではＮＭＯＳトランジスタである。このようにして 例えばＲ７が高レベルであると、Ｔ１はＯＮであり、情報はワード線Ｗ１に沿っ てＡＮＤプレインからＯＲプレインに向って流れ得る。しかしＲ１が低レベルで あるとＩ２はＯＦＦであり、情報はこのワード線Ｗ１　に沿ってＯＲプレインに 流扛ない。このようにしてトランジスタＴ、Ｉ′１ＡＮＤプレインからのワード 線Ｗ１上の１つの入力と、外部信号源（図示せず）からの他の入力Ｒ１とＯＲプ レインへの出力、即ちワード線Ｗｌを有するＡＮＤゲートとして動作する。

サイクルＴ（第６図）に対する動作期１間中、ＡＮＤプレイン１１１による論理 計算は（このＡＮＤプレインのプリチャージが終了する）ｔｌに始まり、（ＯＲ プレインのプリチャージが終了し、従ってまたＯＲプレイン１１４の論理計算が 開始さ扛る）Ｉ２で終了する時間期間１．１２中において実行さｎる。

従って、動作期間中、所定のサイクルＴの間、入力レジスタ１１０によって受信 されるデータ人力■１、Ｉ２、・・ＩＮ（’ｊこれら入力のＡＮＤプレイン１１ １のドライバ・トランジスタべの到来が回路遅延（この回路遅延は入力レジスタ １１０とＡＮＤプレイン１１４の容量性負荷による）がある場合でも時刻ｔ、ま でに実現されることを保証するために、時間間隔ｔ。ｔ、の終了する前の時点で 始まる所定のサイクルの間確定している必要がある。時刻ｔ１においてＡＮＤプ レインの論理計算が始まる。同様に、ワード線Ｗ１、Ｗ２・・・ＷｎＫ　ｆｆＪ ＥｌつてＯＲプレイン１１ヰによって受信されるデータ入力は時間間隔１．１２ の終了する前の時刻ｔ′において始するサイクルＴの間確定している必要がある 。

このようにして、Ｒ１またはＲ２の如き信号が時刻ｔ′より前の時間間隔１．１ ２内の時間においてＰＬＡで入手されると、この信号はＡＮＤプレイン１１０が 適正に利用するのには間に合わないが（何故ならｔ′は１１　より前でないから である）ＯＲプレイン１１４が適正に利用するのに間に合う時刻に到着する。

良好な動作をさせるためには（ＡＮＤプレインからＯＲプレインへの情報の流れ をゲートする）　ＴＩ　またはＩ２の如きスイッチング・トランジスタを含んで い６ｗ、−４た（はＷ２の如きワード線罠対する容量性負荷（・ま、ＯＲプレイ ン中のワード線の相応するトランジスタ・ドライバに十分な電荷を伝達すること を保証するため、ＯＲプレイン内に含まｎるワード線の部分ｉ７１　ＡＮＤプレ イン内に含まｎる部分より約２またはそれ以上のファクタたけ小であることが好 ましい。そうでない場合′／ｃはスイッチング・トランジスタはＯＲプレイン中 のドライバに十分な電荷を伝達するのに十分なそ扛自身のドライバを有している 通常の組合せ論理ＡＮＤゲートにより置換えるべきである。

当業者にあっては周知の如（ＡＮＤゲートの代りに、ＮＯＲゲート、ＮＡＮＤゲ ート、ＯＲ／ＩＮＶＥＲＴ　ゲート″！ｉたは（インバータを持った、捷たは持 たない）他のゲートを使用し、その入力としてＷＡＩＴ信号とその補元ならびに クロック・タイミング系列とその補元を加え、そ！′１．によって全体としてＡ ＮＤゲートの機能全実行させることが出来る。

ＦＩＧ、　２ ＦＩＧ、　Ｊ ｈ覧５ ＦＩＧ、　６ 国際調査報告

Claims (1)

1. 【特許請求の範囲】 Ｉ　ＡＮＤプレイン（１１）と、ＯＲプレイン（１４入　ＡＮＤプレインからＯ Ｒプレインに向う複数軸中間ワード線を含むＰＬＡにおいて、 該ＰＬＡは： ＡＮＤプレインからＯＲプレインへのワード線の１本捷たはそｎ以上に沿うデー タの流れを変更するデバイス２１と、 該デバイスの入力端子に接続され、該デバイスに外部信号源からＰＬＡに向う入 力信号（Ｗ）ｋ伝達する中間信号線とにより特徴づけられるＰＬＡ０２　第１項 記載のＰＬＡにおいて、前記デバイスは組合せ論理素子であることを特徴とする ＰＬＡ０３　第２項記載のＰＬＡＶＣおいて、前記論理素子はＡＮＤゲートであ ることを特徴とするＰＬＡＱ ４　第１項記載のＰＬＡにおいて、前記デバイス（第４図）はＡＮＤプレインか ら来ている前記１本のワード線（Ｗ、）に接続さ扛た他の入力端子を有し、ＯＲ プレインに向う前記１本のワード線に接続された出力端子を有することを特徴と するＰＬＡ　０ ５　第４項記載のＰＬＡにおいて前記デバイスは組ｇせ論理素子であることを特 徴とするＰＬＡ０６　第５項記載のＰＬＡにおいて前記論理素子はＡＮＤゲート であることを特徴とするＰＬＡ０ ７　ＡＮＤプレイン（１１）と、ＯＲプレイン（１ヰ）と、その間に接続さｆ′ した中間ワード線（Ｗ、　、Ｗ２、−ｗｎ　）と、ＰＬＡの２レベル制御タイミ ングを行うためワード線に接続されたマスク・レジスタ（＋　２）とスレーブ・ レジスタ（１３）を含むＰＬＡ（１００）において、 組合せ論理デバイスに加えらｔ７４．ＷＡＩＴ信号（Ｗ）に従つ゛てマスタ・レ ジスタからそのスレーブ・レジスタを通してＯＲプレインへのデータのワード線 を通しての流ｉｎを制−するために直接接続さｎた組合せ論理デバイス（２１） により特徴づけられるＰＬＡ０８、第７項記載のＰＬＡ　（４００）において、 前記組合せ論理デバイス（５１）ｉｄスレジー・レジスタからＯＲプレイン−の データの流れ全制御するためにスレーブ・レジスタとＯＲプレインの間のワード 線（Ｗｌ）に接続されていること全特徴とするＰ　ＬＡ、） ９　第７項記載のＰＬＡ　（ｉｏｔ）において、組会せ論理デバイス２１は制御 タイミングを提供するためてスレーブ・レジスタに直接接続されていることを特 徴とするＰＬＡ０ １０　第９項記載のＰＬＡにおいて、前記組合せ論理デバイスはスレーブ・レジ スタに対するクロック制御タイミング系列（φ）ｉＷＡＩＴ信号でＡＮＤゲート するゲートであることを特徴とするＰＬＡｏ １１　第７項記載のＰＬＡにおいて、更に＄２の論理デバイスに加えられた第２ のＷＡＩＴ信号（Ｒ２）に従ってマスク・レジスタからそのスレーブ・レジスタ 全通してＯＲプ２６ レインへの第２のワード線（Ｗ２）Ｖ通してのデータの流ｊ、全制御するため直 接接続さｆｌ、た第２の組合せ論理デバイス（３１）（第３図）を含むことを特 徴とするＰＬＡ０１２　第１１項記載のＰＬＡにおいて、スレーブ・レジスタに 対するクロック制御タイミング系列（φ）１−１：そこに直接加えられることを 特徴とするＰＬＡ０ １３　有限状態機械を実現するＰＬＡ（１００）であって、該ＰＬＡは　： 中間ワード線（Ｗ７、Ｗ２、・・・Ｗｎ）によって相互接続されｕ　ＡＮＤプレ イン（１０）およびＯＲプレイン（１４）と、マスク・スレーブ関係でワード線 に接続されたマスク・レジスタ（１２）とそのスレーブ・レジスタ（１３）ｋ含 み、第１の周期的クロック・パルス系列（φ＋）ｔｗＡＩＴ信号（Ｗ）でゲート シ、制御タイミングをスレーブ・レジスタに伝達するへ〈接続さ扛た組合せ論理 デバイス（２１）と、ＯＲプレインからＡＮＤプレインへデータを伝達するべく 接続された少なくとも１本のフィードバック線（１７）ｋ含み、そｆ’ＬＫよっ てスレーブ・レジスタに対する制御タイミングは組合せ論理デバイスによってＷ ＡＩＴ信号でゲートさｆｌ′Ｉ−た第１の系列であることを％徴とするＰＬＡｏ 】、１　第１３項記載のＰＬＡにおいて更に第１のクロック系列に応動してデー タをラッチし、データｉ　ＡＮＤプレインに伝達するへく接続された入力レジス タ１０と、第２の周期的クロック・パルス系列（φ２）に応動してＯＲプレイン からのデータをラッチし、該データ全フィードバック線に伝達するべく接続され た出力レジスタ（１６）’を含むことを特徴とするＰＬＡ０１５　第１４項記載 のＰＬＡにおいて、マスク・レジ・スタは第２の系列Ｖｃ１芯動してワード線か らのデータをラッチす゛ることを特徴とするＰＬＡ。