JP3773617B2 - クロック信号供給装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば、非同期転送モード(Asynchronous Transfer Mode、以下、「ATM」という)通信網の交換機等において、直列データを処理する交換機内の複数の機能ブロックに対して、必要に応じてクロック信号を供給するクロック信号供給装置に関するものである。
【0002】
【従来の技術】
電子機器のクロック信号の周波数は、処理内容の高度化と処理速度の高速化に伴って高くなり、クロックノイズによる電子機器の誤動作や、消費電力の増加が問題となってきている。このため、ノイズや消費電力の低減を目的とし、電子機器を構成する複数の機能ブロックに対し、その機能ブロックが論理処理に関与している時だけ、クロック信号の供給を行うクロック信号制御が行われている。
従来、このような分野の技術としては、例えば次のような文献に記載されるものがあった。
文献:特開平4−302014号公報
図2は、前記文献に記載された従来の論理回路駆動装置の構成図である。
この論理回路駆動装置は、一連の論理処理を行うための複数の機能ブロック1,2,3を有している。機能ブロック1には、動作情報信号4aが与えられ、この動作情報信号4aによって機能ブロック1が所定の論理動作を行うと、その処理の過程で動作情報信号4bが出力される。機能ブロック2には、動作情報信号4bが与えられ、この動作情報信号4bによって機能ブロック2が所定の論理動作を行うと、その処理の過程で動作情報信号4cが出力される。更に、機能ブロック3には、動作情報信号4cが与えられ、この動作情報信号4cによって機能ブロック2が所定の論理動作を行うようになっている。
【0003】
また、この論理回路駆動装置はシーケンスコントローラ5を有しており、機能ブロック1〜3から、このシーケンスコントローラ5に対して、それぞれステータス情報信号6a,6b,6cが与えられるようになっている。一方、シーケンスコントローラ5には、マスタクロック信号7が与えられている。そして、機能ブロック1〜3からのステータス情報信号6a〜6cに応じて、それぞれクロック信号CLKを含む複数の信号からなる動作用信号8a,8b,8cが、機能ブロック1〜3に与えられるようになっている。
更に、各機能ブロック1〜3には、共通のリセット信号9が与えられるようになっている。
このような論理回路駆動装置において、動作情報信号4aが入力されていない時は、機能ブロック1は動作せず、動作情報信号4b及びステータス情報信号6aは、出力されない。従って、シーケンスコントローラ5から機能ブロック1に対して動作用信号8aは与えられず、クロック信号CLKの供給も停止されている。機能ブロック2,3も、同様に動作情報信号4b,4cが入力されていないので動作せず、かつクロック信号CLKの供給も停止されている。
【0004】
ここで、動作情報信号4aが機能ブロック1に入力されると、この機能ブロック1が動作を開始し、ステータス情報信号6aをシーケンスコントローラ5に出力する。シーケンスコントローラ5は、ステータス情報信号6aに基づいて動作用信号8aを機能ブロック1に出力する。機能ブロック1は、動作用信号8a中のクロック信号CLKの供給により所定の論理動作を行い、その処理過程で動作情報信号4bを機能ブロック2に出力する。動作情報信号4bが与えられた時の機能ブロック2の動作は、機能ブロック1の動作開始時の動作と同様である。
このように、各機能ブロック1,2は、それぞれの処理過程において次に起動させる機能ブロック2,3に対して動作情報信号4b,4cを与える。また、動作情報信号4a〜4cによって起動された機能ブロック1〜3は、シーケンスコントローラ5に対してステータス情報信号6a〜6cを出力し、このシーケンスコントローラ5からクロック信号CLKを受取って、それぞれ所定の論理動作を行うようになっている。
【0005】
【発明が解決しようとする課題】
しかしながら、従来の論理回路駆動装置では、次のような課題があった。
即ち、各機能ブロック1〜3は、前段の機能ブロック等から動作情報信号4a〜4cが与えられて動作を開始する。このため、各機能ブロック間に時間的な動作の順序が決められていない場合には、適用することができなかった。
例えば、ATM交換機等のように、動作情報信号4aが入力されず伝送されてきた情報にのみ応じて処理を行うような装置においては、起動させる機能ブロックやその起動順序が処理すべき情報によって異なるので、有効なクロック信号制御を行うことが困難であった。
本発明は、前記従来技術が持っていた課題を解決し、処理すべき情報に基づいてクロック信号の供給を制御することができるクロック信号供給装置を提供するものである。
【0006】
【課題を解決するための手段】
前記課題を解決するため、本発明は、それぞれ有効または無効の表示ビットを有するセル入力データが入力される複数の入力線毎に設けられて該セル入力データを処理する直列/並列変換部を含む複数の機能ブロックのうちの直列/並列変換部に、動作用クロックを供給するクロック信号供給装置を次のように構成している。
即ち、このクロック信号供給装置は、前記入力線毎に設けられ、該入力線に入力されるセル入力データからクロック信号と同期信号を抽出する複数の同期検出部と、前記複数の同期検出部で抽出されたクロック信号に基づいてマスタクロック信号を生成するマスタクロック生成部と、前記入力線毎に設けられ、該入力線に入力されるセル入力データが有効の表示ビットを有しているときに、対応する前記同期検出部から与えられる前記同期信号に従って対応する前記機能ブロックの直列/並列変換部に、前記マスタクロック信号を前記動作用クロックとして供給する複数のクロック信号供給回路とを備えている。
【0007】
本発明によれば、以上のようにクロック信号供給回路を構成したので、次のような作用が行われる。
例えば、ATM通信網におけるセル等の入力データが装置内の機能ブロックに与えられると、その機能ブロックに対応して設けられたクロック信号供給回路にも同じ入力データが与えられる。クロック信号供給回路には、入力データとともに、この入力データの開始タイミングを示す同期信号も入力される。クロック信号供給回路では、入力データの表示ビットに基づいて該入力データが有効か無効かの判定が行われ、有効と判定されたときに、同期信号に従って対応する機能ブロックの直列/並列変換部に、動作用クロックとしてマスタクロック信号が供給される。
【0008】
【発明の実施の形態】
図1は、本発明の実施形態のクロック信号供給装置を有するATM交換機の概略の構成図である。
このATM交換機は、それぞれ1本の入力回線からセル入力データCI1,CI2,…,CImが与えられる同期検出部111,112,…,11mを有している。セル入力CIi(但し、i=1〜m)は、例えば、1バイトの制御データと、それに続くATMセル形式の53バイト(即ち、424ビット)の直列データで構成されている。ATMセルの最初の5バイトがデータの宛先等の制御情報を含むヘッダ部、残りの48バイトが通信の相手側に伝送すべき情報を有するペイロード部となっている。また、制御データの先頭のビットは、この入力データが有効であるか無効であるかを識別するための表示ビットとなっている。表示ビットの論理値は、例えば、入力データが有効の場合“1”、無効の場合“0”に設定されている。
各同期検出部11iは、それぞれ入力されたセル入力データCIiからクロック信号CKiを抽出して、マスタクロック生成部12へ出力するとともに、セル入力データCIiの先頭を検出して、このセル入力データCIiと同一形式の入力データDIiと、この入力データDIiの開始タイミングを示す同期信号SYNiとを出力する機能を有している。同期信号SYNiは、入力データDIiの先頭のビット、即ち表示ビットのタイミングで、“1”になり、その他の期間には“0”となる1ビット幅のパルス信号である。
マスタクロック生成部12は、各同期検出部11iから与えられたクロック信号CKiの内から、予め定められた優先順位に基づいて有効なクロック信号を1つだけ選択し、ATM交換機の処理の基準となる共通のマスタクロック信号MCとして、装置内の各回路へ供給するものである。
【0009】
同期検出部11iから出力された入力データDIiは、機能ブロック(例えば、直列/並列変換部、以下「S/P変換部」という)13iへ与えられている。S/P変換部13iは、直列に入力されたデータを並列信号に展開する回路であり、その複数の出力側がそれぞれ複数のスイッチ部141,142,…,14nの入力側に接続されている。各スイッチ部14j(但し、j=1〜n)は、入力側の複数(m本)の信号線に与えられたデータを、出力側の複数(m本)の信号線へ切替えて出力するものである。
スイッチ部14jの出力側の複数の信号線は、それぞれ並列/直列変換部(以下、「P/S変換部」という)151,152,…,15mの入力側に接続されている。P/S変換部15iは、入力側の複数の信号線に並列に与えられた信号を直列信号に変換して出力するものである。そして、各P/S変換部151,152,…,15mから、それぞれの出力回線に対してセル出力データCO1,CO2,…,COmが出力される。
一方、各同期検出部11iから出力される入力データDIi及び同期信号SYNiと、マスタクロック生成部12から出力されるマスタクロック信号MCは、クロック信号供給装置20に与えられている。クロック信号供給装置20は、複数の同期検出部111〜11mに対応して設けられた同一構成のクロック信号供給回路201,202,…,20mを有しており、同期検出部11iからの入力データDIi及び同期信号SYNiが、クロック信号供給回路20iに与えられている。そして、各クロック信号供給回路201〜20mから、各S/P変換部131〜13mに対して、それぞれ処理に必要な期間のみクロック信号CLK1,CLK2,…,CLKmが供給されるようになっている。
【0010】
図3は、図1中のクロック信号供給装置20の構成図である。
このクロック信号供給装置20は、複数のクロック信号供給回路201,202,…,20mを有しており、これらは同一の回路構成となっている。
例えば、クロック信号供給回路201は、ステータス発生手段21を構成する2入力論理積ゲート(以下、「AND」という)22、セット・リセット型のフリップフロップ(以下、「FF」という)23、及びタイマ24と、クロック制御手段である2入力AND25とで構成されている。
AND22の一方の入力端子と、機能ブロックであるS/P変換部131のデータ入力端子Dには、入力データDI1が共通に与えられるようになっている。AND22の他方の入力端子には、入力データDI1の開始タイミングを示す同期信号SYN1が与えられるようになっている。そして、AND22の出力側は、FF23のセット端子Sに接続されている。
【0011】
FF23は、セット端子S、リセット端子R及び出力端子Qを有しており、セット端子Sの入力信号が“1”になると出力端子Qの出力信号が“1”になり、リセット端子Rの入力信号が“1”になると出力端子Qの出力信号が“0”になる回路である。FF23の出力端子Qには、タイマ24の入力側が接続されている。タイマ24は、入力側に与えられる信号が“1”となっている間、計時を行い、所定の時間が経過したときに、その出力側に論理値“1”のタイムアウト信号TOを出力する機能を有している。タイマ24の出力側は、FF23のリセット端子Rに接続されている。
FF23の出力端子Qには、更に、AND25の一方の入力端子が接続されている。また、AND25の他方の入力端子には、マスタクロック信号MCが与えられている。そして、AND25の出力側は、S/P変換部131のクロック端子Cに接続されている。
【0012】
図4は、図3のクロック信号供給装置20の動作を示すタイムチャートである。以下、図4を参照しつつ動作を説明する。
図4の時刻t1において、AND22の入力側に与えられている入力データDI1と同期信号SYN1が同時に活性化されて“1”になると、この入力データDI1は有効な入力データであると判定されて、AND22の出力信号が“1”になる。これにより、FF23の出力端子Qから出力されるステータス信号STA1は、活性化されて“1”になる。ステータス信号STA1が“1”になると、タイマ24が起動されるとともに、AND25のゲートが開かれる。これにより、AND25を介してS/P変換部131のクロック端子Cに、マスタクロック信号MCがクロック信号CLK1として供給される。そして、S/P変換部131は、クロック信号CLK1に基づいて所定の論理動作を開始する。
時刻t1に起動されたタイマ24は計時を行い、S/P変換部131の処理のために予め定められた時間が経過したときに、その出力側のタイムアウト信号TO1を活性化して“1”にする。
【0013】
時刻t2において、タイムアウト信号TO1が“1”になると、FF23はリセットされ、その出力側のステータス信号STA1は“0”になる。ステータス信号STA1が“0”になると、AND25は閉じられ、S/P変換部131に対するクロック信号CLK1の出力は停止される。更に、ステータス信号STA1が“0”になるとタイマ24の動作は停止し、時刻t3において、このタイマ24の出力信号は“0”となり、初期状態に復旧する。
一方、時刻t4において同期信号SYN1が“1”になったときに、入力データDI1が“0”であると、この入力データDI1は無効な入力データであると判定されて、AND22の出力信号は“0”となり、FF23はセットされず、ステータス信号STA1は“0”の状態を持続する。これにより、S/P変換部131に対するクロック信号CLK1の出力は停止されたままとなる。
このように、本実施形態のクロック信号供給装置20は、各S/P変換部13i毎に、入力データDIiの有効/無効を判定して有効データの時にのみ、このS/P変換部13iの処理に必要な時間だけクロック信号CLKiを供給するように制御するクロック信号供給回路20iを有している。そのため、不必要なクロック信号CLKがS/P変換部13i等の機能ブロックに供給されることがなくなる。これにより、クロックノイズを減少させることができるとともに、不必要な論理動作が停止されることにより、消費電力の低減が可能となる。
【0014】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
(a) 図1は、ATM交換機への適用例を示したが、ATM伝送装置に対しても適用可能である。また、同期通信網や、パケット通信網等の、ATM以外の通信網についても、同様に適用可能である。
(b) ステータス発生手段21、及びクロック制御手段25は、図3の回路構成に限定されず、同様の機能を有する回路であれば、どのような回路構成でも良い。
(c) 図1において、S/P変換部131等の機能ブロックへの入力データDI1等は1本の信号線で直列に与えられるようになっているが、例えば、8本の信号線を用いてバイト単位で直列に与えるようにしても良い。その場合、特定の1本の信号線の先頭ビットが、入力データDI1等の有効/無効を示す表示ビットとなる。
(d) 図3の回路は、正論理で構成されているが、負論理で構成してもよい。
【0015】
【発明の効果】
以上詳細に説明したように、本発明によれば、各機能ブロックに直列に入力される入力データの有効/無効を判定し、有効データの場合にのみその処理に必要な動作用クロックを供給するクロック信号供給回路を有している。これにより、各機能ブロックには、必要なときにのみクロック信号が与えられるようになり、不必要なクロック信号によるノイズと消費電力を低減することができる。
【図面の簡単な説明】
【図1】本発明の実施形態のクロック信号供給装置を有するATM交換機の概略の構成図である。
【図2】従来の論理回路駆動装置の構成図である。
【図3】図1中のクロック信号供給装置の構成図である。
【図4】図3のクロック信号供給装置の動作を示すタイムチャートである。
【符号の説明】
131〜13m S/P変換部
20 クロック信号供給装置
201〜20m クロック信号供給回路
21 ステータス発生手段
22,25 AND(論理積ゲート)
23 FF(フリップフロップ)
24 タイマ
CLK1〜CLKm クロック信号
DI1〜DIm 入力データ
MC マスタクロック信号
STA1〜SATm ステータス信号
Claims (2)
- それぞれ有効または無効の表示ビットを有するセル入力データが入力される複数の入力線毎に設けられて該セル入力データを処理する直列/並列変換部を含む複数の機能ブロックのうちの直列/並列変換部に、動作用クロックを供給するクロック信号供給装置であって、
前記入力線毎に設けられ、該入力線に入力されるセル入力データからクロック信号と同期信号を抽出する複数の同期検出部と、
前記複数の同期検出部で抽出されたクロック信号に基づいてマスタクロック信号を生成するマスタクロック生成部と、
前記入力線毎に設けられ、該入力線に入力されるセル入力データが有効の表示ビットを有しているときに、対応する前記同期検出部から与えられる前記同期信号に従って対応する前記機能ブロックの直列/並列変換部に、前記マスタクロック信号を前記動作用クロックとして供給する複数のクロック信号供給回路とを、
備えたことを特徴とするクロック信号供給装置。 - 前記セル入力データは、非同期転送モード通信網におけるセル形式で構成され、かつ、前記複数の機能ブロックは、該非同期転送モード通信網における伝送装置または交換機内の論理処理を行う論理回路であることを特徴とする請求項1記載のクロック信号供給装置。
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