JP5202628B2 - 試験装置、伝送回路、試験装置の制御方法および伝送回路の制御方法 - Google Patents

Description

本発明は、試験装置、伝送回路、試験装置の制御方法および伝送回路の制御方法に関する。特に本発明は、被試験デバイスを試験する試験装置および試験装置の制御方法、並びに、データおよび当該データが有効か否かを示すデータイネーブル信号を送信回路から受信回路へと伝送する伝送回路および伝送回路の制御方法に関する。本出願は、下記の日本出願に関連し、下記の日本出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．特願２００８−１４４５８１ 出願日 ２００８年６月２日

半導体等を試験する試験装置は、被試験デバイスに与える試験信号の変化点を指定するタイミング信号を発生するタイミング発生器を備える（例えば、特許文献１参照。）。タイミング発生器は、基準クロックのタイミングから試験周期の開始タイミングまでの遅延時間を表わす試験周期データ、および、試験周期の開始タイミングから変化点までの遅延時間を示すタイミングデータが与えられる。そして、タイミング発生器は、遅延回路を用いて、試験周期データおよびタイミングデータに示された遅延時間分、基準クロックを遅延してタイミング信号を発生する。

特開２００４−３６１３４３号公報

ところで、試験装置は、周期発生器により発生された試験周期データを、継続接続された複数のフリップフロップにより伝播して、後段のタイミング発生器に与える。しかし、近年、被試験デバイスの高性能化および多ピン化に伴って、試験周期データのビット数は、増加している。また、周期発生器からタイミング発生器へ試験周期データを伝播するフリップフロップの段数も増加している。

また、試験装置は、１試験周期の範囲内において、複数のタイミング信号を発生する場合がある。このような場合、タイミング発生器は、並列に接続された複数の遅延回路を、試験周期データが与えられる毎に巡回的に１ずつ選択して動作させることにより、１試験周期の範囲内において複数のタイミング信号を発生可能としている。

しかし、近年、試験装置は、被試験デバイスの高性能化に伴って、１試験周期の範囲内において発生すべきタイミング信号の数が増加して、並列に接続するべき複数の遅延回路の数が増加している。上記の点は、試験装置の消費電力が増加する原因となっていた。

上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、基準クロックに同期して、試験周期の開始タイミングの基準となるタイミングを示す試験周期信号および前記試験周期信号から試験周期の開始タイミングまでの遅延量を表わす試験周期データを発生する試験周期発生器と、前記試験周期データにより指定された試験周期の開始タイミングを基準として、前記被試験デバイスとの間で信号を授受するタイミングを発生するタイミング発生器と、を備え、前記試験周期発生器は、試験周期の開始タイミングまでの時間における、前記基準クロックの周期より大きい単位の時間を示す上位ビットおよび前記基準クロックの周期以下の単位の時間を示す下位ビットを含む前記試験周期データおよび前記試験周期信号を発生する周期発生部と、前記基準クロックに同期して、前記試験周期データを取得して前記タイミング発生器へと出力するデータ取得部と、前記周期発生部が発生した前記試験周期データにおける予め定められた少なくとも１つのビットとして、予め定められたビット数の前記上位ビットが０か否かを検出する検出部と、前記試験周期データの前記上位ビットが０と検出された場合に、前記データ取得部が前記上位ビットの取得に用いる前記基準クロックの供給を停止するクロックゲート部と、前記試験周期データの前記上位ビットが０と検出された場合に、前記データ取得部からの前記上位ビットに代えて、０を前記タイミング発生器へと供給するデータ切替部と、を有する試験装置、および、このような試験装置の制御方法を提供する。

本発明の第２の形態においては、データおよび前記データが有効か否かを示すデータイネーブル信号を、送信回路から受信回路へと伝送する伝送回路であって、基準クロックに同期して、前記送信回路から前記データを取得して前記受信回路へと出力するデータ取得部と、前記データにおける予め定められた少なくとも１つのビットとして、予め定められたビット数の上位ビットが０か否かを検出する検出部と、前記データの前記上位ビットが０と検出された場合に、前記データ取得部が前記上位ビットの取得に用いる前記基準クロックの供給を停止するクロックゲート部と、前記データの前記上位ビットが０と検出された場合に、前記データ取得部からの前記上位ビットに代えて、０を前記受信回路へと供給するデータ切替部と、を備える伝送回路、および、このような伝送回路の制御方法を提供する。

本発明の第３の形態においては、被試験デバイスを試験する試験装置であって、前記被試験デバイスとの間で信号を授受するタイミングを示すタイミング信号の発生タイミングを指定するタイミングデータおよび前記タイミングデータが有効か否かを示すタイミングイネーブル信号を発生するタイミングデータ発生部と、基準クロックに同期して動作し、前記タイミングデータ発生部から有効な前記タイミングデータを受け取ってから、当該タイミングデータに含まれる前記基準クロックの周期以上の単位で時間を表わす上位側データ数分基準クロックをカウントした後に、当該タイミングデータの前記上位側データ以外の下位側データおよび当該タイミングデータの有効を示す前記タイミングイネーブル信号を出力するカウント部と、前記カウント部が有効な前記タイミングデータに含まれる前記上位側データ数をカウントしていない場合に、前記カウント部に対する前記基準クロックの供給を停止するクロックゲート部と、を備える試験装置、および、このような試験装置の制御方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

図１は、本実施形態に係る試験装置１０の構成を被試験デバイス２００とともに示す。 図２は、試験周期発生器２２が出力する試験周期データのビット構成の一例を示す。 図３は、基準クロック、試験周期発生器２２が出力する試験周期データおよび試験周期信号を示す。 図４は、本実施形態に係る試験周期発生器２２の構成を示す。 図５は、本実施形態に係る伝送回路４０の構成を示す。 図６は、データ取得部４８およびデータ切替部５６の構成の一例を示す。 図７は、検出部５０、クロックイネーブル信号伝送回路５２、第１クロックゲート部５４および試験周期信号伝送回路５８の構成の一例を示す。 図８は、伝送回路４０内の各信号のタイミングチャートの一例を示す。 図９は、本実施形態に係るタイミング発生器２４の構成を示す。 図１０は、複数のカウンタ遅延部１１４に入力されるタイミングイネーブル信号のタイミングチャートの一例を示す。 図１１は、複数のカウンタ遅延部１１４から出力されるタイミングイネーブル信号および下位側データのタイミングチャートの一例を示す。 図１２は、カウンタ遅延部１１４の構成を示す。 図１３は、カウンタ遅延部１１４内の各信号のタイミングチャートの一例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成を被試験デバイス２００とともに示す。試験装置１０は、試験信号を被試験デバイス２００に与え、当該試験信号に応じて被試験デバイス２００から出力された応答信号と期待値とを比較することにより、被試験デバイス２００を試験する。試験装置１０は、パターン発生部２０と、試験周期発生器２２と、タイミング発生器２４と、波形成形部２６と、ドライバ２８と、レベルコンパレータ３０と、タイミングコンパレータ３２と、判定部３４とを備える。

パターン発生部２０は、被試験デバイス２００に与える試験信号の波形を指定する試験パターン、および、試験信号を与えたことに応じて被試験デバイス２００から出力されるべき応答信号の論理値を指定する期待値パターンを発生する。また、パターン発生部２０は、試験信号の波形変化（エッジ）のタイミングおよび応答信号と期待値との比較タイミングを指定するための基準となる試験周期を指定するデータを発生する。また、パターン発生部２０は、試験周期毎に、当該試験周期の開始タイミングから試験信号の波形変化のタイミングまでの遅延時間または試験周期の開始タイミングから応答信号と期待値との比較タイミングまでの遅延時間を表す遅延データを発生する。

試験周期発生器２２は、基準クロックに同期して、試験周期の開始タイミングの基準となる試験周期信号および試験周期信号から試験周期の開始タイミングまでの遅延量を表わす試験周期データを発生する。試験周期発生器２２は、一例として、パターン発生部２０から試験周期を指定するデータを受け取り、受け取ったデータに応じて試験周期データを生成してよい。そして、試験周期発生器２２は、生成した試験周期データおよび試験周期信号を基準クロックに同期して発生する。

タイミング発生器２４は、試験周期データにより指定された試験周期の開始タイミングを基準として、被試験デバイス２００との間で信号を授受するタイミングを発生する。ここで、試験周期信号が発生された基準クロックのサイクルを、試験周期信号が有効を示すサイクルといい、試験周期信号が発生されていない基準クロックのサイクルを、基準周期信号が無効を示すサイクルという。また、本実施形態において、有効な試験周期データといった場合、試験周期信号が有効を示すタイミングにおいて取得された試験周期データを示し、無効な試験周期データといった場合、試験周期信号が有効を示すタイミングにおいて取得された試験周期データを示す。すなわち、本実施形態において、試験周期信号は、試験周期データの有効または無効を示す信号として機能する。タイミング発生器２４は、一例として、有効な試験周期データにより指定されたタイミングから、当該試験周期に対応する遅延データにより指定された遅延時間分遅延したタイミングにおいて、パルスであるタイミング信号を発生してよい。

波形成形部２６は、タイミング発生器２４から与えられたタイミング信号を基準として、試験パターンを成形した試験信号を生成する。すなわち、波形成形部２６は、試験パターンにより指定された波形であって、タイミング信号のタイミングにおいてレベルが変化する波形を有する試験信号を生成する。

ドライバ２８は、波形成形部２６により生成された試験信号を被試験デバイス２００に供給する。レベルコンパレータ３０は、試験信号に応じて被試験デバイス２００から出力された応答信号を受け取り、受け取った応答信号のレベルに応じた論理値を表す論理値信号を出力する。

タイミングコンパレータ３２は、レベルコンパレータ３０が出力した論理値信号により表された論理値を、タイミング発生器２４から与えられたタイミング信号のタイミングで取り込む。判定部３４は、タイミングコンパレータ３２が取り込んだ論理値と、パターン発生部２０により発生された期待値パターンにより指定された期待値とを比較して、比較結果を出力する。判定部３４は、一例として、タイミングコンパレータ３２が取り込んだ論理値と期待値とが一致する場合には、パスを表わす比較結果を出力し、タイミングコンパレータ３２が取り込んだ論理値と期待値とが一致しない場合には、フェイルを表わす比較結果を出力してよい。

図２は、試験周期発生器２２が出力する試験周期データのビット構成の一例を示す。試験周期データは、当該試験周期データがタイミング発生器２４に与えられた当該試験装置１０の基準クロックに同期したタイミング、すなわち、タイミング発生器２４が試験周期データを受け取ったタイミングから、当該試験周期データにより指定される試験周期の開始タイミングまでの遅延時間を表わす。

試験周期データは、複数のビットを含む。例えば図２の例においては、試験周期データは、（Ｊ＋Ｋ）ビット（Ｊ、Ｋは自然数）を含む。

試験周期データは、一例として、基準位置のビット（例えば図２のｎの位置のビット）が基準クロックの１周期（Ｔ時間）分の遅延時間を表す。そして、試験周期データは、基準位置のビットから上位に１ビットに進む毎に、各ビットが基準クロックの１周期の２倍、４倍、８倍、…２^Ｋ倍（Ｋは自然数）の遅延時間を表す。また、試験周期データは、基準位置のビットから下位に１ビットに進む毎に、各ビットが基準クロックの１周期の１／２倍、１／４倍、１／８倍、…、２^−Ｊ倍（Ｊは自然数）の遅延時間を表す。

以下、本実施形態において、試験周期データにおける基準クロックの１周期（Ｔ）以下の遅延時間を表す部分を、試験周期データの下位ビットと称する。また、本実施形態において、試験周期データにおける基準クロックの２周期（２×Ｔ）以上の遅延時間を表す部分を、試験周期データの上位ビットと称する。即ち、本実施形態において、試験周期データは、タイミング発生器２４が試験周期データを受け取ったタイミングから試験周期の開始タイミングまでの遅延時間における、基準クロックの周期より大きい単位の時間を示す上位ビットおよび基準クロックの周期以下の単位の時間を示す下位ビットを含む。

図３は、基準クロック、試験周期発生器２２が出力する試験周期データおよび試験周期信号を示す。試験周期発生器２２は、試験周期データおよび試験周期信号を、基準クロックに同期させて一対として出力する。さらに、試験周期発生器２２は、試験周期データおよび有効を示す試験周期信号を、試験周期毎に順次に出力する。この場合において、試験周期発生器２２は、基準クロックの１周期に、２以上の試験周期データを同時に出力しない。

従って、ある試験周期が基準クロックの２周期未満（２×Ｔ）の場合、即ち、ある試験周期データにより指定された試験周期の開始タイミングから、次の試験周期データにより指定された試験周期の開始タイミングまでの間隔が２周期未満の場合、試験周期発生器２２は、この２つの試験周期データを基準クロックの周期（Ｔ）の間隔で連続して出力する。すなわち、試験周期データの上位ビットが０である場合、当該試験周期データと次の試験周期データとを、基準クロックの周期の間隔で連続して出力する。

図４は、本実施形態に係る試験周期発生器２２の構成を示す。試験周期発生器２２は、周期発生部３８と、伝送回路４０とを有する。

周期発生部３８は、パターン発生部２０から試験周期を指定するデータを受け取り、受け取ったデータに応じて試験周期データおよび試験周期信号を、基準クロックに同期して発生する。伝送回路４０は、基準クロックに同期して、周期発生部３８から試験周期データおよび試験周期信号を取得してタイミング発生器２４へと伝送する。

図５は、本実施形態に係る伝送回路４０の構成を示す。伝送回路４０は、下位ビット取得用フリップフロップ４２と、上位ビット取得用フリップフロップ４４と、試験周期信号取得用フリップフロップ４６と、データ取得部４８と、検出部５０と、クロックイネーブル信号伝送回路５２と、第１クロックゲート部５４と、データ切替部５６と、試験周期信号伝送回路５８とを含む。

下位ビット取得用フリップフロップ４２は、周期発生部３８により発生された試験周期データの下位ビットを、基準クロックのタイミングで取得する。上位ビット取得用フリップフロップ４４は、周期発生部３８により発生された試験周期データの上位ビットを、基準クロックのタイミングで取得する。試験周期信号取得用フリップフロップ４６は、周期発生部３８により発生された試験周期信号を、基準クロックのタイミングで取得する。

データ取得部４８は、基準クロックに同期して、試験周期データを取得してタイミング発生器２４へと出力する。データ取得部４８は、一例として、下位ビット伝送回路６０と、上位ビット伝送回路６２とを含んでよい。下位ビット伝送回路６０は、基準クロックに同期して、試験周期データの下位ビットを取得してタイミング発生器２４と出力する。下位ビット伝送回路６０は、基準クロックに同期して、試験周期データの上位ビットを取得してタイミング発生器２４と出力する。

検出部５０は、周期発生部３８が発生した試験周期データの上位ビットが予め定められた値と一致するか否かを検出する。本実施形態においては、上位ビットの予め定められた値として、０が設定される。すなわち、本実施形態においては、検出部５０は、周期発生部３８が発生した試験周期データの上位ビットが０か否かを検出する。これにより、検出部５０は、当該試験周期データと次の試験周期データとが、基準クロックの周期で連続して出力される場合を、検出することができる。さらに、検出部５０は、周期発生部３８が試験周期データの無効を示す試験周期信号を発生したか否か、即ち、試験周期信号が発生されていないサイクルか否かを検出する。

そして、検出部５０は、上位ビットの取得に用いる基準クロックをデータ取得部４８へ供給するか否かを示すクロックイネーブル信号を発生する。より詳しくは、検出部５０は、周期発生部３８が試験周期データの無効を示す試験周期信号を発生した場合（即ち、試験周期信号が発生されていないサイクルの場合）、または、周期発生部３８が発生した試験周期データの上位ビットが予め定められた値（本実施形態においては０）と一致する場合に、無効を示すクロックイネーブル信号を発生する。また、検出部５０は、周期発生部３８が試験周期データの有効を示す試験周期信号を発生し（即ち、試験周期信号が発生されたサイクルの場合）、且つ、周期発生部３８が発生した試験周期データの上位ビットが予め定められた値（本実施形態においては０）と一致しない場合に、有効を示すクロックイネーブル信号を発生する。

クロックイネーブル信号伝送回路５２は、基準クロックに同期して、検出部５０が出力したクロックイネーブル信号を取得して伝播する。クロックイネーブル信号伝送回路５２は、一例として、データ取得部４８により伝播される試験周期データに同期して、検出部５０が出力したクロックイネーブル信号を継続接続された複数段のフリップフロップにより伝播してよい。

第１クロックゲート部５４は、基準クロックを受け取り、受け取った基準クロックを、試験周期データの上位ビットの取得に用いる基準クロックとしてデータ取得部４８に供給する。第１クロックゲート部５４は、一例として、受け取った基準クロックを上位ビット伝送回路６２に供給する。

ここで、第１クロックゲート部５４は、周期発生部３８が試験周期データの無効を示す試験周期信号を発生した場合（即ち、試験周期信号が発生されていないサイクルの場合）、または、試験周期データの上位ビットが予め定められた値（本実施形態においては０）と一致することが検出された場合に、データ取得部４８が当該試験周期データの上位ビットの取得に用いる基準クロックの供給を停止する。データ取得部４８が試験周期データの上位ビットを継続接続された複数のフリップフロップにより順次に伝播する場合であれば、第１クロックゲート部５４は、一例として、複数のフリップフロップのうちの当該試験周期データを伝播するフリップフロップに対する基準クロックの供給を停止してよい。より詳しくは、第１クロックゲート部５４は、一例として、クロックイネーブル信号伝送回路５２により同期して伝播される、ある段のフリップフロップにより取得されたクロックイネーブル信号が基準クロックの供給を停止することを示す場合に、上位ビット伝送回路６２における次段のフリップフロップに対する基準クロックの供給を停止してよい。

以上に加えて、第１クロックゲート部５４は、一例として、周期発生部３８が試験周期データの無効を示す試験周期信号を発生した場合に（即ち、試験周期信号が発生されていないサイクルの場合に）、データ取得部４８が当該試験周期データの上位ビットおよび上位ビット以外のビットの取得に用いる基準クロックの供給を停止する構成であってもよい。第１クロックゲート部５４は、一例として、周期発生部３８が試験周期データの無効を示す試験周期信号を発生した場合、当該試験周期データの全てのビットの取得に用いる基準クロックを停止する構成であってよい。

データ切替部５６は、試験周期データの上位ビットが予め定められた値（本実施形態においては０）と一致することが検出された場合に、データ取得部４８から出力される試験周期データの上位ビットに代えて、予め定められた値をタイミング発生器２４へと供給する。本実施形態においては、データ切替部５６は、試験周期データの上位ビットが０と検出された場合に、データ取得部４８からの上位ビットに代えて、０をタイミング発生器２４へと供給する。

試験周期信号伝送回路５８は、基準クロックに同期して、周期発生部３８が出力した試験周期信号を取得して伝播する。試験周期信号伝送回路５８は、一例として、データ取得部４８により伝播される試験周期データに同期して、周期発生部３８が出力したクロックイネーブル信号を継続接続された複数段のフリップフロップにより伝播してよい。

図６および図７は、伝送回路４０の具体的な回路構成の一例を示す。図６は、データ取得部４８およびデータ切替部５６の構成の一例を示す。図７は、検出部５０、クロックイネーブル信号伝送回路５２、第１クロックゲート部５４および試験周期信号伝送回路５８の構成の一例を示す。

下位ビット伝送回路６０は、一例として、図６に示されるような、基準クロックに同期して動作する、ｎ個（ｎは２以上の整数。）の継続接続されたフリップフロップ６４−１〜６４−ｎを含んでよい。このような下位ビット伝送回路６０は、基準クロックに同期して、試験周期データの下位ビットを先頭段のフリップフロップ６４−１により取得し、順次後段のフリップフロップ６４へと伝播し、最終段のフリップフロップ６４−ｎからタイミング発生器２４へと出力する。

上位ビット伝送回路６２は、一例として、図６に示されるような、下位ビット伝送回路６０に含まれるフリップフロップ６４と同数（即ち、ｎ個）の継続接続されたフリップフロップ６６−１〜６６−ｎを含んでよい。このような上位ビット伝送回路６２は、基準クロックに同期して、試験周期データの上位ビットを先頭段のフリップフロップ６６−１により取得し、順次後段のフリップフロップ６６へと伝播し、最終段のフリップフロップ６６−ｎからタイミング発生器２４へと出力する。なお、下位ビット伝送回路６０に含まれるｎ個のフリップフロップ６６のそれぞれは、後述する第１クロックゲート部５４を介して与えられた基準クロックに同期して動作する。

検出部５０は、一例として、図７に示されるように、検出部内ＯＲ回路７２と、検出部内ＡＮＤ回路７４とを含んでよい。検出部内ＯＲ回路７２は、試験周期データの上位ビットのそれぞれを受け取り、各ビットの値をＯＲ演算した結果を出力する。このような検出部内ＯＲ回路７２は、試験周期データの上位ビットが０の場合に無効、０以外の場合に有効を表わす信号を出力する。

検出部内ＡＮＤ回路７４は、検出部内ＯＲ回路７２の出力信号と、周期発生部３８が発生した試験周期信号とをＡＮＤ演算した結果を出力する。そして、このような検出部５０は、検出部内ＡＮＤ回路７４の出力信号を、クロックイネーブル信号として出力する。これにより、検出部５０は、周期発生部３８が試験周期データの無効を示す試験周期信号を発生した場合（即ち、試験周期信号が発生されていないサイクルの場合）、または、周期発生部３８が発生した試験周期データの上位ビットが０である場合に、無効を示すクロックイネーブル信号を発生することができる。また、検出部５０は、周期発生部３８が試験周期データの有効を示す試験周期信号を発生し、且つ、周期発生部３８が発生した試験周期データの上位ビットが０以外の場合に、有効を示すクロックイネーブル信号を発生することができる。

クロックイネーブル信号伝送回路５２は、一例として、図７に示されるような、上位ビット伝送回路６２に含まれるフリップフロップ６６と同数（即ち、ｎ個）の継続接続されたフリップフロップ７６−１〜７６−ｎを含んでよい。このようなクロックイネーブル信号伝送回路５２は、基準クロックに同期して、検出部５０が出力したクロックイネーブル信号を先頭段のフリップフロップ７６−１により取得し、順次後段のフリップフロップ７６へと伝播する。

第１クロックゲート部５４は、一例として、図７に示されるように、上位ビット伝送回路６２に含まれるフリップフロップ６６と同数（即ち、ｎ個）のゲート回路７８−１〜７８−ｎを含んでよい。ｎ個のゲート回路７８−１〜７８−ｎのそれぞれは、上位ビット伝送回路６２に含まれるｎ個のフリップフロップ６６−１〜６６−ｎのそれぞれに対応する。ｎ個のゲート回路７８−１〜７８−ｎのそれぞれは、基準クロックを受け取り、上位ビット伝送回路６２に含まれる対応するフリップフロップ６６に供給する。

さらに、ｎ個のゲート回路７８−１〜７８−ｎのそれぞれは、クロックイネーブル信号伝送回路５２内の対応するフリップフロップ７６に対して入力されるクロックイネーブル信号を受け取る。そして、ｎ個のゲート回路７８−１〜７８−ｎのそれぞれは、受け取ったクロックイネーブル信号が有効であれば、上位ビット伝送回路６２に含まれる対応するフリップフロップ６６に基準クロックを供給し、受け取ったクロックイネーブル信号が無効であれば、上位ビット伝送回路６２に含まれる対応するフリップフロップ６６への基準クロックの供給を停止する。これにより、第１クロックゲート部５４は、上位ビット伝送回路６２が試験周期データの上位ビットを継続接続されたｎ個のフリップフロップ６６−１〜６６−ｎにより順次に伝播する場合において、複数のフリップフロップ６６−１〜６６−ｎのうちの当該試験周期データを伝播するフリップフロップ６６に対する基準クロックの供給を停止することができる。

データ切替部５６は、一例として、図６に示されるように、試験周期データのそれぞれのビットの値に対応した１又は複数のデータ切替部内ＡＮＤ回路６８を含んでよい。１又は複数のデータ切替部内ＡＮＤ回路６８のそれぞれは、上位ビット伝送回路６２が出力した試験周期データの対応するビットの値と、クロックイネーブル信号伝送回路５２の最終段のフリップフロップ７６−ｎが出力したクロックイネーブル信号とをＡＮＤ演算した信号を出力する。

そして、このようなデータ切替部５６は、データ切替部内ＡＮＤ回路６８の出力信号を試験周期データの上位ビットとしてタイミング発生器２４へ出力する。これにより、データ切替部５６は、上位ビット伝送回路６２が出力した試験周期データが有効であり且つ試験周期データの上位ビットが０と検出されなかった場合（即ち、クロックイネーブル信号が有効の場合）、上位ビット伝送回路６２が出力した値をそのまま試験周期データの上位ビットとしてタイミング発生器２４へと出力することができる。

また、このようなデータ切替部５６は、上位ビット伝送回路６２が出力した試験周期データが無効である場合または試験周期データの上位ビットが０と検出された場合（即ち、クロックイネーブル信号が無効の場合）、０を試験周期データの上位ビットとしてタイミング発生器２４への出力することができる。これにより、データ切替部５６は、上位ビット伝送回路６２が出力した試験周期データが無効である場合には、タイミング発生器２４に対して不要なデータの出力を禁止することができる。さらに、データ切替部５６は、試験周期データの上位ビットが０と検出された場合には、タイミング発生器２４に対して正しいデータを出力することができる。

試験周期信号伝送回路５８は、一例として、図７に示されるような、上位ビット伝送回路６２に含まれるフリップフロップ６６と同数（即ち、ｎ個）の継続接続されたフリップフロップ８０−１〜８０−ｎを含んでよい。このような試験周期信号伝送回路５８は、基準クロックに同期して、周期発生部３８が出力した試験周期信号を先頭段のフリップフロップ８０−１により取得し、順次後段のフリップフロップ８０へと伝播し、最終段のフリップフロップ８０−ｎからタイミング発生器２４へと出力する。

図８は、伝送回路４０内の各信号のタイミングチャートの一例を示す。なお、本例は、周期発生部３８から出力された８ビットの試験周期データおよび試験周期信号を、継続接続された３段のフリップフロップにより、タイミング発生器２４へ伝送する場合のタイミングチャートの一例を示す。また、本例の試験周期データは、４ビットの上位ビットと、４ビットの下位ビットを含む。

図８の（Ａ）は、基準クロックを示す。図８の（Ｂ）のＲＡＴＥ＿ＩＮは、周期発生部３８が発生した試験周期信号を示す。図８の（Ｃ）のＲＡＴＥＤＴ［７：０］＿ＩＮは、周期発生部３８が発生した試験周期データを示す。

図８の（Ｄ）のｇｃｋｌ＿１は、第１クロックゲート部５４が上位ビット伝送回路６２の１段目のフリップフロップ６６に与える基準クロックを示す。図８の（Ｅ）のＲＡＴＥＤＴ＿１［３：０］は、下位ビット伝送回路６０の１段目のフリップフロップ６４が取得する試験周期データの下位ビットの値を示す。図８の（Ｆ）のＲＡＴＥＤＴ＿１［７：４］は、上位ビット伝送回路６２の１段目のフリップフロップ６６が取得する試験周期データの下位ビットの値を示す。

図８の（Ｇ）のｇｃｋｌ＿２は、第１クロックゲート部５４が上位ビット伝送回路６２の２段目のフリップフロップ６６に与える基準クロックを示す。図８の（Ｈ）のＲＡＴＥＤＴ＿２［３：０］は、下位ビット伝送回路６０の２段目のフリップフロップ６４が取得する試験周期データの下位ビットの値を示す。図８の（Ｉ）のＲＡＴＥＤＴ＿２［７：４］は、上位ビット伝送回路６２の２段目のフリップフロップ６６が取得する試験周期データの下位ビットの値を示す。

図８の（Ｊ）のｇｃｋｌ＿３は、第１クロックゲート部５４が上位ビット伝送回路６２の３段目のフリップフロップ６６に与える基準クロックを示す。図８の（Ｋ）のＲＡＴＥＤＴ＿３［３：０］は、下位ビット伝送回路６０の３段目のフリップフロップ６４が取得する試験周期データの下位ビットの値を示す。図８の（Ｌ）のＲＡＴＥＤＴ＿３［７：４］は、上位ビット伝送回路６２の３段目のフリップフロップ６６が取得する試験周期データの下位ビットの値を示す。

図８の（Ｍ）のＲＡＴＥ＿ＯＵＴは、伝送回路４０がタイミング発生器２４へと出力する試験周期信号を示す。図８の（Ｎ）のＲＡＴＥＤＴ［７：０］＿ＯＵＴは、伝送回路４０がタイミング発生器２４へと出力する試験周期データを示す。

図８の（Ｃ）に示されるように、周期発生部３８は、値が"０ｘ０Ｃ"の試験周期データ（ＲＡＴＥ１）、値が"０ｘ２３"の試験周期データ（ＲＡＴＥ２）、値が"０ｘ３７"の試験周期データ（ＲＡＴＥ３）、値が"０ｘ０５"の試験周期データ（ＲＡＴＥ４）、値が"０ｘＦ１"の試験周期データ（ＲＡＴＥ５）を順次に発生する。

ここで、値が"０ｘ２３"の試験周期データ（ＲＡＴＥ２）、値が"０ｘ３７"の試験周期データ（ＲＡＴＥ３）および値が"０ｘＦ１"の試験周期データ（ＲＡＴＥ５）は、上位ビットが０ではない。このような場合、第１クロックゲート部５４は、図８の（Ｄ）、（Ｇ）、（Ｊ）に示されるように、これら試験周期データ（ＲＡＴＥ１、ＲＡＴＥ３、ＲＡＴＥ５）に対応して、各基準クロックを上位ビット伝送回路６２へ供給する。

これに対して、値が"０ｘ０Ｃ"の試験周期データ（ＲＡＴＥ１）および値が"０ｘ０５"の試験周期データ（ＲＡＴＥ４）は、上位ビットが０である。従って、これらの試験周期データの次の基準クロックの周期において、他の試験周期データ（ＲＡＴＥ２、ＲＡＴＥ５）が発生される。このような場合、第１クロックゲート部５４は、図８の（Ｄ）、（Ｇ）、（Ｊ）に示されるように、これら試験周期データ（ＲＡＴＥ１、ＲＡＴＥ４）に対応する各基準クロックの上位ビット伝送回路６２への供給を停止する。これにより、第１クロックゲート部５４は、試験周期データの上位ビットが０である場合において、上位ビット伝送回路６２において消費される電力を低減することができる。

また、図８の（Ｌ）、（Ｍ）に示されるように、データ切替部５６は、値が"０ｘ０Ｃ"の試験周期データ（ＲＡＴＥ１）および値が"０ｘ０５"の試験周期データ（ＲＡＴＥ４）をタイミング発生器２４へと出力する場合、上位ビットの値を"０"に置き換えて出力する。これにより、データ切替部５６は、上位ビット伝送回路６２に対する基準クロックの供給が停止されて、上位ビット伝送回路６２が正しい値を伝送していない場合において、最終段において正しい値に置き換えた試験周期データをタイミング発生器２４に出力することができる。

また、図８の（Ｂ）に示されるように、値が"０ｘ２３"の試験周期データ（ＲＡＴＥ２）から、値が"０ｘ３７"の試験周期データ（ＲＡＴＥ３）までの試験周期信号は、無効を示している。また、値が"０ｘ３７"の試験周期データ（ＲＡＴＥ３）から、値が"０ｘ０５"の試験周期データ（ＲＡＴＥ４）までの試験周期信号も、無効を示している。このような場合、第１クロックゲート部５４は、図８の（Ｄ）、（Ｇ）、（Ｊ）に示されるように、試験周期信号が無効を示している期間においては、各基準クロックの上位ビット伝送回路６２への供給を停止する。これにより、第１クロックゲート部５４は、試験周期データが無効を示している場合において、上位ビット伝送回路６２において消費される電力を低減することができる。

以上のように、本実施形態に係る伝送回路４０は、周期発生部３８から出力される試験周期データが無効を示す試験周期信号を発生した場合、または、試験周期データの上位ビットの値が予め定められた値と一致することが検出された場合に、データ取得部４８に対する、当該試験周期データの上位ビットを取得および伝播するための基準クロックの供給を停止する。そして、伝送回路４０は、試験周期データの上位ビットの値が予め定められた値と一致することが検出された場合に、データ取得部４８が出力した当該試験周期データの上位ビットの値に代えて、予め定められた値をタイミング発生器２４に出力する。

これにより、伝送回路４０によれば、周期発生部３８からタイミング発生器２４へ有効な試験周期データを伝播させることができるとともに、無効な試験周期データの伝播に用いる基準クロックを停止して消費電力を低減することができる。さらに、伝送回路４０によれば、有効な試験周期データの上位ビットが予め定められた値の場合においては、当該有効な試験周期データの上位ビットの伝播に用いる基準クロックを停止して、消費電力を低減することができる。

特に、試験周期データの上位ビットが０の場合、有効な試験周期データが基準クロックの間隔で連続して伝播されるので、消費電力が大きくなる。従って、試験周期データの上位ビットが０の場合に、当該有効な試験周期データの上位ビットの伝播に用いる基準クロックを停止することにより、消費電力を効率良く低減することができる。

なお、このような伝送回路４０において、データ取得部４８の上位ビット伝送回路６２は、試験周期データの上位ビット（即ち、基準クロックの周期より大きい単位の時間を示すビット部分）に代えて、試験周期データのうちの予め定められた少なくとも１つのビット（以下、対象ビットと称する。）を、タイミング発生器２４へと伝播する構成であってよい。この場合、下位ビット伝送回路６０は、試験周期データのうちの対象ビット以外のビットを、タイミング発生器２４へと伝播する。

また、この場合、検出部５０は、対象ビットが予め定められた値と一致するか否かを検出する。また、この場合、第１クロックゲート部５４は、周期発生部３８が試験周期データの無効を示す試験周期信号を発生した場合、または、試験周期データにおける対象ビットが予め定められた値と一致することが検出された場合に、データ取得部４８が対象ビットの取得に用いる基準クロックの供給を停止する。そして、この場合、データ切替部５６は、試験周期データにおける対象ビットが予め定められた値と一致することが検出された場合に、データ取得部４８からの対象ビットに代えて、予め定められた値をタイミング発生器２４へと供給する。このような構成であっても、伝送回路４０は、当該有効な試験周期データの対象ビットの伝播に用いる基準クロックを停止して、消費電力を低減することができる。

さらに、また、このような伝送回路４０は、試験装置１０以外の他の装置に備えられてよい。すなわち、伝送回路４０は、データ、および、当該データが有効か否かを示すデータイネーブル信号を、送信回路から受信回路へと伝送するものであってよい。

この場合、伝送回路４０は、周期発生部３８から試験周期データおよび試験周期信号を受け取ることに代えて、送信回路からデータおよびデータイネーブル信号を受け取る。そして、伝送回路４０は、タイミング発生器２４へ試験周期データおよび試験周期信号を出力することに代えて、受信回路へデータおよびデータイネーブル信号を出力する。これにより、伝送回路４０によれば、送信回路から受信回路へとデータおよびデータイネーブル信号を伝送する場合においても、消費電力を低減することができる。

図９は、本実施形態に係るタイミング発生器２４の構成を示す。タイミング発生器２４は、タイミングデータ発生部１１０と、分配部１１２と、複数のカウンタ遅延部１１４（１１４−１〜１１４−ｍ）と、第１合成部１１６と、第２合成部１１８と、微小遅延部１２０とを有する。

タイミングデータ発生部１１０は、被試験デバイス２００との間で信号を授受するタイミングを示すタイミング信号の発生タイミングを指定するタイミングデータ、および、タイミングデータが有効か否かを示すタイミングイネーブル信号を発生する。タイミングデータは、当該タイミングデータが受け取られたタイミングからタイミング信号の発生タイミングまでの遅延時間を、基準クロックの周期より小さい精度で表わす。

タイミングデータ発生部１１０は、一例として、試験周期発生器２２から受け取った試験周期データと、パターン発生部２０から与えられた遅延データとを加算する加算部１３２を含んでよい。タイミングデータ発生部１１０は、加算部１３２による加算結果をタイミングデータとして出力してよい。また、タイミングデータ発生部１１０は、試験周期発生器２２から受け取った試験周期信号を、試験周期データと遅延データとの加算処理により費やされる時間分遅延させて、タイミングイネーブル信号として出力してよい。

分配部１１２は、タイミングデータ発生部１１０から順次出力される有効なタイミングデータおよびタイミングイネーブル信号を、複数のカウンタ遅延部１１４のいずれか一つに分配する。分配部１１２は、タイミングデータ発生部１１０から有効なタイミングデータおよびタイミングイネーブル信号が出力される毎に、複数のカウンタ遅延部１１４のいずれか一つを巡回的に選択し、選択した一のカウンタ遅延部１１４に有効なタイミングデータおよびタイミングイネーブル信号を供給する。

複数のカウンタ遅延部１１４のそれぞれは、分配部１１２により分配されたタイミングデータおよびタイミングイネーブル信号を受け取る。複数のカウンタ遅延部１１４のそれぞれは、受け取ったタイミングデータを、当該タイミングデータに含まれる基準クロックの周期以上の単位で遅延時間を表わすデータ部分である上位側データと、当該タイミングデータに含まれる上位側データ以外の他のデータ部分である下位側データとに分離する。上位側データは、一例として、当該タイミングデータが受け取られたタイミングからタイミング信号の発生タイミングまでの遅延時間を基準クロックの周期単位の精度で表わしたデータであってよい。下位側データは、遅延時間における基準クロックの周期未満の成分を表わしたデータであってよい。

複数のカウンタ遅延部１１４のそれぞれは、有効なタイミングデータを受け取ったタイミングから、当該タイミングデータの一部に含まれる上位側データ分、基準クロックをカウントする。そして、複数のカウンタ遅延部１１４のそれぞれは、タイミングデータを受け取ったタイミングから、上位側データ分基準クロックをカウントした後にタイミングイネーブル信号を出力する。さらに、複数のカウンタ遅延部１１４のそれぞれは、当該タイミングデータに含まれる下位側データをタイミングイネーブル信号に同期させて出力する。

第１合成部１１６は、複数のカウンタ遅延部１１４のそれぞれから出力されたタイミングイネーブル信号を多重合成して一の信号として微小遅延部１２０に供給する。第１合成部１１６は、一例として、複数のカウンタ遅延部１１４のそれぞれから出力されたタイミングイネーブル信号をＯＲ演算により一の信号に合成して微小遅延部１２０に供給する。

第２合成部１１８は、複数のカウンタ遅延部１１４のそれぞれから出力されたタイミングデータに含まれる下位側データを多重合成して一の信号として微小遅延部１２０に供給する。第２合成部１１８は、一例として、複数のカウンタ遅延部１１４のそれぞれから出力された下位側データをＯＲ演算により多重合成して一の信号として微小遅延部１２０に供給する。なお、複数のカウンタ遅延部１１４のそれぞれは、他の分配部１１２が有効な下位側データを出力している場合、下位側データとして０を出力する。

微小遅延部１２０は、第１合成部１１６から受け取ったタイミングイネーブル信号を、第２合成部１１８から受け取ったタイミングデータに含まれる下位側データに応じた時間分、遅延させる。微小遅延部１２０は、受け取った信号を与えられた設定値に応じた時間分遅延させる可変遅延素子であってよい。微小遅延部１２０は、遅延したタイミングイネーブル信号を、被試験デバイス２００との間で信号を授受するタイミングを示すタイミング信号として後段の波形成形部２６またはタイミングコンパレータ３２に供給する。

このような構成のタイミング発生器２４によれば、複数のカウンタ遅延部１１４によりタイミングイネーブル信号を基準クロックの周期精度で遅延させることができる。さらに、このようなタイミング発生器２４によれば、複数のカウンタ遅延部１１４のそれぞれにより遅延されたタイミングイネーブル信号を、微小遅延部１２０により更に基準クロックの周期未満の精度で遅延させることができる。

図１０は、複数のカウンタ遅延部１１４に入力されるタイミングイネーブル信号のタイミングチャートの一例を示す。図１０の（Ａ）は、基準クロックを示す。図１０の（Ｂ）は、分配部１１２が受け取るタイミングイネーブル信号を示す。

図１０の（Ｃ）は、第１のカウンタ遅延部１１４−１が分配部１１２から受け取るタイミングイネーブル信号を示す。図１０の（Ｄ）は、第２のカウンタ遅延部１１４−２が分配部１１２から受け取るタイミングイネーブル信号を示す。図１０の（Ｅ）は、第３のカウンタ遅延部１１４−３が分配部１１２から受け取るタイミングイネーブル信号を示す。

分配部１１２は、タイミングデータ発生部１１０からタイミングイネーブル信号を受け取る毎に、複数のカウンタ遅延部１１４を１ずつ順番に選択して受け取ったタイミングイネーブル信号を分配する。例えば、分配部１１２は、図１０の（Ｃ）に示されるように、時刻ｔ２１において受け取ったタイミングイネーブル信号を第１のカウンタ遅延部１１４−１に分配する。また、分配部１１２は、図１０の（Ｄ）に示されるように、時刻ｔ２１の次の時刻ｔ２２において受け取ったタイミングイネーブル信号を第２のカウンタ遅延部１１４−２に分配する。また、分配部１１２は、図１０の（Ｅ）に示されるように、時刻ｔ２２の次の時刻ｔ２３において受け取ったタイミングイネーブル信号を第３のカウンタ遅延部１１４−３に分配する。

図１１は、複数のカウンタ遅延部１１４から出力されるタイミングイネーブル信号および下位側データのタイミングチャートの一例を示す。

図１１の（Ａ）は、第１のカウンタ遅延部１１４−１から出力されるタイミングイネーブル信号を示す。図１１の（Ｂ）は、第１のカウンタ遅延部１１４−１から出力される下位側データを示す。図１１の（Ｃ）は、第２のカウンタ遅延部１１４−２から出力されるタイミングイネーブル信号を示す。図１１の（Ｄ）は、第２のカウンタ遅延部１１４−２から出力される下位側データを示す。図１１の（Ｅ）は、第３のカウンタ遅延部１１４−３から出力されるタイミングイネーブル信号を示す。図１１の（Ｆ）は、第３のカウンタ遅延部１１４−３から出力される下位側データを示す。

図１１の（Ｅ）は、第１合成部１１６から出力されるタイミングイネーブル信号を示す。図１１の（Ｆ）は、第２合成部１１８から出力される下位側データを示す。

第１合成部１１６は、複数のカウンタ遅延部１１４のそれぞれから別個に出力されたタイミングイネーブル信号を多重合成して一の信号として微小遅延部１２０に供給する。同様に、第２合成部１１８は、複数のカウンタ遅延部１１４のそれぞれから別個に出力されたタイミングデータに含まれる下位側データを多重合成して一の信号として微小遅延部１２０に供給する。

このように、分配部１１２は、複数のカウンタ遅延部１１４を１ずつ巡回的に選択して、基準クロックの周期単位の遅延処理をインターリーブして実行させる。これにより、タイミング発生器２４によれば、ある試験周期において指定されるタイミング信号が、当該試験周期を超えて次の試験周期の範囲内において発生される結果、次の試験周期の範囲において複数のタイミング信号が発生される場合であっても、動作を破綻させずに、タイミング信号を発生させ続けることができる。

図１２は、カウンタ遅延部１１４の構成を示す。複数のカウンタ遅延部１１４のそれぞれは、同一の構成を有する。カウンタ遅延部１１４は、カウント部１４０と、状態保持部１４２と、第２クロックゲート部１４４とを含む。

カウント部１４０は、第２クロックゲート部１４４から与えられる基準クロックに同期して動作する。カウント部１４０は、タイミングデータ発生部１１０から有効なタイミングデータを受け取ってから、当該タイミングデータに含まれる基準クロックの周期以上の単位で時間を表わす上位側データ数分基準クロックをカウントした後に、当該タイミングデータの上位側データ以外の下位側データおよび当該タイミングデータの有効を示すタイミングイネーブル信号を出力する。カウント部１４０は、一例として、状態保持部１４２がカウント中であることを示す状態信号を保持しており、かつ、カウント値が、上位側データ数をカウントした後の値となった場合に、タイミングデータの有効を示すタイミングイネーブル信号を出力してよい。

カウント部１４０は、一例として、ゼロ検出部１５０と、反転回路１５２と、カウンタ１５４と、第１ＡＮＤ回路１５６と、第１フリップフロップ１５８と、第２ＡＮＤ回路１６０とを含んでよい。ゼロ検出部１５０は、カウンタ１５４のカウント値が０の場合に有効を示す信号を出力し、カウンタ１５４のカウント値が０以外の場合に無効を示す信号を出力する。反転回路１５２は、ゼロ検出部１５０の出力信号の論理を反転してカウンタ１５４のＤＥＣ端子に与える。

カウンタ１５４は、分配部１１２から与えられたタイミングイネーブル信号が有効を示す場合に、タイミングデータ発生部１１０から出力されたタイミングデータの上位側データをカウント値として取得する。そして、カウンタ１５４は、ＤＥＣ端子に与えられた信号が有効を示す場合（すなわち、カウンタ１５４のカウント値が０以外の場合）、取得したカウント値を、与えられた基準クロックに同期して１ずつ減少させる。

第１ＡＮＤ回路１５６は、ゼロ検出部１５０の出力信号が有効を示し且つ状態保持部１４２が出力する状態信号が有効を示す場合、有効を示すタイミングイネーブル信号を出力する。第１フリップフロップ１５８は、分配部１１２から与えられたタイミングイネーブル信号が有効を示す場合に、タイミングデータ発生部１１０から出力されたタイミングデータの下位側データを取得する。第２ＡＮＤ回路１６０は、ゼロ検出部１５０の出力信号が有効を示し且つ状態保持部１４２が出力する状態信号が有効を示す場合、第１フリップフロップ１５８が取得した下位側データを出力する。

このような構成のカウント部１４０は、有効なタイミングデータを受け取ってから、当該タイミングデータに含まれる上位側データに示される値分基準クロックをカウントし、カウントした後に、下位側データおよびタイミングデータの有効を示すタイミングイネーブル信号を出力することができる。

状態保持部１４２は、カウント部１４０が有効なタイミングデータに含まれる上位側データ数のカウント中であるか否かを示す状態信号を保持する。状態保持部１４２は、一例として、カウント部１４０がカウント中である場合には有効、カウント部１４０がカウント中でない場合には無効を示す状態信号を出力してよい。

状態保持部１４２は、一例として、第１ＯＲ回路１６２と、第２フリップフロップ１６４とを含んでよい。第１ＯＲ回路１６２は、カウント部１４０のゼロ検出部１５０の出力信号が有効を示す場合（すなわち、カウンタ１５４のカウント値が０の場合）、または、分配部１１２から与えられたタイミングイネーブル信号が有効を示す場合、有効を示す信号を出力する。第２フリップフロップ１６４は、基準クロックに同期して動作し、第１ＯＲ回路１６２の出力信号が有効を示す場合、分配部１１２から与えられたタイミングイネーブル信号を取得する。このような第１ＯＲ回路１６２は、分配部１１２から有効を示すタイミングイネーブル信号が与えられると、有効を示す値の保持を開始する。そして、第１ＯＲ回路１６２は、カウンタ１５４のカウント値が０となったことに応じて無効を示す値の保持を開始する。以後、第１ＯＲ回路１６２は、次に有効を示すタイミングイネーブル信号が与えられるまで、無効を示す値を保持し続ける。

第２クロックゲート部１４４は、カウント部１４０が有効なタイミングデータに含まれる上位側データ数をカウントしていない場合に、カウント部１４０に対する基準クロックの供給を停止する。より詳しくは、第２クロックゲート部１４４は、タイミングデータの有効を示すタイミングイネーブル信号を受け取ったことに応じてカウント部１４０に対する基準クロックの供給を開始する。そして、第２クロックゲート部１４４は、カウント部１４０のカウント値が、上位側データ数をカウントした後の値となったことに応じてカウント部１４０に対する基準クロックの供給を停止する。

第２クロックゲート部１４４は、一例として、第２ＯＲ回路１６６と、ゲート回路１６８とを含んでよい。第２ＯＲ回路１６６は、カウント部１４０のゼロ検出部１５０の出力信号が無効を示す場合（すなわち、カウンタ１５４のカウント値が０以外の場合）、または、分配部１１２から与えられたタイミングイネーブル信号が有効を示す場合、有効を示すクロックイネーブル信号を出力する。

ゲート回路１６８は、第２ＯＲ回路１６６からクロックイネーブル信号を受け取る。そして、ゲート回路１６８は、クロックイネーブル信号が有効を示す場合（即ち、カウンタ１５４のカウント値が０以外の場合または分配部１１２から与えられたタイミングイネーブル信号が有効を示す場合）、カウント部１４０内のカウンタ１５４および第１フリップフロップ１５８に基準クロックを供給する。ゲート回路１６８は、クロックイネーブル信号が無効を示す場合、カウント部１４０内のカウンタ１５４および第１フリップフロップ１５８への基準クロックの供給を停止する。

より詳しくは、第２クロックゲート部１４４は、タイミングデータの有効を示すタイミングイネーブル信号を受け取ったことに応じてカウンタ１５４および第１フリップフロップ１５８に対する基準クロックの供給を開始する。そして、第２クロックゲート部１４４は、カウンタ１５４のカウント値が、０となったことに応じてカウンタ１５４および第１フリップフロップ１５８に対する基準クロックの供給を停止する。

このようなカウンタ遅延部１１４は、カウント部１４０が有効に動作する期間において当該カウント部１４０に対して基準クロックを供給し、カウント部１４０が有効に動作しない期間において当該カウント部１４０に対する基準クロックの供給を停止する。これにより、カウンタ遅延部１１４は、カウント部１４０の消費電流を低減することができる。

図１３は、カウンタ遅延部１１４内の各信号のタイミングチャートの一例を示す。図１３の（Ａ）は、基準クロックを示す。図１３の（Ｂ）は、カウンタ遅延部１１４が受け取るタイミングイネーブル信号を示す。図１３の（Ｃ）は、カウンタ遅延部１１４が受け取るタイミングイネーブル信号を示す。図１３の（Ｄ）は、カウンタ１５４のカウント値を示す。

図１３の（Ｅ）は、第２フリップフロップ１６４が出力する状態信号を示す。図１３の（Ｆ）は、第１フリップフロップ１５８が保持する下位側データを示す。図１３の（Ｇ）は、カウンタ１５４および第１フリップフロップ１５８に与えられる基準クロックを示す。図１３の（Ｈ）は、カウンタ遅延部１１４が出力するタイミングイネーブル信号を示す。図１３の（Ｉ）は、カウンタ遅延部１１４が出力する下位側データを示す。

カウンタ遅延部１１４は、図１３の（Ｂ）に示されるように、時刻ｔ４１において、分配部１１２から有効を示すタイミングイネーブル信号を受け取る。分配部１１２から有効を示すタイミングイネーブル信号を受け取ると、第２フリップフロップ１６４は、図１３の（Ｅ）に示されるように、次の基準クロックのタイミングから、有効を示す値の保持を開始する。

また、分配部１１２から有効を示すタイミングイネーブル信号を受け取ると、ゲート回路１６８は、図１３の（Ｇ）に示されるように、次の基準クロックのタイミングにおいて（時刻ｔ４２）、カウンタ１５４および第１フリップフロップ１５８に対して、基準クロック（ｇｃｌｋ）の供給を開始する。この結果、カウンタ１５４は、図１３の（Ｄ）に示されるように、タイミングイネーブル信号を受け取ったタイミングにおけるタイミングデータの上位側データ（例えば、０ｘ８）をカウント値として取り込み、以後、カウント値を１ずつデクリメントする。また、第１フリップフロップ１５８は、図１３の（Ｆ）に示されるように、タイミングイネーブル信号を受け取ったタイミングにおけるタイミングデータの下位側データ（例えば、０ｘＣ）を取り込む。

第１ＡＮＤ回路１５６は、図１３の（Ｈ）に示されるように、カウンタ１５４のカウント値が０に達した時刻ｔ４３において、タイミングイネーブル信号を出力する。また、第２ＡＮＤ回路１６０は、図１３の（Ｉ）に示されるように、第１ＡＮＤ回路１５６によるタイミングイネーブル信号の出力に同期して、第１フリップフロップ１５８が保持している下位側データを出力する。

そして、ゲート回路１６８は、図１３の（Ｇ）に示されるように、カウンタ１５４のカウント値が０に達すると、次の基準クロックのタイミングにおいて（時刻ｔ４４）、カウンタ１５４および第１フリップフロップ１５８に対する基準クロック（ｇｃｌｋ）の供給を停止する。また、第２フリップフロップ１６４は、図１３の（Ｅ）に示されるように、カウンタ１５４のカウント値が０に達すると、次の基準クロックのタイミングから、無効を示す値の保持を開始する。

このようにカウンタ遅延部１１４は、カウント部１４０が有効に動作する期間において当該カウント部１４０に対して基準クロックを供給し、カウント部１４０が有効に動作しない期間において当該カウント部１４０に対する基準クロックの供給を停止することができる。これにより、カウンタ遅延部１１４は、カウント部１４０の消費電流を低減することができる。

さらに、また、このようなカウンタ遅延部１１４は、試験装置１０以外の他の装置にカウンタ回路として備えられてよい。すなわち、カウンタ遅延部１１４は、送信回路から与えられたデータをカウントするカウンタ回路として機能するものであってよい。

この場合、カウンタ遅延部１１４は、タイミングデータ発生部１１０からタイミングデータおよびタイミングイネーブル信号を受けることに代えて、送信回路からデータおよびデータイネーブル信号を受け取る。そして、カウンタ遅延部１１４は、タイミングイネーブル信号を出力することに代えて、データイネーブル信号を出力する。これにより、カウンタ遅延部１１４によれば、送信回路から与えられたデータにより表されるデータ数をカウントする場合においても、消費電力を低減することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。本実施形態の例を項目として記載する。
［項目１］
被試験デバイスを試験する試験装置であって、
基準クロックに同期して、試験周期の開始タイミングの基準となるタイミングを示す試験周期信号および試験周期信号から試験周期の開始タイミングまでの遅延量を表わす試験周期データを発生する試験周期発生器と、
試験周期データにより指定された試験周期の開始タイミングを基準として、被試験デバイスとの間で信号を授受するタイミングを発生するタイミング発生器と、
を備え、
試験周期発生器は、
試験周期データおよび試験周期信号を発生する周期発生部と、
基準クロックに同期して、試験周期データを取得してタイミング発生器へと出力するデータ取得部と、
試験周期信号が発生されていないサイクルの場合に、データ取得部に対する基準クロックの供給を停止するクロックゲート部と、
を有する試験装置。
［項目２］
試験周期発生器は、周期発生部が発生した試験周期データにおける予め定められた少なくとも１つのビットが予め定められた値と一致するか否かを検出する検出部を更に有し、
クロックゲート部は、試験周期信号が発生されていないサイクルの場合、または、試験周期データにおける少なくとも１つのビットが予め定められた値と一致することが検出された場合に、データ取得部が少なくとも１つのビットの取得に用いる基準クロックの供給を停止し、
試験周期発生器は、試験周期データにおける少なくとも１つのビットが予め定められた値と一致することが検出された場合に、データ取得部からの少なくとも１つのビットに代えて、予め定められた値をタイミング発生器へと供給するデータ切替部を更に有する項目１に記載の試験装置。
［項目３］
検出部は、周期発生部が発生した試験周期データにおける少なくとも１つのビットとして、予め定められたビット数の上位ビットが予め定められた値と一致するか否かを検出する項目２に記載の試験装置。
［項目４］
周期発生部は、試験周期の開始タイミングまでの時間における、基準クロックの周期より大きい単位の時間を示す上位ビットおよび基準クロックの周期以下の単位の時間を示す下位ビットを含む試験周期データ、および、試験周期信号を発生し、
検出部は、上位ビットが０か否かを検出し、
クロックゲート部は、試験周期信号が発生されていないサイクルの場合、または、試験周期データの上位ビットが０と検出された場合に、データ取得部が上位ビットの取得に用いる基準クロックの供給を停止し、
データ切替部は、試験周期データの上位ビットが０と検出された場合に、データ取得部からの上位ビットに代えて、０をタイミング発生器へと供給する項目３に記載の試験装置。
［項目５］
データ取得部は、
基準クロックに同期して、試験周期データの下位ビットを先頭段のフリップフロップにより取得し、順次後段のフリップフロップへと伝播し、最終段のフリップフロップからタイミング発生器へと出力する下位ビット伝送回路と、
基準クロックに同期して、試験周期データの上位ビットを先頭段のフリップフロップにより取得し、順次後段のフリップフロップへと伝播し、最終段のフリップフロップからタイミング発生器へと出力する上位ビット伝送回路と、
を含み、
試験周期発生器は、
基準クロックに同期して、上位ビットの取得に用いる基準クロックを供給するか否かを示すクロックイネーブル信号を先頭段のフリップフロップにより取得し、順次後段のフリップフロップへと伝播するクロックイネーブル信号伝送回路と、
基準クロックに同期して、試験周期信号を先頭段のフリップフロップにより取得し、順次後段のフリップフロップへと伝播し、最終段のフリップフロップからタイミング発生器へと出力する試験周期信号伝送回路と、
を有し、
クロックゲート部は、クロックイネーブル信号伝送回路により伝播される、ある段のクロックイネーブル信号が基準クロックの供給を停止することを示す場合に、上位ビット伝送回路における次段のフリップフロップに対する基準クロックの供給を停止する項目４に記載の試験装置。
［項目６］
データ切替部は、クロックイネーブル信号伝送回路の最終段から基準クロックの供給を停止することを示すクロックイネーブル信号を受け取った場合に、上位ビット伝送回路の最終段から出力される試験周期データの上位ビットに代えて、０をタイミング発生器へと出力する項目５に記載の試験装置。
［項目７］
データおよびデータが有効か否かを示すデータイネーブル信号を、送信回路から受信回路へと伝送する伝送回路であって、
基準クロックに同期して、送信回路からデータを取得して受信回路へと出力するデータ取得部と、
データが無効である旨のデータイネーブル信号を送信回路から受け取った場合に、データ取得部に対する基準クロックの供給を停止するクロックゲート部と、
を備える伝送回路。
［項目８］
データにおける予め定められた少なくとも１つのビットが予め定められた値と一致するか否かを検出する検出部を更に備え、
クロックゲート部は、データが無効である旨のデータイネーブル信号を送信回路から受け取った場合、または、データにおける少なくとも１つのビットが予め定められた値と一致することが検出された場合に、データ取得部が少なくとも１つのビットの取得に用いる基準クロックの供給を停止し、
更に、データにおける少なくとも１つのビットが予め定められた値と一致することが検出された場合に、データ取得部からの少なくとも１つのビットに代えて、予め定められた値を受信回路へと供給するデータ切替部を更に備える項目７に記載の伝送回路。
［項目９］
被試験デバイスを試験する試験装置であって、
被試験デバイスとの間で信号を授受するタイミングを示すタイミング信号の発生タイミングを指定するタイミングデータおよびタイミングデータが有効か否かを示すタイミングイネーブル信号を発生するタイミングデータ発生部と、
基準クロックに同期して動作し、タイミングデータ発生部から有効なタイミングデータを受け取ってから、当該タイミングデータに含まれる基準クロックの周期以上の単位で時間を表わす上位側データ数分基準クロックをカウントした後に、当該タイミングデータの上位側データ以外の下位側データおよび当該タイミングデータの有効を示すタイミングイネーブル信号を出力するカウント部と、
カウント部が有効なタイミングデータに含まれる上位側データ数をカウントしていない場合に、カウント部に対する基準クロックの供給を停止するクロックゲート部と、
を備える試験装置。
［項目１０］
クロックゲート部は、
タイミングデータの有効を示すタイミングイネーブル信号を受け取ったことに応じてカウント部に対する基準クロックの供給を開始し、
カウント部のカウント値が、上位側データ数をカウントした後の値となったことに応じてカウント部に対する基準クロックの供給を停止する項目９に記載の試験装置。
［項目１１］
カウント部が有効なタイミングデータに含まれる上位側データ数のカウント中であるか否かを示す状態信号を保持する状態保持部を更に備え、
カウント部は、状態保持部がカウント中であることを示す状態信号を保持しており、かつ、カウント値が、上位側データ数をカウントした後の値となった場合に、タイミングデータの有効を示すタイミングイネーブル信号を出力する項目１０に記載の試験装置。
［項目１２］
カウント部、クロックゲート部、および、状態保持部の組を複数と、
タイミングデータ発生部から順次出力される有効なタイミングデータおよびタイミングデータの有効を示すタイミングイネーブル信号を、複数の組のそれぞれに分配する分配部と、
を更に備える項目１１に記載の試験装置。
［項目１３］
被試験デバイスを試験する試験装置の制御方法であって、
試験装置は、
基準クロックに同期して、試験周期の開始タイミングの基準となるタイミングを示す試験周期信号および試験周期信号からの試験周期の開始タイミングまで遅延量を表わす試験周期データを発生する試験周期発生器と、
試験周期データにより指定された試験周期の開始タイミングを基準として、被試験デバイスとの間で信号を授受するタイミングを発生するタイミング発生器と、
を備え、
試験周期発生器は、
試験周期データおよび試験周期信号を発生する周期発生部と、
基準クロックに同期して、試験周期データを取得してタイミング発生器へと出力するデータ取得部とを有し、
試験周期信号が発生されていないサイクルの場合に、データ取得部に対する基準クロックの供給を停止する試験装置の制御方法。
［項目１４］
データおよびデータが有効か否かを示すデータイネーブル信号を、送信回路から受信回路へと伝送する伝送回路の制御方法であって、
伝送回路は、基準クロックに同期して、送信回路からデータを取得して受信回路へと出力するデータ取得部を備え、
データが無効である旨のデータイネーブル信号を送信回路から受け取った場合に、データ取得部に対する基準クロックの供給を停止する伝送回路の制御方法。
［項目１５］
被試験デバイスを試験する試験装置の制御方法であって、
試験装置は、
被試験デバイスとの間で信号を授受するタイミングを示すタイミング信号の発生タイミングを指定するタイミングデータおよびタイミングデータが有効か否かを示すタイミングイネーブル信号を発生するタイミングデータ発生部と、
基準クロックに同期して動作し、タイミングデータ発生部から有効なタイミングデータを受け取ってから、当該タイミングデータに含まれる基準クロックの周期以上の単位で時間を表わす上位側データ数分基準クロックをカウントした後に、当該タイミングデータの上位側データ以外の下位側データおよび当該タイミングデータの有効を示すタイミングイネーブル信号を出力するカウント部とを備え、
カウント部が有効なタイミングデータに含まれる上位側データ数をカウントしていない場合に、カウント部に対する基準クロックの供給を停止する試験装置の制御方法。

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 試験装置、２０ パターン発生部、２２ 試験周期発生器、２４ タイミング発生器、２６ 波形成形部、２８ ドライバ、３０ レベルコンパレータ、３２ タイミングコンパレータ、３４ 判定部、３８ 周期発生部、４０ 伝送回路、４２ 下位ビット取得用フリップフロップ、４４ 上位ビット取得用フリップフロップ、４６ 試験周期信号取得用フリップフロップ、４８ データ取得部、５０ 検出部、５２ クロックイネーブル信号伝送回路、５４ 第１クロックゲート部、５６ データ切替部、５８ 試験周期信号伝送回路、６０ 下位ビット伝送回路、６２ 上位ビット伝送回路、６４ フリップフロップ、６６ フリップフロップ、６８ データ切替部内ＡＮＤ回路、７２ 検出部内ＯＲ回路、７４ 検出部内ＡＮＤ回路、７６ フリップフロップ、７８ ゲート回路、８０ フリップフロップ、１１０ タイミングデータ発生部、１１２ 分配部、１１４ カウンタ遅延部、１１６ 第１合成部、１１８ 第２合成部、１２０ 微小遅延部、１３２ 加算部、１４０ カウント部、１４２ 状態保持部、１４４ 第２クロックゲート部、１５０ ゼロ検出部、１５２ 反転回路、１５４ カウンタ、１５６ 第１ＡＮＤ回路、１５８ 第１フリップフロップ、１６０ 第２ＡＮＤ回路、１６２ 第１ＯＲ回路、１６４ 第２フリップフロップ、１６６ 第２ＯＲ回路、１６８ ゲート回路、２００ 被試験デバイス

Claims (11)

1. 被試験デバイスを試験する試験装置であって、
   基準クロックに同期して、試験周期の開始タイミングの基準となるタイミングを示す試験周期信号および前記試験周期信号から試験周期の開始タイミングまでの遅延量を表わす試験周期データを発生する試験周期発生器と、
   前記試験周期データにより指定された試験周期の開始タイミングを基準として、前記被試験デバイスとの間で信号を授受するタイミングを発生するタイミング発生器と、
   を備え、
   前記試験周期発生器は、
   試験周期の開始タイミングまでの時間における、前記基準クロックの周期より大きい単位の時間を示す上位ビットおよび前記基準クロックの周期以下の単位の時間を示す下位ビットを含む前記試験周期データおよび前記試験周期信号を発生する周期発生部と、
   前記基準クロックに同期して、前記試験周期データを取得して前記タイミング発生器へと出力するデータ取得部と、
   前記周期発生部が発生した前記試験周期データにおける予め定められた少なくとも１つのビットとして、予め定められたビット数の前記上位ビットが０か否かを検出する検出部と、
   前記試験周期データの前記上位ビットが０と検出された場合に、前記データ取得部が前記上位ビットの取得に用いる前記基準クロックの供給を停止するクロックゲート部と、
   前記試験周期データの前記上位ビットが０と検出された場合に、前記データ取得部からの前記上位ビットに代えて、０を前記タイミング発生器へと供給するデータ切替部と、
   を有する試験装置。
2. 前記データ取得部は、
   前記基準クロックに同期して、前記試験周期データの前記下位ビットを先頭段のフリップフロップにより取得し、順次後段のフリップフロップへと伝播し、最終段のフリップフロップから前記タイミング発生器へと出力する下位ビット伝送回路と、
   前記基準クロックに同期して、前記試験周期データの前記上位ビットを先頭段のフリップフロップにより取得し、順次後段のフリップフロップへと伝播し、最終段のフリップフロップから前記タイミング発生器へと出力する上位ビット伝送回路と、
   を含み、
   前記試験周期発生器は、
   前記基準クロックに同期して、前記上位ビットの取得に用いる前記基準クロックを供給するか否かを示すクロックイネーブル信号を先頭段のフリップフロップにより取得し、順次後段のフリップフロップへと伝播するクロックイネーブル信号伝送回路と、
   前記基準クロックに同期して、前記試験周期信号を先頭段のフリップフロップにより取得し、順次後段のフリップフロップへと伝播し、最終段のフリップフロップから前記タイミング発生器へと出力する試験周期信号伝送回路と、
   を有し、
   前記クロックゲート部は、前記クロックイネーブル信号伝送回路により伝播される、ある段の前記クロックイネーブル信号が前記基準クロックの供給を停止することを示す場合に、前記上位ビット伝送回路における次段のフリップフロップに対する前記基準クロックの供給を停止する
   請求項１に記載の試験装置。
3. 前記データ切替部は、前記クロックイネーブル信号伝送回路の最終段から前記基準クロックの供給を停止することを示す前記クロックイネーブル信号を受け取った場合に、前記上位ビット伝送回路の最終段から出力される前記試験周期データの前記上位ビットに代えて、０を前記タイミング発生器へと出力する請求項２に記載の試験装置。
4. データおよび前記データが有効か否かを示すデータイネーブル信号を、送信回路から受信回路へと伝送する伝送回路であって、
   基準クロックに同期して、前記送信回路から前記データを取得して前記受信回路へと出力するデータ取得部と、
   前記データにおける予め定められた少なくとも１つのビットとして、予め定められたビット数の上位ビットが０か否かを検出する検出部と、
   前記データの前記上位ビットが０と検出された場合に、前記データ取得部が前記上位ビットの取得に用いる前記基準クロックの供給を停止するクロックゲート部と、
   前記データの前記上位ビットが０と検出された場合に、前記データ取得部からの前記上位ビットに代えて、０を前記受信回路へと供給するデータ切替部と、
   を備える伝送回路。
5. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスとの間で信号を授受するタイミングを示すタイミング信号の発生タイミングを指定するタイミングデータおよび前記タイミングデータが有効か否かを示すタイミングイネーブル信号を発生するタイミングデータ発生部と、
   基準クロックに同期して動作し、前記タイミングデータ発生部から有効な前記タイミングデータを受け取ってから、当該タイミングデータに含まれる前記基準クロックの周期以上の単位で時間を表わす上位側データ数分基準クロックをカウントした後に、当該タイミングデータの前記上位側データ以外の下位側データおよび当該タイミングデータの有効を示す前記タイミングイネーブル信号を出力するカウント部と、
   前記カウント部が有効な前記タイミングデータに含まれる前記上位側データ数をカウントしていない場合に、前記カウント部に対する前記基準クロックの供給を停止するクロックゲート部と、
   を備える試験装置。
6. 前記クロックゲート部は、
   前記タイミングデータの有効を示す前記タイミングイネーブル信号を受け取ったことに応じて前記カウント部に対する前記基準クロックの供給を開始し、
   前記カウント部のカウント値が、前記上位側データ数をカウントした後の値となったことに応じて前記カウント部に対する前記基準クロックの供給を停止する
   請求項５に記載の試験装置。
7. 前記カウント部が有効な前記タイミングデータに含まれる前記上位側データ数のカウント中であるか否かを示す状態信号を保持する状態保持部を更に備え、
   前記カウント部は、前記状態保持部がカウント中であることを示す前記状態信号を保持しており、かつ、カウント値が、前記上位側データ数をカウントした後の値となった場合に、前記タイミングデータの有効を示す前記タイミングイネーブル信号を出力する
   請求項５または６に記載の試験装置。
8. 前記カウント部、前記クロックゲート部、および、前記状態保持部の組を複数と、
   前記タイミングデータ発生部から順次出力される有効な前記タイミングデータおよび前記タイミングデータの有効を示す前記タイミングイネーブル信号を、複数の前記組のそれぞれに分配する分配部と、
   を更に備える請求項７に記載の試験装置。
9. 被試験デバイスを試験する試験装置の制御方法であって、
   前記試験装置は、
   基準クロックに同期して、試験周期の開始タイミングの基準となるタイミングを示す試験周期信号および前記試験周期信号からの試験周期の開始タイミングまで遅延量を表わす試験周期データを発生する試験周期発生器と、
   前記試験周期データにより指定された試験周期の開始タイミングを基準として、前記被試験デバイスとの間で信号を授受するタイミングを発生するタイミング発生器と、
   を備え、
   前記試験周期発生器は、
   試験周期の開始タイミングまでの時間における、前記基準クロックの周期より大きい単位の時間を示す上位ビットおよび前記基準クロックの周期以下の単位の時間を示す下位ビットを含む前記試験周期データおよび前記試験周期信号を発生する周期発生部と、
   前記基準クロックに同期して、前記試験周期データを取得して前記タイミング発生器へと出力するデータ取得部と
   を有し、
   前記周期発生部が発生した前記試験周期データにおける予め定められた少なくとも１つのビットとして、予め定められたビット数の前記上位ビットが０か否かを検出し、
   前記試験周期データの前記上位ビットが０と検出された場合に、前記データ取得部が前記上位ビットの取得に用いる前記基準クロックの供給を停止し、
   前記試験周期データの前記上位ビットが０と検出された場合に、前記データ取得部からの前記上位ビットに代えて、０を前記タイミング発生器へと供給する
   試験装置の制御方法。
10. データおよび前記データが有効か否かを示すデータイネーブル信号を、送信回路から受信回路へと伝送する伝送回路の制御方法であって、
    前記伝送回路は、基準クロックに同期して、前記送信回路から前記データを取得して前記受信回路へと出力するデータ取得部を備え、
    前記データにおける予め定められた少なくとも１つのビットとして、予め定められたビット数の上位ビットが０か否かを検出し、
    前記データの前記上位ビットが０と検出された場合に、前記データ取得部が前記上位ビットの取得に用いる前記基準クロックの供給を停止し、
    前記データの前記上位ビットが０と検出された場合に、前記データ取得部からの前記上位ビットに代えて、０を前記受信回路へと供給する
    伝送回路の制御方法。
11. 被試験デバイスを試験する試験装置の制御方法であって、
    前記試験装置は、
    前記被試験デバイスとの間で信号を授受するタイミングを示すタイミング信号の発生タイミングを指定するタイミングデータおよび前記タイミングデータが有効か否かを示すタイミングイネーブル信号を発生するタイミングデータ発生部と、
    基準クロックに同期して動作し、前記タイミングデータ発生部から有効な前記タイミングデータを受け取ってから、当該タイミングデータに含まれる前記基準クロックの周期以上の単位で時間を表わす上位側データ数分基準クロックをカウントした後に、当該タイミングデータの前記上位側データ以外の下位側データおよび当該タイミングデータの有効を示す前記タイミングイネーブル信号を出力するカウント部と
    を備え、
    前記カウント部が有効な前記タイミングデータに含まれる前記上位側データ数をカウントしていない場合に、前記カウント部に対する前記基準クロックの供給を停止する
    試験装置の制御方法。

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