CN117728911A - 一种dTOF系统的时钟校准方法及dTOF系统 - Google Patents

Abstract

本申请提供了一种dTOF系统的时钟校准方法及dTOF系统，该方法包括：dTOF系统正常测距后，与上位机发生通讯，在与上位机通过I2C接口或SPI接口通讯时，控制参考时钟计数器和待校准时钟计数器先后启动，并获取参考时钟计数器统计得到的第一计数器值和待校准时钟计数器统计得到的第二计数器值；根据第一计数器值和第二计数器值，确定待校准时钟的频率偏差率；其中，频率偏差率为待校准时钟的频率相对于待校准时钟的标称频率的偏差比值。本申请将通信接口的时钟作为参考时钟，可以实现在不额外占用引脚的前提下进行时钟校准，为芯片引脚布局上释放空间，与此同时，本申请还可以在正常通讯的同时完成时钟校准，不占用额外时间。

Description

一种dTOF系统的时钟校准方法及dTOF系统

技术领域

本申请涉及通信技术领域，尤其涉及一种dTOF系统的时钟校准方法及dTOF系统。

背景技术

直接飞行时间(direct time of flight，dTOF)测距的原理是通过dTOF设备直接向待测物体发射光脉冲，并测量反射光脉冲和发射光脉冲之间的时间间隔，得到光的飞行时间，从而直接计算得到待测物体相对dTOF设备的距离。

dTOF设备的测距准确度与其内部时钟的频率准确度息息相关，当前dTOF设备的内部时钟都是由dTOF芯片内的晶振产生，但是晶振受到当前环境(如温度)影响较大，使得产生的内部时钟的频率相对于内部时钟的标称频率存在频率偏差率，因此会影响测距结果的准确度。

发明内容

本申请实施例提供了一种dTOF系统的时钟校准方法及dTOF系统，可以实现在不额外占用引脚的前提下进行时钟校准，以及还可以在正常通讯的同时完成时钟校准，有利于降低时钟校准复杂度和节省时间。

第一方面，本申请实施例提供了一种dTOF系统的时钟校准方法，包括：

dTOF系统在正常测距后，与上位机发生通讯，在与该上位机通过内部集成电路I2C接口或串行外设接口SPI接口通讯时，控制器控制参考时钟计数器和待校准时钟计数器先后启动；

控制器获取第一计数器值和第二计数器值；其中，第一计数器值为参考时钟计数器在第一时长内统计得到的参考时钟的周期的数量，第二计数器值为待校准时钟计数器在第二时长内统计得到的待校准时钟的周期的数量，第一时长等于第二时长，参考时钟的频率小于待校准时钟的频率，该参考时钟为dTOF系统的I2C接口对应的SCL时钟或SPI接口对应的SCLK时钟；

控制器根据第一计数器值和第二计数器值，确定待校准时钟的频率偏差率；其中，频率偏差率为待校准时钟的频率相对于待校准时钟的标称频率的偏差比值。

基于第一方面所提供的方法，在对dTOF系统进行时钟校准的过程中，通过将dTOF系统内部通信接口的时钟(例如I2C接口对应的SCL时钟或SPI接口对应的SCLK时钟)作为参考时钟，而无需额外引脚提供外部参考时钟，这样可以降低时钟校准的复杂度，与此同时，本申请还可以在正常通讯的同时完成时钟校准，不占用额外时间。

结合第一方面，在一种可能的实现方式中，控制器根据第一计数器值、第二计数器值、参考时钟的频率、待校准时钟的标称频率确定待校准时钟的频率偏差率。

结合第一方面，在一种可能的实现方式中，频率偏差率满足：

K＝(N_s*f₀/f_s-N_x)/(N_s*f₀/f_s)；

其中，N_s表示第一计数器值，N_x表示第二计数器值，f_s表示参考时钟的频率，f₀表示待校准时钟的标称频率，K表示待校准时钟的频率偏差率。

结合第一方面，在一种可能的实现方式中，控制器根据频率偏差率，对待校准时钟的频率进行校准，使得频率偏差率小于预设值。

结合第一方面，在一种可能的实现方式中，第一时长为第一时间点和第二时间点之间的时长，第二时长为第三时间点和第四时间点之间的时长，第三时间点晚于第一时间点，第四时间点晚于第二时间点。

结合第一方面，在一种可能的实现方式中，第三时间点为待校准时钟域同步后使能信号开启的时间点，第四时间点为待校准时钟域同步后使能信号关闭的时间点；其中，待校准时钟域同步后使能信号为参考时钟域的使能信号经过预设延时后的信号。

第二方面，本申请实施例提供了一种dTOF系统，dTOF系统包括控制器、参考时钟计数器和待校准时钟计数器；其中：

dTOF系统在正常测距后，与上位机发生通讯，在与上位机通过内部集成电路I2C接口或串行外设接口SPI接口通讯时，控制器用于控制参考时钟计数器和待校准时钟计数器先后启动；

参考时钟计数器，用于在第一时长内统计参考时钟的周期的数量得到第一计数器值，并向控制器发送第一计数器值；

待校准时钟计数器，用于在第二时长内统计待校准时钟的周期的数量得到第二计数器值，并向控制器发送第二计数器值；其中，第一时长等于第二时长，参考时钟的频率小于待校准时钟的频率，参考时钟为dTOF系统的I2C接口对应的SCL时钟或SPI接口对应的SCLK时钟；

控制器，还用于根据第一计数器值和第二计数器值，确定待校准时钟的频率偏差率；其中，频率偏差率为待校准时钟的频率相对于待校准时钟的标称频率的偏差比值。

基于第二方面所提供的系统所达到的有益效果，可参见前述第一方面中的有益效果。

结合第二方面，在一种可能的实现方式中，控制器还用于发送参考时钟域使能信号和待校准时钟域使能信号；其中，参考时钟域使能信号用于开启和关闭参考时钟计数器，待校准时钟域使能信号对应的待校准时钟域同步后使能信号用于开启和关闭待校准时钟计数器。

结合第二方面，在一种可能的实现方式中，dTOF系统还包括同步功能模块，该同步功能模块用于对待校准时钟域使能信号与参考时钟域使能信号进行同步，得到待校准时钟域同步后使能信号，该待校准时钟域同步后使能信号为参考时钟域使能信号经过预设延时后的信号。

结合第二方面，在一种可能的实现方式中，控制器还用于根据频率偏差率，对待校准时钟的频率进行校准，使得频率偏差率小于预设值。

第三方面，提供一种时钟校准装置，包括用于执行如第一方面的提供方法的单元或模块。

第四方面，提供一种芯片，包括处理器和通信接口，处理器被配置用于使芯片执行如第一方面提供的方法。

第五方面，提供一种模组设备，模组设备包括通信模组、电源模组、存储模组以及芯片，其中：电源模组用于为模组设备提供电能；存储模组用于存储数据和指令；通信模组用于进行模组设备内部通信，和/或，用于模组设备与外部设备进行通信；芯片用于执行如第一方面提供的方法。

第六方面，提供一种时钟校准装置，包括存储器和处理器，存储器用于存储计算机程序，计算机程序包括程序指令，处理器被配置用于调用程序指令，使的时钟校准装置执行如第一方面提供的方法。

第七方面，提供一种计算机可读存储介质，计算机存储介质中存储有计算机可读指令，当计算机可读指令在计算机上运行时，使得计算机执行第一方面提供的方法。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的一种dTOF系统的架构示意图；

图2是本申请实施例提供的另一种dTOF系统的架构示意图；

图3是本申请实施例提供的一种dTOF系统的时钟校准方法的流程示意图；

图4是本申请实施例提供的同步功能模块的工作原理示意图；

图5是本申请实施例提供的另一种dTOF系统的时钟校准方法的流程示意图；

图6是本申请实施例提供的一种时钟校准装置的结构示意图；

图7是本申请实施例提供的另一种时钟校准装置的结构示意图；

图8是本申请实施例提供的一种模组设备的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请以下实施例中所使用的术语只是为了描述特定实施例的目的，而并非旨在作为对本申请的限制。如在本申请的说明书和所附权利要求书中所使用的那样，单数表达形式“一个”、“一种”、“所述”、“上述”、“该”和“这一”旨在也包括复数表达形式，除非其上下文中明确地有相反指示。还应当理解，本申请中使用的术语“和/或”是指并包含一个或多个所列出项目的任何或所有可能组合。

需要说明的是，本申请的说明书、权利要求书或附图中的“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。

为便于理解本申请实施例，下面对本申请涉及的相关名称或术语进行阐述。

一、上位机

本申请提到的上位机可以为直接发出操控命令的计算机。该上位机可以是个人计算机(personal computer，PC)、主机(host computer)、主计算机(master computer)等等。

二、内部集成电路(inter-integrated circuit，I2C)

本申请提到的I2C是一种串行通讯总线。I2C总线是一种简单、双向二线制同步串行总线，其通常只需要两根线(例如串行数据线(synchronous serial data，SDA)和串行时钟线(source list，SCL))即可在连接于总线上的器件之间传送信息。例如I2C总线可以用于连接微控制器及其外围设备。

SDA是双向数据线，负责在设备间传输串行数据；SCL是时钟线SCL，负责产生同步时钟脉冲。

三、串行外设接口(serial peripheral interface，SPI)

本申请提到的SPI一种串行通信方式，主要用于微控制器(microcontrollerunit，MCU)与各种外围设备以串行方式进行通信以交换信息。例如，外围设备可以是非易失性存储器(FLASH)、带电可擦写可编程只读存储器(electrically erasable programmableread-only memory，EEPROM)、网络控制器、液晶显示屏(liquid crystal display，LCD)显示驱动器、模/数转换器(analog-to-digital converter，ADC)和MCU等。

该SPI一般使用4条线：串行时钟线(SCLK)、主机输入/从机输出数据线(MISO)、主机输出/从机输入数据线(MOSI)、低电平有效的从机选择线(NSS)。

当前，为进行时钟校准，提高测距结果的准确度，通常需要外部提供一个准确时钟作为参考，对dTOF系统进行时钟校准。但这往往需要额外的一个芯片引脚，也会影响当前测距流程，导致占用额外引脚和时间。

基于此，本申请提供了一种dTOF系统的时钟校准方法及dTOF系统，将通信接口的时钟作为参考时钟，可以实现在不额外占用引脚的前提下进行时钟校准，与此同时，本申请还可以在正常通讯的同时完成时钟校准，不需要额外占用时间。

下面先结合附图，对本申请所提及的dTOF系统进行详细说明。请参阅图1，图1是本申请实施例提供的一种dTOF系统的架构示意图。

如图1所示，该dTOF系统包括控制器101、参考时钟计数器102和待校准时钟计数器103。其中：

dTOF系统在正常测距后，与上位机发生通讯，在与上位机通过I2C接口或SPI接口通讯时，控制器101，用于控制参考时钟计数器102和待校准时钟计数器103先后启动。

可选的，控制器101还用于提供参考时钟域使能信号和待校准时钟域使能信号；其中，参考时钟域使能信号用于开启和关闭参考时钟计数器102，待校准时钟域使能信号对应的待校准时钟域同步后使能信号用于开启和关闭待校准时钟计数器103。

参考时钟计数器102，用于在第一时长内统计参考时钟的周期的数量得到第一计数器值，并向控制器101发送第一计数器值。

待校准时钟计数器103，用于在第二时长内统计待校准时钟的周期的数量得到第二计数器值，并向控制器101发送第二计数器值；其中，第一时长等于第二时长，参考时钟的频率小于待校准时钟的频率，参考时钟为dTOF系统的I2C接口对应的SCL时钟或SPI接口对应的SCLK时钟。

控制器101，还用于根据第一计数器值和第二计数器值，确定待校准时钟的频率偏差率；其中，该频率偏差率为待校准时钟的频率相对于待校准时钟的标称频率的偏差比值。

可选的，控制器101还用于根据频率偏差率，对待校准时钟的频率进行校准，使得频率偏差率小于预设值。

需要说明的是，在图1中该控制器101与参考时钟计数器102、待校准时钟计数器103等具有通信链路。这里的通信链路可以是各种类型的介质，如有线链路、无线链路、或者有线链路与无线链路的组合等。有线链路例如基于以太网的总线等。无线链路例如为近距离连接技术，包括无线保真(wireless fidelity，WiFi)、蓝牙(blue tooth，BT)或紫蜂(zigbee)等。当然，不排除还有其他技术可以用于支撑控制器101与参考时钟计数器102、待校准时钟计数器103等进行通信。

请参见图2，图2是本申请实施例提供的另一种dTOF系统的架构示意图，与图1的区别在于，该dTOF系统还包括同步功能模块104，其中：

控制器101还用于向同步功能模块104发送参考时钟域使能信号和待校准时钟域使能信号。

同步功能模块104，用于接收来自控制器101的参考时钟域使能信号和待校准时钟域使能信号，并对待校准时钟域使能信号与参考时钟域使能信号进行同步，得到待校准时钟域同步后使能信号，该待校准时钟域同步后使能信号为参考时钟域使能信号经过预设延时后的信号。

需要说明的是，在图2中该同步功能模块104与控制器101、参考时钟计数器102、待校准时钟计数器103等具有通信链路。这里的通信链路可以是各种类型的介质，如有线链路、无线链路、或者有线链路与无线链路的组合等。有线链路例如基于以太网的总线等。无线链路例如为近距离连接技术，包括无线保真(wireless fidelity，WiFi)、蓝牙(bluetooth，BT)或紫蜂(zigbee)等。当然，不排除还有其他技术可以用于支撑同步功能模块104与控制器101、参考时钟计数器102、待校准时钟计数器103等进行通信。

下面再结合附图，对包括图1和图2所提及的dTOF系统的时钟校准的方法进行详细说明。请参阅图3，图3为本申请实施例提供的一种dTOF系统的时钟校准方法的流程示意图。本申请实施例中提供的dTOF系统的时钟校准方法可以由控制器实现，包括但不限于以下步骤：

S301、dTOF系统在正常测距后，与上位机发生通讯，在与该上位机通过接口通讯时，控制器控制参考时钟计数器和待校准时钟计数器先后启动。

在一种可能的实现方式中，dTOF系统在正常测距后，可以得到测距结果，并将测距结果通过I2C接口或SPI接口发给上位机，以实现与上位机发生通讯。与此同时，控制器可以控制参考时钟计数器和待校准时钟计数器先后启动。例如，控制器可以通过参考时钟域使能信号控制参考时钟计数器启动，以及通过待校准时钟域同步后使能信号控制待校准时钟计数器启动。其中，参考时钟域使能信号用于开启和关闭参考时钟计数器，待校准时钟域同步后使能信号用于开启和关闭待校准时钟计数器。

S302、控制器获取第一计数器值和第二计数器值。

其中，第一计数器值为参考时钟计数器在第一时长内统计得到的参考时钟的周期的数量，第二计数器值为待校准时钟计数器在第二时长内统计得到的待校准时钟的周期的数量。通常来说，参考时钟的频率慢于/小于待校准时钟的频率，在本申请中，参考时钟为dTOF系统内部通信接口的时钟，例如参考时钟为dTOF系统的I2C接口对应的SCL时钟或SPI接口对应的SCLK时钟等，本申请对此不做限制。待校准时钟可以为dTOF系统内部晶振产生的时钟。待校准时钟和参考时钟通常是异步时钟，并且参考时钟的频率小于待校准时钟的频率。例如，以参考时钟为dTOF系统的I2C接口对应的SCL时钟为例，SCL时钟的频率通常为1兆赫兹左右，但待校准时钟的频率通常可以达到几十兆赫兹。

通常来说，第一时长等于第二时长，第一时长为第一时间点和第二时间点之间的时长，第二时长为第三时间点和第四时间点之间的时长。其中第三时间点晚于第一时间点，第四时间点晚于第二时间点。其中，第一时间点为参考时钟域使能信号开启的时间点，第二时间点为参考时钟域使能信号关闭的时间点，第三时间点为待校准时钟域同步后使能信号开启的时间点，第四时间点为待校准时域同步后使能信号关闭的时间点。

需要说明的是，由于待校准时钟域的使能信号相对于参考时钟域的使能信号是异步的，因此无法控制待校准时钟计数器和参考时钟计数器同时计数，基于此，本申请提出了可以采用异步时钟计数器延迟计数并延迟结束的方式，来实现计数器的准确计数。也就是说，本申请通过对待校准时钟域使能信号与参考时钟域使能信号进行同步，可以保证待校准时钟和参考时钟的计数时长相同，进而实现计数器的准确计数。示例性地，可以基于同步功能模块对待校准时钟域使能信号与参考时钟域使能信号进行同步，得到待校准时钟域同步后使能信号，这里该待校准时钟域同步后使能信号为参考时钟域使能信号经过预设延时后的信号。具体地，以参考时钟域使能信号的开始时间点(即第一时间点)为起点，在待校准时钟域经过2个连续的上升沿后，将待校准时钟域第三个上升沿对应的时间点作为待校准时钟计数器开始计数的时间点，即第三时间点，以实现异步时钟计数器的延迟开始计数；相应地，以参考时钟域使能信号的结束时间点(即第二时间点)为起点，在待校准时钟域经过2个连续的上升沿后，将待校准时钟域第三个上升沿对应的时间点作为待校准时钟计数器结束计数的时间点，即第四时间点，以实现异步时钟计数器的延迟结束计数。如图4所示，第一时间点为参考时钟域使能信号开启的时间点，第二时间点为参考时钟域使能信号关闭的时间点，第三时间点为待校准时钟域同步后使能信号开启的时间点，第四时间点为待校准时钟域同步后使能信号关闭的时间点。由图4可知，第三时间点与第一时间点之间的时间间隔即预设延时，第四时间点与第二时间点之间的时间间隔即预设延时。其中，第一时长为第一时间点和第二时间点之间的时长，第二时长为第三时间点和第四时间点之间的时长。

由上述描述可知，同步功能模块的作用为对待校准时钟域使能信号与参考时钟域使能信号进行同步，进而得到参考时钟域使能信号经过预设延时后生成的待校准时钟域同步后使能信号，这样既可以保证系统的稳定工作，又可以保证待校准时钟和参考时钟的计数时长相同，从而实现计数器的准确计数。

S303、控制器根据第一计数器值和第二计数器值，确定待校准时钟的频率偏差率。

在一种可能的实现方式中，控制器具体可以根据第一计数器值、第二计数器值、参考时钟的频率、待校准时钟的标称频率确定待校准时钟的频率偏差率。其中，频率偏差率为待校准时钟的频率相对于待校准时钟的标称频率的偏差比值。

示例性地，频率偏差率满足：

K＝(N_s*f₀/f_s-N_x)/(N_s*f₀/f_s)；

其中，N_s表示第一计数器值，N_x表示第二计数器值，f_s表示参考时钟的频率，f₀表示待校准时钟的标称频率，K表示待校准时钟的频率偏差率。

举例来说，假设物理时间为1秒，参考时钟的频率(即f_s)为1兆赫兹，参考时钟对应的第一计数器值(即N_s)为100，待校准时钟频率的标称频率(即f₀)为100兆赫兹，待校准时钟对应的第二计数器值(即N_x)为9900。在这种情况下，将N_s、N_x、f_s和f₀带入K＝(N_s*f₀/f_s-N_x)/(N_s*f₀/f_s)这一公式中，得到待校准时钟的频率偏差率(即K)为1％。

进一步地，控制器可以根据频率偏差率，对待校准时钟的频率进行校准，使得校准后的频率偏差率小于预设值。其中，该预设值可以为预配置的偏差率，例如预设值可以为0.01％-0.1％中的任一个，在此不做限制。

综上所述，本申请无需外部提供参考时钟，而是将dTOF系统内部的I2C接口对应的SCL时钟或SPI接口对应的SCLK时钟作为参考时钟的方式，可以不占用额外引脚，为芯片引脚布局上释放空间，与此同时，本申请还可以在正常通讯的同时完成时钟校准，有利于降低时钟校准复杂度和节省时间。

为了便于理解本申请所提供的dTOF系统，下面以图2所示的dTOF系统为例，对本申请提供的另一种dTOF系统的时钟校准方法进行说明。请参阅图5，图5为本申请实施例提供的另一种dTOF系统的时钟校准方法的流程示意图。其中：

S501、dTOF系统在正常测距后，与上位机发生通讯，在与该上位机通过接口通讯时，控制器向同步功能模块发送参考时钟域使能信号和待校准时钟域使能信号。

相应地，同步功能模块接收控制器发送的参考时钟域使能信号和待校准时钟域使能信号。

其中，S501的具体实施方式可参见对前述S301的具体实施方式的描述，在此不再赘述。

S502、同步功能模块对待校准时钟域使能信号与参考时钟域使能信号进行同步，得到待校准时钟域同步后使能信号。

也就是说，同步功能模块用于对待校准时钟域使能信号与参考时钟域使能信号进行同步操作，使得参考时钟域使能信号经过预设延时后得到待校准时钟域同步后使能信号。其中，S502的具体实施方式可参见对前述S302的具体实施方式的描述，在此不再赘述。

S503、同步功能模块向参考时钟计数器发送参考时钟域使能信号。

相应地，参考时钟计数器接收同步功能模块发送的参考时钟域使能信号。

S504、参考时钟计数器向控制器发送第一计数器值。

相应地，控制器获取参考时钟计数器发送的第一计数器值。

其中，第一计数器值为参考时钟计数器在第一时长内统计得到的参考时钟的周期的数量。该第一时长为参考时钟域使能信号的第一时间点和第二时间点之间的时长。第一时间点为参考时钟域使能信号开启的时间点，第二时间点为参考时钟域使能信号关闭的时间点。

S505、同步功能模块向待校准时钟发送待校准时钟域同步后使能信号。

相应地，控制器接收同步功能模块发送的待校准时钟域同步后使能信号。

S506、待校准时钟计数器向控制器发送第二计数器值。

相应地，控制器获取待校准时钟计数器发送的第一计数器值。

其中，第二计数器值为待校准时钟计数器在第二时长内统计得到的待校准时钟的周期的数量。该第二时长为待校准时钟域同步后使能信号的第三时间点和第四时间点之间的时长。第三时间点为待校准时钟域同步后使能信号开启的时间点，第四时间点为待校准时域同步后使能信号关闭的时间点。

S507、控制器根据第一计数器值、第二计数器值、参考时钟的频率、待校准时钟的标称频率确定待校准时钟的频率偏差率。

S508、控制器根据频率偏差率，对待校准时钟的频率进行校准，使得频率偏差率小于预设值。

其中，S507-S508的具体实施方式可参见对前述S303的具体实施方式的描述，在此不再赘述。

综上所述，dTOF系统在正常测距后，与上位机发生通讯，在与该上位机通过接口通讯时，控制器向同步功能模块发送参考时钟域使能信号和待校准时钟域使能信号；同步功能模块对待校准时钟域使能信号与参考时钟域使能信号进行同步，得到待校准时钟域同步后使能信号；参考时钟计数器根据参考时钟域使能信号获得参考时钟对应的第一计数器值；待校准时钟计数器根据待校准时钟域同步后使能信号获得待校准时钟对应的第二计数器值；控制器根据第一计数器值、第二计数器值、参考时钟的频率、待校准时钟的标称频率确定待校准时钟的频率偏差率；控制器根据频率偏差率，对待校准时钟的频率进行校准，使得频率偏差率小于预设值。通过这样的dTOF系统的时钟校准方法对dTOF系统进行时钟校准的过程中，将dTOF系统的I2C接口对应的SCL时钟或SPI接口对应的SCLK时钟作为参考时钟，相比于需要外部提供一个准确时钟作为参考时钟，对dTOF系统进行时钟校准的方式，可以实现在不额外占用引脚的前提下进行时钟校准，为芯片引脚布局上释放空间，以及还可以在正常通讯的同时完成时钟校准，以保证系统的稳定工作，有利于降低时钟校准复杂度和节省时间。

参见图6，图6是本申请实施例提供的一种时钟校准装置的结构示意图，该时钟校准装置可以为具有计算功能的设备(例如终端设备或控制设备或服务器等)或具有计算功能的装置(例如终端设备中的芯片或控制设备中的芯片或服务器中的芯片等)。具体的，如图6所示，时钟校准装置600，可以包括：

dTOF系统在正常测距后，与上位机发生通讯，在与上位机通过I2C接口或SPI接口通讯时，处理单元602，用于控制参考时钟计数器和待校准时钟计数器先后启动；

接收单元601，用于获取第一计数器值和第二计数器值；其中，第一计数器值为参考时钟计数器在第一时长内统计得到的参考时钟的周期的数量，第二计数器值为待校准时钟计数器在第二时长内统计得到的待校准时钟的周期的数量，第一时长等于第二时长，参考时钟的频率小于待校准时钟的频率，该参考时钟为dTOF系统的I2C接口对应的SCL时钟或SPI接口对应的SCLK时钟；

处理单元602，用于根据第一计数器值和第二计数器值，确定待校准时钟的频率偏差率；其中，频率偏差率为待校准时钟的频率相对于待校准时钟的标称频率的偏差比值。

在一种可能的实现方式中，接收单元601，用于获取第一计数器值，第二计数器值，参考时钟的频率和待校准时钟的标称频率；处理单元602，用于根据第一计数器值，第二计数器值，参考时钟的频率，待校准时钟的标称频率确定待校准时钟的频率偏差率。

在一种可能的实现方式中，处理单元602，确定待校准时钟的频率偏差率，该频率偏差率满足：

K＝(N_s*f₀/f_s-N_x)/(N_s*f₀/f_s)；

其中，N_s表示第一计数器值，N_x表示第二计数器值，f_s表示参考时钟的频率，f₀表示待校准时钟的标称频率，K表示待校准时钟的频率偏差率。

在一种可能的实现方式中，处理单元602，根据频率偏差率，对待校准时钟的频率进行校准，使得频率偏差率小于预设值。

在一种可能的实现方式中，第一时长为第一时间点和第二时间点之间的时长，第二时长为第三时间点和第四时间点之间的时长，第三时间点晚于第一时间点，第四时间点晚于第二时间点。

在一种可能的实现方式中，第三时间点为待校准时钟域同步后使能信号开启的时间点，第四时间点为待校准时钟域同步后使能信号关闭的时间点；其中，待校准时钟域同步后使能信号为参考时钟域的使能信号经过预设延时后的信号。

本申请实施例还提供了一种芯片，该芯片可以执行前述方法实施例中控制器的相关步骤。该芯片，包括处理器和通信接口。其中，该处理器被配置用于使芯片执行如下操作：dTOF系统在正常测距后，与上位机发生通讯，在与该上位机通过I2C接口或SPI接口通讯时，控制参考时钟计数器和待校准时钟计数器先后启动；获取第一计数器值和第二计数器值；其中，第一计数器值为参考时钟计数器在第一时长内统计得到的参考时钟的周期的数量，第二计数器值为待校准时钟计数器在第二时长内统计得到的待校准时钟的周期的数量，第一时长等于第二时长，参考时钟的频率小于待校准时钟的频率，该参考时钟为dTOF系统的I2C接口对应的SCL时钟或SPI接口对应的SCLK时钟；根据第一计数器值和第二计数器值，确定待校准时钟的频率偏差率；其中，频率偏差率为待校准时钟的频率相对于待校准时钟的标称频率的偏差比值。

在一种可能的实现方式中，该芯片还用于根据第一计数器值、第二计数器值、参考时钟的频率、待校准时钟的标称频率确定待校准时钟的频率偏差率。

在一种可能的实现方式中，频率偏差率满足：

K＝(N_s*f₀/f_s-N_x)/(N_s*f₀/f_s)；

其中，N_s表示第一计数器值，N_x表示第二计数器值，f_s表示参考时钟的频率，f₀表示待校准时钟的标称频率，K表示待校准时钟的频率偏差率。

在一种可能的实现方式中，该芯片还根据频率偏差率，对待校准时钟的频率进行校准，使得频率偏差率小于预设值。

在一种可能的实现方式中，第一时长为第一时间点和第二时间点之间的时长，第二时长为第三时间点和第四时间点之间的时长，第三时间点晚于第一时间点，第四时间点晚于第二时间点。

在一种可能的实现方式中，第三时间点为待校准时钟域同步后使能信号开启的时间点，第四时间点为待校准时钟域同步后使能信号关闭的时间点；其中，待校准时钟域同步后使能信号为参考时钟域的使能信号经过预设延时后的信号。

可选的，上述芯片包括至少一个处理器、至少一个第一存储器和至少一个第二存储器；其中，前述至少一个第一存储器和前述至少一个处理器通过线路互联，前述第一存储器中存储有指令；前述至少一个第二存储器和前述至少一个处理器通过线路互联，前述第二存储器中存储前述方法实施例中需要存储的数据。

对于应用于或集成于芯片的各个装置、产品，其包含的各个模块可以都采用电路等硬件的方式实现，或者，至少部分模块可以采用软件程序的方式实现，该软件程序运行于芯片内部集成的处理器，剩余的(如果有)部分模块可以采用电路等硬件方式实现。

参见图7，图7是本申请实施例提供的另一种时钟校准装置的结构示意图。该时钟校准装置可以是具有计算功能的设备(例如终端设备或控制设备或服务器等)或具有计算功能的装置(例如终端设备中的芯片或控制设备中的芯片或服务器中的芯片等)。该时钟校准装置700可以包括存储器701、处理器702。可选的，还包括通信接口703。存储器701、处理器702和通信接口703通过一条或多条通信总线连接。其中，通信接口703受处理器702的控制用于收发信息。

存储器701可以包括只读存储器和随机存取存储器，并向处理器702提供指令和数据。存储器701的一部分还可以包括非易失性随机存取存储器。

通信接口703用于接收或发送数据。

处理器702可以是中央处理单元(Central Processing Unit，CPU)，该处理器702还可以是其他通用处理器、数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现成可编程门阵列(Field-Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器，可选的，该处理器702也可以是任何常规的处理器等。其中：

存储器701，用于存储程序指令。

处理器702，用于调用存储器701中存储的程序指令。

处理器702调用存储器701中存储的程序指令，使该时钟校准装置700执行上述方法实施例中控制器所执行的方法。

参见图8，图8是本申请实施例提供的一种模组设备的结构示意图。该模组设备800可以执行前述方法实施例中终端设备或网络设备的相关步骤，该模组设备800包括：通信模组801、电源模组802、存储模组803以及芯片804。

其中，电源模组802用于为模组设备提供电能；存储模组803用于存储数据和指令；通信模组801用于进行模组设备内部通信，或者用于模组设备与外部设备进行通信；芯片804用于执行上述方法实施例中控制器所执行的方法。

需要说明的是，图7和图8对应的实施例中未提及的内容以及各个步骤的具体实现方式可参见图3或图5所示实施例以及前述内容，这里不再赘述。

本申请实施例还提供一种计算机可读存储介质，该计算机可读存储介质中存储有指令，当其在处理器上运行时，上述方法实施例的方法流程得以实现。

本申请实施例还提供一种计算机程序产品，计算机程序产品中存储有计算机可读指令，当计算机可读指令在计算机上运行时，使得计算机执行上述方法实施例的方法流程。

关于上述实施例中描述的各个装置、产品包含的各个模块/单元，其可以是软件模块/单元，也可以是硬件模块/单元，或者也可以部分是软件模块/单元，部分是硬件模块/单元。例如，对于应用于或集成于芯片的各个装置、产品其包含的各个模块/单元可以都采用电路等硬件的方式实现，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于芯片内部集成处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现；对于应用于或集成于芯片模组的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，不同模块/单元可以位于芯片模组的同一件(例如芯片、电路模块等)或者不同组件中，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于芯片模组内部集成的处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现；对于应用于或集成于终端的各个装置、产品，其包含的模块/单元可以都采用电路等硬件的方式实现，不同的模块/单元可以位于终端内同一组件(例如，芯片、电路模块等)或者不同组件中，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于终端内部集成的处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现。

需要说明的是，对于前述的各个方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某一些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和单元、模块并不一定是本申请所必须的。

本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：闪存盘、只读存储器(Read-Only Memory，ROM)、随机存取器(Random AccessMemory，RAM)、磁盘或光盘等。

以上所揭露的仅为本申请部分实施例而已，当然不能以此来限定本申请之权利范围，因此依本申请权利要求所作的等同变化，仍属本申请所涵盖的范围。

Claims (10)

1.一种直接飞行时间dTOF系统的时钟校准方法，其特征在于，包括：

dTOF系统在正常测距后，与上位机发生通讯，在与所述上位机通过内部集成电路I2C接口或串行外设接口SPI接口通讯时，控制参考时钟计数器和待校准时钟计数器先后启动；

获取第一计数器值和第二计数器值；其中，所述第一计数器值为所述参考时钟计数器在第一时长内统计得到的参考时钟的周期的数量，所述第二计数器值为所述待校准时钟计数器在第二时长内统计得到的待校准时钟的周期的数量，所述第一时长等于所述第二时长，所述参考时钟的频率小于所述待校准时钟的频率，所述参考时钟为所述dTOF系统的所述I2C接口对应的SCL时钟或所述SPI接口对应的SCLK时钟；

根据所述第一计数器值和所述第二计数器值，确定所述待校准时钟的频率偏差率；其中，所述频率偏差率为所述待校准时钟的频率相对于所述待校准时钟的标称频率的偏差比值。

2.根据权利要求1所述的方法，其特征在于，所述根据所述第一计数器值和所述第二计数器值，确定所述待校准时钟的频率偏差率，包括：

根据所述第一计数器值、所述第二计数器值、所述参考时钟的频率、所述待校准时钟的标称频率确定所述待校准时钟的频率偏差率。

3.根据权利要求2所述的方法，其特征在于，所述频率偏差率满足：

K＝(N_s*f₀/f_s-N_x)/(N_s*f₀/f_s)；

其中，所述N_s表示所述第一计数器值，所述N_x表示所述第二计数器值，所述f_s表示所述参考时钟的频率，所述f₀表示所述待校准时钟的标称频率，所述K表示所述待校准时钟的频率偏差率。

4.根据权利要求1-3任一项所述的方法，其特征在于，所述方法还包括：

根据所述频率偏差率，对所述待校准时钟的频率进行校准，使得所述频率偏差率小于预设值。

5.根据权利要求1-4任一项所述的方法，其特征在于，所述第一时长为第一时间点和第二时间点之间的时长，所述第二时长为第三时间点和第四时间点之间的时长，所述第三时间点晚于所述第一时间点，所述第四时间点晚于所述第二时间点。

6.根据权利要求5所述的方法，其特征在于，所述第三时间点为待校准时钟域同步后使能信号开启的时间点，所述第四时间点为所述待校准时钟域同步后使能信号关闭的时间点；其中，所述待校准时钟域同步后使能信号为参考时钟域的使能信号经过预设延时后的信号。

7.一种直接飞行时间dTOF系统，其特征在于，包括：控制器、参考时钟计数器和待校准时钟计数器；其中：

dTOF系统在正常测距后，与上位机发生通讯，在与所述上位机通过内部集成电路I2C接口或串行外设接口SPI接口通讯时，所述控制器用于控制所述参考时钟计数器和所述待校准时钟计数器先后启动；

所述参考时钟计数器，用于在第一时长内统计参考时钟的周期的数量得到第一计数器值，并向所述控制器发送所述第一计数器值；

所述待校准时钟计数器，用于在第二时长内统计待校准时钟的周期的数量得到第二计数器值，并向所述控制器发送所述第二计数器值；其中，所述第一时长等于所述第二时长，所述参考时钟的频率小于所述待校准时钟的频率，所述参考时钟为所述dTOF系统的所述I2C接口对应的SCL时钟或所述SPI接口对应的SCLK时钟；

所述控制器，还用于根据所述第一计数器值和所述第二计数器值，确定所述待校准时钟的频率偏差率；其中，所述频率偏差率为所述待校准时钟的频率相对于所述待校准时钟的标称频率的偏差比值。

8.根据权利要求7所述系统，其特征在于，所述控制器，还用于发送参考时钟域使能信号和待校准时钟域使能信号；其中，所述参考时钟域使能信号用于开启和关闭所述参考时钟计数器，所述待校准时钟域使能信号对应的待校准时钟域同步后使能信号用于开启和关闭所述待校准时钟计数器。

9.根据权利要求8所述系统，其特征在于，所述系统还包括同步功能模块，所述同步功能模块，用于对所述待校准时钟域使能信号与所述参考时钟域使能信号进行同步，得到所述待校准时钟域同步后使能信号，所述待校准时钟域同步后使能信号为所述参考时钟域使能信号经过预设延时后的信号。

10.根据权利要求7-9任一项所述系统，其特征在于，所述控制器，还用于根据所述频率偏差率，对所述待校准时钟的频率进行校准，使得所述频率偏差率小于预设值。