CN111010181A - 一种ddr信号时序校准方法和装置 - Google Patents
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Abstract
本发明公开了一种DDR信号时序校准方法和装置，其中方法由控制模块执行，包括：获取在控制模块与DDR芯片之间传输的当前待校准信号组合；根据预设的补偿时差库，确定与当前待校准信号组合对应的当前补偿时差；其中，补偿时差库包含N个补偿时差，N个补偿时差分别与N组待校准信号组合一一对应，补偿时差为预先根据待校准信号组合对应的实际传输时差和规定传输时差获得；每一组待校准信号组合对应的规定传输时差均根据DDR协议确定，N>1；根据当前补偿时差，对当前待校准信号组合进行时序校准。本发明能通过内部的时序校准，让控制模块和DDR芯片之间传输的信号满足DDR协议的传输时序要求，便于对电路板进行小型化设计并降低电路板的布线难度。
Description
技术领域
本发明涉及DDR技术领域，尤其涉及一种DDR信号时序校准方法和装置。
背景技术
由于双倍速率同步动态随机存储芯片(Double Data Rate，DDR)具有双倍数据传输速率，DDR芯片的使用越来越广泛。DDR协议中规定了对不同的信号的传输时序要求，以保证DDR芯片能对相应的信号进行处理，例如不同的DQ信号之间的传输时序要求、DQ信号与DQS信号之间的传输时序要求、DQ信号与CLK信号之间的传输时序要求、寻址信号与CLK信号之间的传输时序要求等。
为了保证不同信号的传输时序满足DDR协议的相关规定，现有技术常常通过对信号的传输线进行线长设计，以实现不同信号在相应线长的传输线传输后，能够满足DDR协议规定的传输时序要求。
然而，采用现有技术的方案，往往需要传输线以蛇形绕线的方式来达到所需线长，如图1所示，这将影响电路板的小型化设计，且增大电路板的布线难度。
发明内容
本发明实施例所要解决的技术问题在于，提供一种DDR信号时序校准方法和装置，对于在控制模块和DDR芯片之间传输的信号，通过内部的时序校准来满足DDR协议的传输时序要求，无需通过传输线的线长来满足DDR协议的传输时序要求，便于对电路板进行小型化设计并降低电路板的布线难度。
为了解决上述技术问题，第一方面，本发明提供了一种DDR信号时序校准方法，所述方法由控制模块执行，所述方法包括：
获取在所述控制模块与DDR芯片之间传输的当前待校准信号组合；
根据预设的补偿时差库，确定与所述当前待校准信号组合对应的当前补偿时差；其中，所述补偿时差库包含N个补偿时差，N个所述补偿时差分别与N组待校准信号组合一一对应，所述补偿时差为预先根据所述待校准信号组合对应的实际传输时差和规定传输时差获得；每一组所述待校准信号组合对应的所述规定传输时差均根据DDR协议确定，N>1；
根据所述当前补偿时差，对所述当前待校准信号组合进行时序校准。
进一步的，每一组所述待校准信号组合包括第一信号和第二信号，则所述方法通过以下步骤获得每一组所述待校准信号组合对应的补偿时差：
根据DDR协议的时序规定，确定每一组所述待校准信号组合；
对于每一组所述待校准信号组合，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差；
计算每一组所述待校准信号组合对应的所述实际传输时差和所述规定传输时差之间的差值的绝对值，获得每一组所述待校准信号组合对应的所述补偿时差。
进一步的，所述对于每一组所述待校准信号组合，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差，具体包括：
对于每一组所述待校准信号组合，控制所述DDR芯片向所述控制模块同时发送所述待校准信号组合的所述第一信号和所述第二信号；
获取所述待校准信号组合的所述第一信号的第一接收时间，获取所述待校准信号组合的所述第二信号的第二接收时间；
对所述第一接收时间和所述第二接收时间进行差值计算，得到所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差。
进一步的，所述对于每一组所述待校准信号组合，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差，具体包括：
对于每一组所述待校准信号组合，获取在所述控制模块与所述DDR芯片之间用于传输所述第一信号的传输线的第一线长；获得在所述控制模块与所述DDR芯片之间用于传输所述第二信号的传输线的第二线长；
根据所述第一线长和第二线长的差值，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差。
进一步的，所述根据所述当前补偿时差，对所述当前待校准信号组合进行时序校准，具体包括：
当所述控制模块向所述DDR芯片发送所述当前待校准信号组合时，根据所述当前补偿时差，对所述当前待校准信号组合中传输时间较短的信号的发送时间进行延时校准；
当所述控制模块接收所述DDR芯片发送的所述当前待校准信号组合时，根据所述当前补偿时差，对所述当前待校准信号组合中传输时间较短的信号的有效维持时间进行校准。
为了解决上述技术问题，第二方面，本发明还提供了一种DDR信号时序校准装置，所述装置包括：
获取模块，用于获取在所述控制模块与DDR芯片之间传输的当前待校准信号组合；
确定模块，用于根据预设的补偿时差库，确定与所述当前待校准信号组合对应的当前补偿时差；其中，所述补偿时差库包含N个补偿时差，N个所述补偿时差分别与N组待校准信号组合一一对应，所述补偿时差为预先根据所述待校准信号组合对应的实际传输时差和规定传输时差获得；每一组所述待校准信号组合对应的所述规定传输时差均根据DDR协议确定，N>1；
校准模块，用于根据所述当前补偿时差，对所述当前待校准信号组合进行时序校准。
进一步的，每一组所述待校准信号组合包括第一信号和第二信号，则所述装置还包括补偿时差获得模块，所述补偿时差获得模块具体包括：
确定单元，用于根据DDR协议的时序规定，确定每一组所述待校准信号组合；
实际传输时差获得单元，用于对于每一组所述待校准信号组合，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差；
补偿时差获得单元，用于计算每一组所述待校准信号组合对应的所述实际传输时差和所述规定传输时差之间的差值的绝对值，获得每一组所述待校准信号组合对应的所述补偿时差。
进一步的，所述实际传输时差获得单元具体用于：
对于每一组所述待校准信号组合，控制所述DDR芯片向所述控制模块同时发送所述待校准信号组合的所述第一信号和所述第二信号；
获取所述待校准信号组合的所述第一信号的第一接收时间，获取所述待校准信号组合的所述第二信号的第二接收时间；
对所述第一接收时间和所述第二接收时间进行差值计算，得到所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差。
进一步的，所述实际传输时差获得单元具体用于：
对于每一组所述待校准信号组合，获取在所述控制模块与所述DDR芯片之间用于传输所述第一信号的传输线的第一线长；获得在所述控制模块与所述DDR芯片之间用于传输所述第二信号的传输线的第二线长；
根据所述第一线长和第二线长的差值，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差。
进一步的，所述校准模块具体用于：
当所述控制模块向所述DDR芯片发送所述当前待校准信号组合时，根据所述当前补偿时差，对所述当前待校准信号组合中传输时间较短的信号的发送时间进行延时校准；
当所述控制模块接收所述DDR芯片发送的所述当前待校准信号组合时，根据所述当前补偿时差，对所述当前待校准信号组合中传输时间较短的信号的有效维持时间进行校准。
上述提供的一种DDR信号时序校准方法和装置，能够通过控制模块对每一组当前待校准信号组合进行内部的时序校准，无需通过电路板的传输线的线长来控制各个信号的传输时序，进而对电路板的布线设计时无需考虑DDR信号的时序要求，便于对电路板进行小型化设计，且降低电路板的布线设计难度。
附图说明
图1是现有技术中含有DDR芯片的电路板的布线示意图；
图2是本发明提供的一种DDR信号时序校准方法的一个优选实施例的流程示意图；
图3是本发明提供的含有DDR芯片的电路板的布线示意图；
图4是本发明提供的一种DDR信号时序校准装置的一个优选实施例的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供了一种DDR信号时序校准方法，请参阅图2，图2是本发明提供的一种DDR信号时序校准方法的一个优选实施例的流程示意图；具体的，所述方法由控制模块执行，所述方法包括：
S1、获取在所述控制模块与DDR芯片之间传输的当前待校准信号组合；
S2、根据预设的补偿时差库，确定与所述当前待校准信号组合对应的当前补偿时差；其中，所述补偿时差库包含N个补偿时差，N个所述补偿时差分别与N组待校准信号组合一一对应，所述补偿时差为预先根据所述待校准信号组合对应的实际传输时差和规定传输时差获得；每一组所述待校准信号组合对应的所述规定传输时差均根据DDR协议确定，N>1；
S3、根据所述当前补偿时差，对所述当前待校准信号组合进行时序校准。
需要说明的是，预设的补偿时差库中含有N组待校准信号组合分别对应的N个补偿时差，例如，DDR信号一般有DQ信号(数据信号)、CLK信号(时钟信号)、寻址信号、DQS信号(数据选取脉冲信号)等，DDR协议规定了DDR芯片的不同DQ信号(如引脚DQ1与引脚DQ5传输的不同数据信号、引脚DQ9与引脚DQ11传输的不同数据信号等)之间的传输时序要求、DQ信号与DQS信号之间的传输时序要求、DQ信号与CLK信号之间的传输时序要求、寻址信号与CLK信号之间的传输时序要求等，则N组待校准信号组合至少包含一组由不同DQ信号构成的待校准信号组合、一组由DQ信号与DQS信号构成的待校准信号组合、一组由DQ信号与CLK信号构成的待校准信号组合、一组由寻址信号与CLK信号构成的待校准信号组合，则补偿时差库中相应的存储有这些待校准信号组合对应的补偿时差。需要说明的是，当前待校准信号组合也包含有第一信号和第二信号。规定传输时差是指DDR协议规定的待校准信号组合中各个信号的传输时差。本领域技术人员可知的，待校准信号组合对应的规定传输时差可能规定第一信号和第二信号同时完成传输或完成传输第一信号与第二信号的时间差在一定时间范围内。控制模块可以为CPU等控制器，只要与DDR芯片进行数据交互且能执行本发明的步骤即可。
具体实施时，以当前待校准信号组合的第一信号和第二信号分别为寻址信号和CLK信号为例进行阐述，当控制模块获取到包含寻址信号和CLK信号的当前待校准信号组合时，根据补偿时差库确定当前待校准信号组合对应的当前补偿时差，并根据当前补偿时差对当前待校准信号进行时序校准，例如若控制模块需向DDR芯片发送寻址信号和CLK信号，以使DDR芯片根据寻址信号和CLK信号进行数据处理，假设因电路板中地址线和时钟线的线长导致寻址信号晚于CLK信号到达DDR芯片，且预先获得寻址信号在地址线上的传输时长为T1、CLK信号在时钟线上的传输时长为T2、T1与T2之间的补偿时差为t1，则控制模块根据补偿时差t1对当前待校准信号组合进行时序校准，使得时序校准后的寻址信号与CLK信号到达DDR芯片的时序能够满足DDR协议中寻址信号与CLK信号对应的规定传输时差。同理，若当前待校准信号组合为DDR芯片向控制模块发送的信号，则控制模块根据当前补偿时差对接收到的当前待校准信号组合进行时序校准，使得当前待校准信号组合的传输时差满足DDR协议中相应的规定传输时差，以便于控制模块对当前待校准信号组合进行处理。
本发明提供的一种DDR信号时序校准方法，能够通过控制模块对每一组当前待校准信号组合进行内部的时序校准，无需通过电路板的传输线的线长来控制各个信号的传输时序，进而对电路板进行布线设计时无需考虑DDR信号的时序要求，便于对电路板进行小型化设计，且降低电路板的布线设计难度。请参阅图1和图3，图1和图3中的CPU相当于本发明的控制模块，DDR即是DDR芯片。如图3所示，按照本发明提供的一种DDR信号时序校准方法对DDR信号进行时序校准，电路板的传输线无需设置过多的绕线来满足DDR协议的规定，相比于图1所示的电路板的布线设计，图3所示的电路板的布线设计中传输线占据电路板的空间较少，利于电路板的小型化设计，且布线设计难度较低。
优选地，每一组所述待校准信号组合包括第一信号和第二信号，则所述方法通过以下步骤获得每一组所述待校准信号组合对应的补偿时差：
根据DDR协议的时序规定，确定每一组所述待校准信号组合；
对于每一组所述待校准信号组合，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差；
计算每一组所述待校准信号组合对应的所述实际传输时差和所述规定传输时差之间的差值的绝对值，获得每一组所述待校准信号组合对应的所述补偿时差。
为了构建存储补偿时差库，在初始化时，需要预先获得每一组待校准信号组合对应的补偿时差。具体的，根据DDR协议的时序规定，确定每一组待校准信号组合，检测每一组待校准信号组合的第一信号和第二信号的传输时长的差值，该差值的绝对值即为实际传输时差，进而结合规定传输时差计算并存储每一组待校准信号组合对应的补偿时差，以完成补偿时差库的构建。
进一步的，所述对于每一组所述待校准信号组合，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差，具体包括：
对于每一组所述待校准信号组合，控制所述DDR芯片向所述控制模块同时发送所述待校准信号组合的所述第一信号和所述第二信号；
获取所述待校准信号组合的所述第一信号的第一接收时间，获取所述待校准信号组合的所述第二信号的第二接收时间；
对所述第一接收时间和所述第二接收时间进行差值计算，得到所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差。
具体的，在本实施例中，通过控制DDR芯片向控制模块同时发送待校准信号组合，根据第一接收时间和第二接收时间的差值来获得第一信号和第二信号的传输时长的差值，进而获得实际传输时差。
优选地，所述对于每一组所述待校准信号组合，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差，具体包括：
对于每一组所述待校准信号组合，获取在所述控制模块与所述DDR芯片之间用于传输所述第一信号的传输线的第一线长；获得在所述控制模块与所述DDR芯片之间用于传输所述第二信号的传输线的第二线长；
根据所述第一线长和第二线长的差值，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差。
具体的，在本实施例中，通过获取待校准信号组合对应的第一线长和第二线长来检测待校准信号的第一信号和第二信号之间的实际传输时差。由于信号在传输线的传输时间还可能收到传输线的材质、线宽等影响，实际检测时，实际传输时差与线长的关系还可根据传输线的材质、线宽的进行调整。
需要说明的是，第一线长和第二线长可以是控制模块检测获得，也可以是人为测量或者其他设备测量后，将得到的第一线长和第二线长存入控制模块的存储单元，控制模块可直接从存储单元获取第一线长和第二线长。线长与传输时间的关系可以预先根据多次测试获得一个单位线长下对应的传输时间，例如设单位线长为1mm，预先多次测试获得信号在传输线传输1mm所需的传输时间，获得一个经验值，例如，获得信号传输1mm所需的传输时间的为0.001s，则可根据第一线长与第二线长的差值，计算出相应的实际传输时差。当然，还可以根据其他可行的方案获得线长与传输时间的关系，只要能适用于本发明即可，在此不作限定。
优选地，所述根据所述当前补偿时差，对所述当前待校准信号组合进行时序校准，具体包括：
当所述控制模块向所述DDR芯片发送所述当前待校准信号组合时，根据所述当前补偿时差，对所述当前待校准信号组合中传输时间较短的信号的发送时间进行延时校准；
当所述控制模块接收所述DDR芯片发送的所述当前待校准信号组合时，根据所述当前补偿时差，对所述当前待校准信号组合中传输时间较短的信号的有效维持时间进行校准。
具体的，在本实施例中，当对当前待校准信号组合进行时序校准，若当前待校准信号组合是由控制模块向DDR芯片发送的，则对当前待校准信号组合中传输时间较短的信号的发送时间进行延时，延时时间根据当前补偿时差设置，例如若当前补偿时差为t2，则在传输时间较长的信号发送了t2时长后，传输时间较短的信号才发送，以使DDR芯片接收当前待校准信号组合(即第一信号和第二信号)的时序满足DDR协议。
若当前待校准信号是由DDR芯片向控制模块发送的，则对当前待校准信号组合中传输时间较短的信号的有效维持时间进行延长，延长时间根据当前补偿时差设置，例如若当前补偿时差为t3，则控制模块在接收到传输时间较短的信号后，保持传输时间较短的信号在接收后的t3时长内持续有效，以与传输时间较长的信号一同处理。
本发明提供的一种DDR信号时序校准方法，具体实施时，获取在控制模块与DDR芯片之间传输的当前待校准信号组合；根据预设的补偿时差库，确定与当前待校准信号组合对应的当前补偿时差；其中，补偿时差库包含N个补偿时差，N个补偿时差分别与N组待校准信号组合一一对应，补偿时差为预先根据待校准信号组合对应的实际传输时差和规定传输时差获得；每一组待校准信号组合对应的规定传输时差均根据DDR协议确定，N>1；根据当前补偿时差，对当前待校准信号组合进行时序校准。
本发明提供的一种DDR信号时序校准方法，能够通过控制模块对每一组当前待校准信号组合进行内部的时序校准，无需通过电路板的传输线的线长来控制各个信号的传输时序，进而对电路板进行布线设计时无需考虑DDR信号的时序要求，便于对电路板进行小型化设计，且降低电路板的布线设计难度。
本发明实施例还提供了一种DDR信号时序校准装置，请参阅图4，图4是本发明提供的一种DDR信号时序校准装置的一个优选实施例的结构示意图；具体的，所述装置包括：
获取模块11，用于获取在所述控制模块与DDR芯片之间传输的当前待校准信号组合；
确定模块12，用于根据预设的补偿时差库，确定与所述当前待校准信号组合对应的当前补偿时差；其中，所述补偿时差库包含N个补偿时差，N个所述补偿时差分别与N组待校准信号组合一一对应，所述补偿时差为预先根据所述待校准信号组合对应的实际传输时差和规定传输时差获得；每一组所述待校准信号组合对应的所述规定传输时差均根据DDR协议确定，N>1；
校准模块13，用于根据所述当前补偿时差，对所述当前待校准信号组合进行时序校准。
优选地，每一组所述待校准信号组合包括第一信号和第二信号，则所述装置还包括补偿时差获得模块，所述补偿时差获得模块具体包括：
确定单元，用于根据DDR协议的时序规定，确定每一组所述待校准信号组合；
实际传输时差获得单元，用于对于每一组所述待校准信号组合，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差；
补偿时差获得单元，用于计算每一组所述待校准信号组合对应的所述实际传输时差和所述规定传输时差之间的差值的绝对值，获得每一组所述待校准信号组合对应的所述补偿时差。
优选地，所述实际传输时差获得单元具体用于：
对于每一组所述待校准信号组合，控制所述DDR芯片向所述控制模块同时发送所述待校准信号组合的所述第一信号和所述第二信号；
获取所述待校准信号组合的所述第一信号的第一接收时间，获取所述待校准信号组合的所述第二信号的第二接收时间；
对所述第一接收时间和所述第二接收时间进行差值计算，得到所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差。
优选地，所述实际传输时差获得单元具体用于：
对于每一组所述待校准信号组合，获取在所述控制模块与所述DDR芯片之间用于传输所述第一信号的传输线的第一线长；获得在所述控制模块与所述DDR芯片之间用于传输所述第二信号的传输线的第二线长；
根据所述第一线长和第二线长的差值，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差。
优选地，所述校准模块具体用于：
当所述控制模块向所述DDR芯片发送所述当前待校准信号组合时，根据所述当前补偿时差，对所述当前待校准信号组合中传输时间较短的信号的发送时间进行延时校准；
当所述控制模块接收所述DDR芯片发送的所述当前待校准信号组合时，根据所述当前补偿时差，对所述当前待校准信号组合中传输时间较短的信号的有效维持时间进行校准。
本发明提供的一种DDR信号时序校准装置，具体实施时，通过获取模块11获取在所述控制模块与DDR芯片之间传输的当前待校准信号组合；通过确定模块12根据预设的补偿时差库，确定与所述当前待校准信号组合对应的当前补偿时差；再通过校准模块13根据所述当前补偿时差，对所述当前待校准信号组合进行时序校准。
本发明提供的一种DDR信号时序校准装置，能够通过控制模块对每一组当前待校准信号组合进行内部的时序校准，无需通过电路板的传输线的线长来控制各个信号的传输时序，进而对电路板的布线设计时无需考虑DDR信号的时序要求，便于对电路板进行小型化设计，且降低电路板的布线设计难度。
需要说明的是，本发明实施例提供的所述DDR信号时序校准装置用于执行上述实施例所述的DDR信号时序校准方法的步骤，两者的工作原理和有益效果一一对应，因而不再赘述。
本领域技术人员可以理解，所述DDR信号时序校准装置的示意图仅仅是DDR信号时序校准装置的示例，并不构成对DDR信号时序校准装置的限定，可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件，例如所述DDR信号时序校准装置还可以包括输入输出设备、网络接入设备、总线等。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
Claims (10)
1.一种DDR信号时序校准方法，其特征在于，所述方法由控制模块执行，所述方法包括：
获取在所述控制模块与DDR芯片之间传输的当前待校准信号组合；
根据预设的补偿时差库，确定与所述当前待校准信号组合对应的当前补偿时差；其中，所述补偿时差库包含N个补偿时差，N个所述补偿时差分别与N组待校准信号组合一一对应，所述补偿时差为预先根据所述待校准信号组合对应的实际传输时差和规定传输时差获得；每一组所述待校准信号组合对应的所述规定传输时差均根据DDR协议确定，N>1；
根据所述当前补偿时差，对所述当前待校准信号组合进行时序校准。
2.如权利要求1所述的DDR信号时序校准方法，其特征在于，每一组所述待校准信号组合包括第一信号和第二信号，则所述方法通过以下步骤获得每一组所述待校准信号组合对应的补偿时差：
根据DDR协议的时序规定，确定每一组所述待校准信号组合；
对于每一组所述待校准信号组合，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差；
计算每一组所述待校准信号组合对应的所述实际传输时差和所述规定传输时差之间的差值的绝对值，获得每一组所述待校准信号组合对应的所述补偿时差。
3.如权利要求2所述的DDR信号时序校准方法，其特征在于，所述对于每一组所述待校准信号组合，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差，具体包括：
对于每一组所述待校准信号组合，控制所述DDR芯片向所述控制模块同时发送所述待校准信号组合的所述第一信号和所述第二信号；
获取所述待校准信号组合的所述第一信号的第一接收时间，获取所述待校准信号组合的所述第二信号的第二接收时间；
对所述第一接收时间和所述第二接收时间进行差值计算，得到所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差。
4.如权利要求2所述的DDR信号时序校准方法，其特征在于，所述对于每一组所述待校准信号组合，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差，具体包括：
对于每一组所述待校准信号组合，获取在所述控制模块与所述DDR芯片之间用于传输所述第一信号的传输线的第一线长；获得在所述控制模块与所述DDR芯片之间用于传输所述第二信号的传输线的第二线长；
根据所述第一线长和第二线长的差值，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差。
5.如权利要求1至4任意一项所述的DDR信号时序校准方法，其特征在于，所述根据所述当前补偿时差，对所述当前待校准信号组合进行时序校准，具体包括：
当所述控制模块向所述DDR芯片发送所述当前待校准信号组合时，根据所述当前补偿时差，对所述当前待校准信号组合中传输时间较短的信号的发送时间进行延时校准；
当所述控制模块接收所述DDR芯片发送的所述当前待校准信号组合时，根据所述当前补偿时差，对所述当前待校准信号组合中传输时间较短的信号的有效维持时间进行校准。
6.一种DDR信号时序校准装置，其特征在于，所述装置包括：
获取模块，用于获取在所述控制模块与DDR芯片之间传输的当前待校准信号组合；
确定模块，用于根据预设的补偿时差库，确定与所述当前待校准信号组合对应的当前补偿时差；其中，所述补偿时差库包含N个补偿时差，N个所述补偿时差分别与N组待校准信号组合一一对应，所述补偿时差为预先根据所述待校准信号组合对应的实际传输时差和规定传输时差获得；每一组所述待校准信号组合对应的所述规定传输时差均根据DDR协议确定，N>1；
校准模块，用于根据所述当前补偿时差，对所述当前待校准信号组合进行时序校准。
7.如权利要求6所述的DDR信号时序校准装置，其特征在于，每一组所述待校准信号组合包括第一信号和第二信号，则所述装置还包括补偿时差获得模块，所述补偿时差获得模块具体包括：
确定单元，用于根据DDR协议的时序规定，确定每一组所述待校准信号组合；
实际传输时差获得单元，用于对于每一组所述待校准信号组合，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差；
补偿时差获得单元，用于计算每一组所述待校准信号组合对应的所述实际传输时差和所述规定传输时差之间的差值的绝对值，获得每一组所述待校准信号组合对应的所述补偿时差。
8.如权利要求7所述的DDR信号时序校准装置，其特征在于，所述实际传输时差获得单元具体用于：
对于每一组所述待校准信号组合，控制所述DDR芯片向所述控制模块同时发送所述待校准信号组合的所述第一信号和所述第二信号；
获取所述待校准信号组合的所述第一信号的第一接收时间，获取所述待校准信号组合的所述第二信号的第二接收时间；
对所述第一接收时间和所述第二接收时间进行差值计算，得到所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差。
9.如权利要求7所述的DDR信号时序校准装置，其特征在于，所述实际传输时差获得单元具体用于：
对于每一组所述待校准信号组合，获取在所述控制模块与所述DDR芯片之间用于传输所述第一信号的传输线的第一线长；获得在所述控制模块与所述DDR芯片之间用于传输所述第二信号的传输线的第二线长；
根据所述第一线长和第二线长的差值，计算所述第一信号在所述控制模块与所述DDR芯片之间传输的传输时长与所述第二信号在所述控制模块与所述DDR芯片之间传输的传输时长之间的差值，获得所述实际传输时差。
10.如权利要求6至9任意一项所述的DDR信号时序校准装置，其特征在于，所述校准模块具体用于：
当所述控制模块向所述DDR芯片发送所述当前待校准信号组合时，根据所述当前补偿时差，对所述当前待校准信号组合中传输时间较短的信号的发送时间进行延时校准；
当所述控制模块接收所述DDR芯片发送的所述当前待校准信号组合时，根据所述当前补偿时差，对所述当前待校准信号组合中传输时间较短的信号的有效维持时间进行校准。
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| CN201911321928.9A CN111010181B (zh) | 2019-12-19 | 2019-12-19 | 一种ddr信号时序校准方法和装置 |
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| CN111710354A (zh) * | 2020-06-17 | 2020-09-25 | 湖南国科微电子股份有限公司 | 一种ddr3的cmd延时补偿方法、装置、设备及介质 |
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| CN111710354B (zh) * | 2020-06-17 | 2022-08-19 | 湖南国科微电子股份有限公司 | 一种ddr3的cmd延时补偿方法、装置、设备及介质 |
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