JP2532405Y2 - データ伝送回路 - Google Patents

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】この考案はデータ伝送回路に関
し、特に、ボタン電話装置、ホームテレホン装置、計測
装置、パソコン、セキュリティ関連機器等のブロック又
はユニット間、あるいは該ブロック又はユニットと端末
間のデータ伝送方式に使用して好適なデータ伝送回路に
関する。

【０００２】

【従来の技術】ボタン電話装置、ホームテレホン装置等
においては、従来から、主制御装置内のブロック又はユ
ニット間、あるいは該ブロック又はユニットと端末機器
（電話機等）間が、論理的にバス形式でデータ伝送路に
接続されているものがあり、特定の伝送フォーマットで
制御信号等のデータ伝送が行われている。

【０００３】図６は、ボタン電話装置の主制御装置内の
複数のブロック又はユニット（以下、ブロックと略す）
間、および該複数のブロックと端末機器間をデータ伝送
路に接続したデータ伝送方式の一例を示すブロック図で
ある。各々のブロックは主ＣＰＵまたはサブＣＰＵ及び
データ伝送回路等により構成される。このデータ伝送方
式では、データ伝送路の直流平衡をとるため、及びトラ
ンスの磁気飽和を防ぐためバイポーラ平衡伝送を採用し
ている。

【０００４】図示されているように、データ伝送路５０
には、同一の構成のデータ伝送回路５１〜５ｎと端末機
器６１のデータ伝送回路が並列に接続されている。ここ
に、前記データ伝送回路５１は主ＣＰＵに接続され、５
２〜５ｎはサブＣＰＵに接続され、６１中のデータ伝送
回路は端末機器のＣＰＵに接続されている。主ＣＰＵお
よびデータ伝送回路５１は主制御部を、サブＣＰＵ１お
よびデータ伝送回路５２、…、サブＣＰＵｎ−１および
データ伝送回路５ｎは、副制御部を構成している。

【０００５】前記データ伝送回路５１〜５ｎはバイポー
ラ平衡伝送データを作るための送信回路と、これを受信
し、元のデータに戻すための受信回路とから構成されて
いる。

【０００６】前記送信回路は、端子Ｔa1、Ｔb1と、該端
子Ｔa1、Ｔb1に論理１のデータが印加されるとオンにな
るトランジスタを含む回路５１ａ、５１ｂと、一次側巻
線の中央が直流電圧Ｖccにプルアップされたトランス５
１ｃから構成されている。

【０００７】また、前記受信回路は、前記トランス５１
ｃと、トランジスタ回路５１ｄと５１ｅから構成されて
いる。

【０００８】上記の構成を有するデータ伝送回路におい
て、端子Ｔa1とＴb1にバイポーラ平衡伝送用送信データ
が印加されると、このデータは前記送信回路によりバイ
ポーラ平衡伝送データに変換されてデータ伝送路５０に
出力される。例えば、図７(a) に示されているような送
信データは、同図(b) に示されているようなバイポーラ
平衡伝送データに変換されてデータ伝送路５０に出力さ
れる。

【０００９】一方、データ伝送路５０から同図(b) に示
されているようなバイポーラ平衡伝送データを受信する
と、前記受信回路はこれを同図(c) に示されているＮＲ
Ｚ符号データに変換して端子ＲＣＶ１から出力する。

【００１０】上記の構成のデータ伝送方式においては、
各ブロックに含まれるデータ伝送回路５１〜５ｎ間のデ
ータ転送方式を端末機器６１と同一の方式にすることが
できるので、ソフトウェア、ハードウェアを互いに共通
化できるという利点を有している。

【００１１】

【考案が解決しようとする課題】前記データ伝送方式で
は、データ伝送路５０に、同一装置内のブロックに含ま
れるデータ伝送回路５１〜５ｎと端末機器６１が並列に
接続されている。このため、データ伝送路のインピーダ
ンスは、前記データ伝送回路のインピーダンスが全て同
一とすると、１／（ブロック数＋端末数）になる。この
ように、副制御部の接続によりデータ伝送路全体のイン
ピーダンスが下がるため、副制御部をデータ伝送路５０
に接続可能な台数のうちに数えなければならないという
問題があった。

【００１２】また、前記のデータ伝送方式は、バイポー
ラ平衡伝送を行っているため、パルスの極性を交互にす
るための回路あるいはソフトウェアを必要とし、構成が
複雑になるという問題があった。

【００１３】本考案の目的は、前記した従来方式の問題
点を除去し、同一装置内のデータ伝送回路を共有化し、
論理的にはデータ伝送路に接続し、ハードウェア的には
１つの端末とみなすことができ、従ってデータ伝送路の
インピーダンスを下げることなく副制御部を接続するこ
とができるデータ伝送回路を提供することにある。ま
た、他の目的は、バイポーラ伝送とせずにしかも直流平
衡を保つことができ、かつ安価に構成できるデータ伝送
回路を提供することにある。

【００１４】

【課題を解決するための手段】 前記目的を達成するた
めに、本考案は、主制御部および副制御部からの送信デ
ータを論理和する論理和回路と、該論理和回路の出力を
微分する微分回路と、該微分回路により微分された情報
を入力して送信データとして出力する送信回路と、該送
信回路からの送信データをデータ伝送路に接続するイン
ターフェイス回路と、前記インターフェイス回路に接続
されたデータ伝送路と、該データ伝送路に接続された端
末装置と、前記インターフェイス回路を介さずに前記送
信回路経由で受信した前記主制御部および副制御部から
の送信データを伸長し、前記副制御部および主制御部に
それぞれ送出すると共に、前記インターフェイス回路を
介して受信した前記端末装置からの受信データを伸長し
て、前記主制御部または副制御部に送出する受信回路と
を備え、前記主制御部、副制御部および端末装置は、１
フレーム中に割当てられた自己のタイムスロットにおい
て、前記送信データを出力するようにした点に特徴があ
る。

【００１５】

【作用】 前記主制御部および副制御部のＣＰＵから
は、１フレーム中のそれぞれに対応するタイムスロット
の間に送信データが出力される。この送信データは前記
論理和手段で論理和され、前記微分回路で微分される。
微分されたデータは前記受信回路で受信される。また
は、前記インターフェイス回路を介して伝送路に送出さ
れ、端末受信機の受信回路で受信される。

【００１６】本考案では、主制御部および副制御部のＣ
ＰＵから送信データを論理和し、一つのインターフェー
ス回路を介して伝送路に送出するようにしているので、
該伝送路のインピーダンスを低下することがない。ま
た、微分されたデータを伝送するようにしているので、
バイポーラ伝送とせずに直流平衡を保つことができる。

【００１７】

【実施例】以下に、図面を参照して、本考案を詳細に説
明する。

【００１８】図１は、本考案のデータ伝送回路を具備し
たデータ伝送方式のブロック図を示す。図において、１
は本考案の一実施例のデータ伝送回路、１１はデータ伝
送路、２１〜２Ｎは端末機器を示す。

【００１９】前記データ伝送回路１は、各ブロックから
の送信信号Ｔx1〜Ｔxnを入力とする論理和回路２と、こ
の論理和回路２からの出力信号Ｔx を微分する微分回路
３と、送信回路４と、受信回路５と、インターフェース
回路６とから構成されている。 本実施例によれば、デ
ータ伝送路１１に並列接続されるデータ伝送回路数が減
少するため、データ伝送路のインピーダンスの低下を防
ぐことができる。また、データ伝送路にバイポーラ平衡
伝送データではなく、微分情報信号を送信するようにし
ているので、直流平衡を保つことができると共に、送信
回路１の構成を簡素化できる。

【００２０】次に、前記実施例を、図２を参照してより
具体的に説明する。なお、図２において、図１と同一ま
たは同等物には同一の符号が付されている。

【００２１】３１はシステム全体の制御をする主ＣＰＵ
であり、３２は各個別機能を制御するサブＣＰＵであ
る。図では、サブＣＰＵ３２は１個しか接続されていな
いが、複数個（ｎ個）のサブＣＰＵを接続することがで
きる。該主ＣＰＵ３１およびサブＣＰＵ３２が前記ブロ
ックに相当し、各々から送信信号Ｔx1〜Ｔxnが出力され
る。

【００２２】前記送信信号Ｔx1〜Ｔxnは論理和回路２に
入力し、論理和回路２の出力はインバータと論理積回路
からなる微分回路３に入力する。論理和回路２は図には
ＯＲ回路が書かれているが、Ｔx1〜Ｔxnの出力がオープ
ンコレクタ形式等であればワイヤードＯＲとなる。微分
回路３は前記送信信号を微分情報に変換し、送信回路４
に送出する。送信回路４は前記微分情報によりインタフ
ェース回路６及び受信回路５に加える電圧のスイッチン
グを行い、伝送路１１には前記インターフェース回路６
を介して微分信号を送出し、同時に受信回路５には微分
信号を出力する。

【００２３】一方、前記データ伝送路１１を経て伝送さ
れてきた信号は、インターフェース回路６を介して受信
回路５にて受信される。受信回路５はトランジスタ、抵
抗、ワンショット（モノマルチ）回路ＩＣ等から構成さ
れており、微分情報である受信信号を伸長する働きをす
る。

【００２４】端末機器２１〜２Ｎは、各々端末機能を実
現するための端末ＣＰＵ４１、端末ＣＰＵ４１の送信信
号を微分情報化する微分回路４３、該微分情報により印
加電圧をスイッチングする送信回路４４、受信信号を伸
長する受信回路４５およびインターフェース回路４６か
ら構成されている。

【００２５】前記伝送回路１と端末機器２１〜２Ｎの微
分回路、送信回路、受信回路およびインターフェース回
路は、それぞれ同一または同等の回路で構成することが
できる。

【００２６】次に、本実施例の動作を説明する。図３
は、データ伝送のタイミングチャートを示す。図示され
ているように、１フレームの時間Ｔ0 秒は、複数のタイ
ムスロットに分割されている。各タイムスロットは端末
機器２１〜２Ｎの一つ一つに対して割当てられており、
このタイムスロットは端末番号を設定すると、自動的に
割当てられるように構成されている。端末番号の設定は
ディップスイッチ等により行われる。この端末番号の設
定が行われると、その端末の端末ＣＰＵはこの端末番号
により割当てられたタイムスロットを知ることができ
る。

【００２７】第１のタイムスロット（ｔ0 〜ｔ1 ）に
は、主ＣＰＵ３１から、サブＣＰＵ３２、端末機器２１
〜２Ｎに対して、同期データが送信される。この同期デ
ータは、図４に示されているように、“０”データ４ビ
ット、“１”データ１２ビット、“０”データ７ビット
および“１”データ１ビットの合計２４ビットから構成
されている。この同期データは、主ＣＰＵ３１のＴx1端
子より、１ビット長１２２μ秒の周期で出力される。こ
の時、該主ＣＰＵ３１のＣＬＫ端子からは、１０μ秒の
パルス幅を持つクロック信号が出力される。

【００２８】上記のように、主ＣＰＵ３１から同期デー
タが出力されると、前記サブＣＰＵ３２、端末機器２１
〜２Ｎは、初めの“０”データ４ビットによりタイミン
グを修正し、その後の“１”データが８ビット以上連続
したことにより、同期データとみなす。同期データであ
ることが判明すると、前記サブＣＰＵ３２、端末機器２
１〜２Ｎは、各々のタイマを初期化し、主ＣＰＵ３１の
送受信タイミングに同期を合わせる。

【００２９】第２のタイムスロット（ｔ1 〜ｔ2 ）で
は、例えば、主ＣＰＵ３１とサブＣＰＵ３２との間でデ
ータ伝送が行われる。この時は、データ伝送路１１を介
することなく行われる。

【００３０】第３のタイムスロット（ｔ2 〜ｔ3 ）で
は、例えば主ＣＰＵ３１と図示されていない他のサブＣ
ＰＵ３３との間でデータ伝送が行われる。

【００３１】また、第４のタイムスロット（ｔ3 〜ｔ4
）では、例えば主ＣＰＵ３１と端末機器２１との間で
データ伝送が行われる。さらに、第Ｎタイムスロット
（ｔN 〜Ｔ0 ）では、例えば主ＣＰＵ３１と端末機器２
Ｎとの間でデータ伝送が行われる。 図３では、サブＣ
ＰＵが２個のシステムの例として書かれているが、サブ
ＣＰＵの個数、端末機器の個数に制限はなく、システム
に対応した個数のタイムスロットを設ければよい。

【００３２】次に、前記第４のタイムスロット（ｔ3 〜
ｔ4 ）において、主ＣＰＵ３１と端末機器２１との間で
授受されるデータの波形図の一例を、図５に示す。

【００３３】同図のＣＬＫは、主ＣＰＵ３１、サブＣＰ
Ｕ３２、端末ＣＰＵ４１等のＣＬＫ端子から出力される
クロック信号の波形である。このクロック信号ＣＬＫ
は、１０μ秒のパルス幅をもつ信号である。

【００３４】Ｔx1は主ＣＰＵ３１のＴx1端子から出力さ
れる送信データであり、該送信データＴx1は論理和回路
２を経て微分回路３に入力する。微分回路３では前記ク
ロック信号を反転した信号と論理積が取られる。この結
果、微分回路３の出力Ｔx 、すなわち微分情報Ｔx は図
５に示されているような波形になる。なお、主ＣＰＵ３
１の送信データＴx1は論理和回路２でサブＣＰＵ３２か
らの送信データＴx2と論理和されるが、前記第２のタイ
ムスロット以外ではサブＣＰＵ３２の送信タイムスロッ
トではないため、送信データＴx2は“０”のままであ
り、主ＣＰＵ３１の送信データＴx1がそのまま論理和回
路２の出力となる。

【００３５】前記微分情報Ｔx は送信回路４によりイン
タフェース回路６への印加電圧が制御され、インターフ
ェース回路６を介してデータ伝送路１１にＶT として出
力される。

【００３６】前記データ伝送路１１を伝送されてきたデ
ータは端末機器２１のインターフェース回路４６を経
て、受信回路４５に入力する。受信回路４５は前述のよ
うに、受信データを伸長する、この結果、端末ＣＰＵ４
１のＲx21 端子には、図示されているように、前記主Ｃ
ＰＵ３１のＴx1端子から出力される送信データと同波形
となる。

【００３７】逆に、端末ＣＰＵのＴx21 端子から出力さ
れた送信データは、微分回路４３で微分され、送信回路
４４でスイッチング制御され、インターフェース回路４
６を介してデータ伝送路１１に出力される。その後、デ
ータ伝送回路１のインターフェース６を介して受信回路
５に入力し、伸長される。伸長されたデータは主ＣＰＵ
３１のＲx1端子に入力し、主ＣＰＵ３１において認識さ
れる。

【００３８】本伝送回路方式では、インタフェース回路
６のトランスにに対して片方向からのみ電流を流してい
るが、送信データを微分情報化しているため電流を流し
ている期間が短く、トランスが磁気飽和を起こさない。
このため、バイポーラ平衡伝送とせずに、データ伝送が
可能となっている。

【００３９】以上のように、本実施例によれば、主ＣＰ
Ｕおよび複数のサブＣＰＵからの送信データを論理和回
路で論理和をして一つの送信回路およびインターフェー
ス回路を介してデータ伝送路に接続するようにしている
ので、従来方式のように、複数のデータ伝送回路がデー
タ伝送路に並列に接続することがなく、データ伝送路全
体のインピーダンスの低下を防止することができる。ま
た、送信データを微分してデータ伝送路に出力するよう
にしているので、トランスの磁気飽和が生じず、従来の
ようにバイポーラ平衡伝送データ方式を用いなくても、
データ伝送が行える。

【００４０】

【考案の効果】以上の説明から明らかなように、本考案
によれば次の効果を期待することができる。

【００４１】(1) 微分信号形式でデータ伝送を行うよう
にしているので、バイポーラ伝送としなくてもデータ伝
送をすることができる。このため、従来方式のバイポー
ラ伝送回路と比較して、バイポーラ制御部分が不要とな
り、ソフトウェアおよびハードウェアの両方を簡素化す
ることができる。

【００４２】(2) 複数のブロックを一つのインターフェ
ース回路を介してデータ伝送路に接続できるので、デー
タ伝送路全体のインピーダンスの低下を防止することが
できる。また、このため、多数のブロックを、データ伝
送路に接続することができる。

【図面の簡単な説明】

【図１】 本考案の一実施例のブロック図である。

【図２】 本考案の一具体例を示す回路図である。

【図３】 本実施例の１フレームの構成を示すタイミン
グチャートである。

【図４】 同期データの値を示す図である。

【図５】 本実施例の伝送回路の要部の信号の波形図で
ある。

【図６】 従来の伝送方式を示すブロック図である。

【図７】 バイポーラ平衡伝送データの一例の波形図で
ある。

【符号の説明】

１…データ伝送回路、２…論理和回路、３…微分回路、
４…送信回路、５…受信回路、６…インターフェース回
路、１１…データ伝送路、２１〜２Ｎ…端末機器。

Claims (2)

(57)【実用新案登録請求の範囲】
1. 【請求項１】 主制御部および副制御部からの送信デー
   タを論理和する論理和回路と、 該論理和回路の出力を微分する微分回路と、 該微分回路により微分された情報を入力して送信データ
   として出力する送信回路と、 該送信回路からの送信データを データ伝送路に接続する
   インターフェイス回路と、前記インターフェイス回路に接続されたデータ伝送路
   と、 該データ伝送路に接続された端末装置と、 前記インターフェイス回路を介さずに前記送信回路経由
   で受信した前記主制御部および副制御部からの送信デー
   タを伸長し、前記副制御部および主主制御部にそれぞれ
   送出すると共に、前記インターフェイス回路を介して受
   信した前記端末装置からの受信データを伸長して、前記
   主制御部または副制御部に送出する 受信回路とを備え、前記主制御部、副制御部および端末装置は、 １フレーム
   中に割当てられた自己のタイムスロットにおいて、前記
   送信データを出力するようにしたことを特徴とするデー
   タ伝送回路。
2. 【請求項２】 請求項１のデータ伝送回路において、 前記副制御部が複数個存在することを特徴とするデータ
   伝送回路。