JPH08181586A - パルス発生器および出力パルスを発生する方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 クロックパルス発生方法および発生装置を得
る。 【構成】 回路中の種々の場所においてパルスを発生す
るためのパルス発生器が、第１の入力パルスを受けた後
で時間に依存する動作を行う第１の回路５０１と、第１
のパルスの後の第２の入力パルスを受けた後で時間に依
存する動作を行う第２の回路５０２とを有する。第１の
回路５０１の動作の平均動作持続時間と第２の回路５０
２の動作の平均動作持続時間に依存する時刻に、第３の
回路５０３によって出力パルスが発生されるように、第
１の回路５０１と第２の回路５０２のおのおのが、それ
ぞれ所定の状態に到達したことに対し第３の回路５０３
が応答する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パルス発生方法および
装置に関するものであり、更に詳しくいえば、それに限
定されるものではないが、クロックパルスの発生方法お
よび装置に関する。

【０００２】

【従来の技術】最近の回路技術は、回路中のいくつかの
回路場所にクロックパルスを供給することをしばしば求
める。回路が比較的大きい場合には、種々の場所の間で
大きな伝播遅延が生ずることがあり、そのために問題の
クロックパルスの立ち上がり縁部が１つの場所に到達す
る時刻が、その縁部が異なる場所に到達する時刻とは大
きく異なることがある。この現象は「クロック・スキュ
ー」として知られている。

【０００３】クロック・スキューを減少するためにいく
つかの対策が一般に用いられている。たとえば、回路が
回路板のシステムの態様を有する場合には、回路板の間
および回路板内部の伝送線遅延が最小にされる。回路が
集積回路、たとえば、ＶＬＳＩ回路、の場合には、技術
者たちはＲＣ相互接続線の固有の遅延を最小にする。い
ずれの状況においても、クロック源と、クロックが求め
られるあらゆる点との間の相互接続の経路長がほぼ同じ
である樹木状相互接続構造に沿ってクロックパルスを送
ることが望ましい。最後に、クロックの送り経路をでき
る限り短くするように、クロック源を設計の物理的中心
のできるだけ近くに配置することが望ましい。

【０００４】それらの対策のおのおのは回路に設計上の
制約を追加することになり、それらの制約は回路の他の
諸要求に適合しないことがある。たとえば、樹木状相互
接続構造を使用することは実現がしばしば困難で、過大
な面積を占めることがある。集積回路に小さい遅延の相
互接続を使用することは、より広いトラックを設けるこ
とを意味する。広いトラックは過大な面積を占め、更
に、それらのトラックをドライブするために求められる
電力を増大する。クロック源を設計の物理的中心に配置
することは設計者を通常制約し、更に、集積回路の場合
には、物理的に中心のクロック源によってひき起こされ
る複雑さの増大は非常に望ましくないことがある。

【０００５】

【発明の概要】本発明は、上記制約を課すことなしにク
ロック・スキューを減少することに使用できる実施例を
提供するものである。

【０００６】本発明の実施例は、遅延導入経路に沿う複
数の点に出力パルスを発生する方法であって、経路にパ
ルスを加えることによって、パルスが前記経路に沿って
第１の向きに伝わり、それから前記経路に沿って前記第
１の向きとは逆である第２の向きに伝わる過程と、パル
スが第１の向きに伝わっている間に、前記複数の点にお
けるパルスをそれぞれの順パルスとして受ける過程と、
パルスが第２の向きに伝わっている間に、前記複数の点
におけるパルスをそれぞれの逆パルスとして受ける過程
と、各点ごとに、それぞれの順パルスおよびそれぞれの
逆パルスをその点におけるパルス発生器に加えて、希望
の時刻にそれぞれの出力パルスを発生する過程と、をそ
なえる、遅延導入経路に沿う複数の点に出力パルスを発
生する方法を提供するものである。

【０００７】本発明に従って、第１の入力パルスを受
け、出力を有する第１の回路の動作を前記第１の入力パ
ルスに応答して開始させる過程と、前記第１の入力パル
スより遅れた第２の入力パルスを受け、出力を有する第
２の回路の動作を前記第２の入力パルスに応答して開始
させる過程と、前記第１の回路の出力および前記第２の
回路の出力を第３の回路に供給する過程と、前記第１の
回路の動作の妨害されない持続時間および前記第２の回
路の動作の妨害されない持続時間に関連する所定の状態
の発生について第３の回路をモニタする過程と、前記状
態の発生に応答して前記出力パルスを発生する過程と、
をそなえ、前記出力パルスは前記第１の入力パルスと前
記第２の入力パルスの間の時間間隔によって決定される
時刻に生ずる、出力パルスを発生する方法が得られる。

【０００８】本発明の第４の態様によれば、第１のパル
ス、およびこの第１のパルスより後で生ずる第２のパル
スとの時間的に隔てられた第１のパルスおよび第２のパ
ルスを受ける第１の入力端子および第２の入力端子と、
第１のパルスによって動作できる第１の回路と、第２の
パルスによって動作できる第２の回路と、第１の回路の
動作の持続時間と第２の回路の動作の持続時間とに応答
して、前記第１のパルスと前記第２のパルスの間の時間
間隔によって決定される時刻に出力パルスを発生する第
３の回路と、を有するパルス発生器が得られる。

【０００９】第１の回路の動作と第２の回路の動作との
平均持続時間に依存する時刻に出力パルスが発生される
ことが好ましい。

【００１０】第１の回路が所定の第１の電流を発生する
第１の電流源を有し、第２の回路が所定の第２の電流を
発生する第２の電流源を有し、第１の電流源は第１のパ
ルスの第１の縁部に応答して動作でき、第２の電流源は
第２のパルスの第１の縁部に応答して動作でき、第３の
回路は、充電すべき前記第１の電流および前記第２の電
流を受ける第１のコンデンサと、第１のコンデンサの端
子間電圧が所定のレベルに達したことに応答して前記出
力パルスを発生する第１の比較回路とを有すると便利で
ある。

【００１１】パルス発生器が、第１のパルスの第２の縁
部に応答して動作させられる、所定の第３の電流を発生
する第３の電流源と、第２のパルスの第２の縁部に応答
して動作させられる、所定の第４の電流を発生する第４
の電流源と、充電すべき前記第３の電流および前記第４
の電流を受ける第２のコンデンサと、第２のコンデンサ
の端子間電圧が所定のレベルに達したことに応答して前
記出力パルスを終了させる第２の比較回路とを有すると
有利である。

【００１２】第１のコンデンサと第２のコンデンサはほ
ぼ同じ値を有し、それぞれの電流源によって発生された
各電流は同じ値を有し、所定のレベルは同じであること
が好ましい。

【００１３】あるいは、第１の回路が第１の遅延回路を
そなえ、この第１の遅延回路は前記第１の入力端子をそ
れの１つの端部に有し、それによって前記第１の端部に
前記第１のパルスが加えられたのに応答して、第１のパ
ルスが第１の遅延回路に沿って伝わり、前記第２の回路
が第２の遅延回路をそなえ、この第２の遅延回路は前記
第２の入力端子をそれの１つの端部に有し、それによっ
て前記第２の端部に前記第２のパルスが加えられたのに
応答して、前記第２のパルスが前記第２の遅延回路に沿
って伝えさせられ、各遅延回路はそれぞれの入力端子と
遅延回路のそれぞれの端部の間に複数のタップを有し、
前記第３の回路が論理回路をそなえ、この論理回路は第
１の入力端子と第２の入力端子および出力端子を有し、
その第１の入力端子は第１の遅延回路のタップに接続さ
れ、前記第２の入力端子は第２の遅延回路のタップに接
続され、前記出力端子には前記出力パルスが生ずる。

【００１４】各遅延線がｍ個のタップを有し、類似の数
のゲートが設けられ、ｎ番目の論理ゲートの第１の入力
端子が第１の遅延手段のｎ番目のタップに接続され、ｎ
番目の論理ゲートの第２の入力端子が第２の遅延手段の
（ｍ−ｎ）番目のタップに接続されると便利である。

【００１５】

【実施例】図１において、集積回路１は経路２を有す
る。入力バッファ３からのクロックパルスをその経路に
沿って種々のステーションＡ、Ｂ、Ｃに分配する。バッ
ファ３は集積回路１の外部のクロック源４から供給され
る。バッファ３は求められる任意のインピーダンス制約
に整合させるために使用する。各ステーションＡ、Ｂ、
Ｃにおいてクロックパルスが経路２から入力され、それ
ぞれのステーションと入力バッファの間の距離が異なる
ために、ステーションＡ、Ｂ、Ｃに到達したクロックパ
ルスは時間的にずれている。

【００１６】この効果を図２に示す。図２において、ク
ロックパルスの立ち上がり縁部は、バッファにおいては
時刻ｔ０に生じ、ステーションＡにおいては時刻ｔ１に
生じ、ステーションＢにおいては時刻ｔ２に生じ、ステ
ーションＡにおいては時刻ｔ３に生ずる。波形φ、φ
Ａ、φＢ、φＣはバッファおよびステーションＡ、Ｂ、
Ｃ委おけるそれぞれの電圧波形を表す。

【００１７】図３において、本発明を実施している集積
回路３１が、入力バッファ３から供給されるクロックパ
ルス経路３２を有する。経路３２は、バッファ３からの
パルスが第１の順方向に伝わる第１の順部分３３と、第
１の向きとは逆である第２の逆向きにパルスが伝わる第
２の逆部分３４とを有する。図３で見て、逆経路部分３
４は順経路部分３の延長である。２つは経路の端部点３
５において一緒になる。

【００１８】逆経路部分３４を順経路部分３３と平行で
あるとして示しているが、これは説明のためだけであっ
て、任意の便利な構成を選択できる。しかし、本発明の
最も便利な態様は、順経路部分に沿う任意の２つのステ
ーションの間の経路長が、それら２つのステーションの
間の逆経路部分に沿う経路長と同じものである。

【００１９】経路部分３３と３４を１本の伝送線で構成
することも考えられ、パルスはその伝送線の１つの端部
に入力され、伝送線の他端部から反射されて戻る。

【００２０】図３に示す集積回路３１は、クロックパル
スを求めている３つのステーションＰ、Ｑ、Ｒを有す
る。このために各ステーションＰ、Ｑ、Ｒはそれぞれの
パルス発生器３６、３７、３８を有する。各パルス発生
器の第１の入力端子が順経路部分３３に接続され、第２
の入力端子が逆経路部分３４に接続される。参照を容易
にするために、パルス発生器３６によって受けられる順
パルスをφＦＰと記し、パルス発生器３６における逆パ
ルスをφＲＰと記すことにする。

【００２１】線が対称的である、すなわち、上で述べた
ように、任意の２点の間の経路長が順経路と逆経路で同
じである、と仮定すると、任意のパルス発生器における
順パルスと逆パルスの間の中間点が、検出回路３２に沿
って進むパルスが経路の端の点に達した時刻に一致す
る。したがって、各パルス発生器３６〜３８が、そのパ
ルス発生器に対するそれぞれの順パルスの検出に応答
し、そのパルス発生器に対するそれぞれの逆パルスの検
出に応答し、２個のパルスの間の中間点の後の同じ期間
にそれぞれの出力パルスを発生するものとすると、出力
パルスは大局的には各パルス発生器に対して同じ時刻に
生ずることになる。

【００２２】経路が対称的でない、すなわち、２点の間
の経路長が順経路と逆経路で異なる場合には、経路の端
に順パルスが到達する時刻を決定するものは順パルスと
逆パルスの間の中間点ではなく、２個のパルスの間の何
らかの他の第２の点である。この場合には、パルス発生
器３６〜８はそれの出力パルスを、この第２の点の後の
所定の持続時間に対応する希望の時刻にそれの出力パル
スを発生して、同時クロックパルスを発生する。

【００２３】次に、図４を参照してパルス関係を説明す
る。パルス発生器３６に供給される入力パルス列φＦＰ
は時時刻ｔ１に立上がり縁部を有し、逆パルスφＲＰは
時刻ｔ２に生ずる立ち上がり縁部を有する。対称的な順
経路および逆経路を有する好適な構成においては、時刻
ｔ１とｔ２の間の中間時刻ｔ４の後の所定の時間ｃに生
ずる時刻ｔ３に立上がり縁部を持つ出力パルス０が発生
される。通常は、回路全体にわたって同じ時刻にクロッ
クパルスを発生することが望ましい。この場合には、対
称的な経路状況に対して、時間ｃは全てのパルス発生器
３６〜３８に対して同じである。しかし、なんらかの理
由で相対的に所定の分離すなわち所定のスキューをおい
てパルスを発生することを希望したとすると、希望に応
じてパルス発生器ごとに異ならせるように時間ｃを定め
ることができる。

【００２４】次に、図５と図６を参照してパルス発生器
３６〜３８の第１の実施例について説明する。

【００２５】まず図５を参照して、図３に示すシステム
に使用するためのパルス発生器は２つの類似の回路５０
１および５０２で構成される。１つの回路５０１は加え
られたクロックパルスの立ち上がり縁部に反応し、それ
に応答してＲＳフリップフロップ５０３をセットし、回
路５０２は加えられたクロックパルスの立ち下がり縁部
に反応し、それに応答してＲＳフリップフロップ５０３
をリセットする。各パルス発生器は２つの入力端子３９
と４０を有する。入力端子３９は順経路に接続され、入
力端子４０は逆経路に接続される。各入力端子は、順経
路と逆経路における電圧値の真値および相補値を発生す
るための回路を含む。

【００２６】回路５０１は第１のＡＮＤゲート５１０を
含み、このＡＮＤゲートの入力端子に、順クロックパル
スφＦＰの補数を表す第１の入力Ａと、逆クロックパル
スφＲＰの補数を表す第１の入力Ｂが加えられる。ゲー
ト５１０の出力端子が、まずインバータ５１１に結合さ
れ、次にスイッチ５１３を制御するために結合される。
インバータ５１１の出力端子は第２のＡＮＤゲート５１
２へ第１の入力を供給する。スイッチ５１３は、回路点
５１４を電源電圧に接続し、回路点５１４を電源電圧か
ら切り離すために、電源電圧ＶＳと回路点５１４の間に
接続される。回路点５１４は比較器５１５の反転入力端
子を構成し、かつコンデンサ５１５の１つの端子と２つ
の並列定電流源５１７、５１８の１つの端子との接続点
を形成する。定電流源５１７と５１８は、それぞれの制
御可能なスイッチ５１９、５２０を介して基準点５２１
に接続される。その基準点には、コンデンサ５１６の第
２の端子も接続される。したがって、スイッチ５１９が
閉じられると、第１の電流源５１７がコンデンサ５１６
に並列接続され、スイッチ５２０が閉じられると、第２
の電流源５１８がコンデンサ５１６に並列接続される。
スイッチ５１９は真逆クロックパルスに対応する信号
Ｂ′によって制御され、スイッチ５２０は順クロックパ
ルスφＦＰの真値に対応する信号Ａ′によって制御され
る。基準電圧Ｖｒｅｆが比較器５１５の非反転入力端子
に加えられる。

【００２７】ここで、図６を参照して図５に示す回路の
動作を説明する。

【００２８】時刻Ｔ0 において、入力パルスＡとＢは論
理１にある。したがって、ＡＮＤゲート５１０の出力も
論理１にあり、スイッチ５１３を閉じて回路点５１４を
電源電圧ＶＳに接続する。同時に、Ａの補数が論理０に
あり、Ｂの補数もそうであるから、スイッチ５１９と５
２０が開く。したがって、コンデンサ５１６は電源電圧
ＶＳまで充電されるようになり、比較器５１５の出力は
低い。そのために、ＡＮＤゲート５１２の入力端子に比
較器５１５から論理０が加えられ、インバータ５１１か
ら論理０が加えられる。したがって、ＡＮＤゲート５１
２の出力は論理０である。

【００２９】時刻Ｔ1 には入力Ａは論理０に低下し、そ
のために入力Ａ′は状態を論理１に変化する。ＡＮＤゲ
ート５１２の出力は低くなり、スイッチ５１３を開き、
スイッチ５２０を閉じるから、電流源５１８はコンデン
サ５１６を充電する。回路点５１４における比較器５１
５への入力はレベルＶｒｅｆより高いままであり、比較
器５１５の出力は低いままである。そうするとインバー
タ５１１の入力端子には論理０が加えられ、その結果と
してそれの出力端子に論理１を生ずる。ＡＮＤゲート５
１２の１つの出力端子には論理１が加えられ、他の１つ
の入力端子には論理０が加えられるから、論理０出力を
発生し続ける。

【００３０】時刻Ｔ2 では入力Ｂは状態を論理０に変化
し、入力Ｂ′は状態を論理１に変化する。その結果、Ａ
ＮＤゲート５１０は論理０出力の発生を続けて、スイッ
チ５１３を開いたままにし、インバータ５１１の出力を
論理１のままにする。スイッチ５２０は閉じたままであ
るが、スイッチ５１９は閉じた状態に変化して、電流源
５１７と５１８が今はコンデンサ５１６を充電する。回
路点５１４における比較器５１５への入力はレベルＶｒ
ｅｆより高いままであり、比較器５１５の出力は低いま
まである。そうすると、インバータ５１１の入力端子に
は論理０が加えられ、その結果としてそれの出力端子に
論理１を生ずる。ＡＮＤゲート５１２の１つの出力端子
には論理１が加えられ、他の１つの入力端子には論理０
が加えられるから、論理０出力を発生し続ける。最初
は、回路点５１４は電位Ｖｒｅｆより高いままであるか
ら、比較器５１５はそれの論理０出力を保持する。しか
し、時刻Ｔ3 においては、２つの電流源５１７と５１８
の組み合わされた作用で、回路点５１４の電位が比較器
５１５の非反転入力端子における電位と同じ電位になる
まで、コンデンサ５１６は放電させられる。回路点５１
４の電位が比較器５１５の非反転入力端子における電位
と同じ電位になると、比較器の出力は状態を論理１に変
化する。したがって、ＡＮＤゲート５１２への２つの入
力は今では論理１であって、そのためにＡＮＤゲートの
出力が状態を論理１へ変化させられて、パルスｔｒの立
ち上がり縁部を発生する。このパルスｔｒは、フリップ
フロップ５０３のセット入力端子に加えられて、それの
出力端子Ｑに正へ向かう縁部を生ずる。

【００３１】ある時間後の時刻Ｔ4 に、入力信号Ａとそ
れの補数Ａ′が状態を論理１と論理０にそれぞれ変化す
る。その結果、スイッチ５２０は開く。さらに後の時刻
Ｔ5には、他の入力信号Ｂと、それの補数Ｂ′が状態を
論理１と論理０にそれぞれ変化し、そうするとＡＮＤゲ
ート５１０には２つの論理１入力が再び加えられる。そ
れらの入力は、そのＡＮＤゲートの出力を論理１に変化
させる。そのためにスイッチ５１３が閉じ、インバータ
５１１からの論理０がＡＮＤゲート５１２の１つの入力
端子に加えられているために、出力パルスｔｒが終了す
る。それからコンデンサ５１６が電源電圧ＶＳへ向かっ
て再充電を開始し、サイクルを再び開始できる。

【００３２】パルス発生器の第２の回路５１２は第１の
回路と同様に構成される。この第２の回路は、インバー
タ５３１に出力を供給する第３のＡＮＤゲート５３０で
構成される。そのインバータの出力は、第４のＡＮＤゲ
ート５３２の１つの入力端子に供給される。第３のＡＮ
Ｄゲート５３０の出力端子がスイッチ５３３に接続され
る。そのスイッチは電源電圧ＶＳを、比較器５３５の反
転入力端子を構成する回路点５３４に接続される。回路
点５３４と基準電位５４１の間に、第２のコンデンサ５
３６が接続される。電流源５３７と直列スイッチ５３９
および電流源５３８と直列スイッチ５４０をおのおの含
む２つの直列回路が、コンデンサ５３６に並列に接続さ
れる。

【００３３】第２の回路５０２はそれぞれの入力パルス
の立ち下がり縁部に応答し、それぞれの点に結合される
入力信号は、第１の回路５０１中の対応する点に加えら
れる入力信号の補数である。したがって、ＡＮＤゲート
５３０は入力信号Ａ′とＢ′を受け、スイッチ５３９と
５４０は信号ＢとＡをそれぞれ受ける。第２のＡＮＤゲ
ート５３２の出力は、Ｒ−Ｓフリップフロップ５０３の
リセット出力端子に接続される。

【００３４】第２の回路５０２の動作は、前記第１の回
路５０１の動作と全体として同じである。

【００３５】次に、図３に示すクロック分配装置の動作
を図７を参照して説明する。簡単にするために、経路３
２におけるステーションＰ、Ｑ、Ｒの間の順方向と逆方
向における経路遅延が、２単位時間におのおの等しく、
バッファ３の出力端子とステーションＰの順経路端末の
間の経路遅延が２単位時間であり、ステーションＲの順
経路点と逆経路点の間の遅延が１単位時間であると仮定
する。図７は、図５のパルス発生器からの各パルスの波
形を示す。図において、電流源５１７、５１８、５３
７、５３８は同一の電流を生じ、コンデンサ５１６、５
３６の値はほぼ同一で、同じ基準電圧が比較器５１５と
５３６の非反転入力端子に加えられる。時刻０におい
て、各パルス発生器における「立上がり縁部」コンデン
サ５１６が電源電圧ＶＳまで充電される。この時刻に
は、クロックパルスがバッファ３から出る。２単位時間
後に、パルスはステーションＰに到達し、そのステーシ
ョンの「順端末」に加えられて、パルス発生器３５のス
イッチ５１３を開き、電流源５１８を接続してコンデン
サ５１６を第１の放電率ｉで放電させる。更に２単位時
間後に、クロックパルスは第２のステーション３７の対
応する順端末に到達する。パルス発生器３７中のコンデ
ンサ５１６が、同様にｉの放電率で放電を開始する。最
後に、更に２単位時間の後で、クロックパルスはステー
ション３８の対応する順端末に到達し、そのステーショ
ンのコンデンサ５１６がそれに従って放電を開始する。

【００３６】しかし、クロックパルスが経路３２の端部
を横切った後では、そのクロックパルスは１単位時間の
後で、パルス発生器３８の逆端末に到達する。その時に
は、そのパルス発生器の第２の電流源５１７が動作状態
にされる。時刻７においては、パルス発生器３８のコン
デンサ５１６が２ｉの放電率で放電を開始する。更に２
単位時間の後に、クロックパルスはパルス発生器３７の
逆端末に到達して、パルス発生器３７のコンデンサ５１
６が２ｉの放電率で放電を開始する。最後に、更に２単
位時間の後に、ステーション３６の逆端末がクロックパ
ルスを受け、そのステーションのコンデンサ５１６が２
ｉの放電率で放電を開始する。

【００３７】各コンデンサ５１６における電圧が、この
点から順方向の同じ特性に従うことが図７からわかる。
したがって、同じ基準電圧、たとえば、Ｖｒｅｆ１、が
各比較器５１５に加えられるものとすると、パルス発生
器３６、３７、３８は同じ時刻に立ち上がり縁部を生ず
る。この時刻は、選択した基準電圧のレベルによって決
定される。図７を再び参照して、Ｖｒｅｆ１の値に対し
ては１２．５単位時間に、およびＶｒｅｆ２の値に対し
ては１４単位時間に、立上がり縁部が発生される。図７
を綿密に検討することによって、最後のコンデンサ放電
特性と電源電圧直線との交点が、実効的に経路３２を通
るパルスが端末３５に到達する点であることがわかる。
更に、基準電圧Ｖｒｅｆの与えられた任意の値に対し
て、各パルス発生器の出力パルスの前縁部の発生時刻
は、クロックパルスが端末３５にあった時刻に依存す
る。基準電圧Ｖｒｅｆの値の選択においては、電源電圧
ＶＳを基にして、可能な最長放電時間で達成されるコン
デンサ電圧の最低値より、その基準電圧を低くすること
に注意を払わなければならない。換言すると、図示の例
の場合には、基準電圧Ｖｒｅｆの値は、パルス発生器３
６のコンデンサ５１６が２ｉの放電率で放電を開始する
時の電圧より低くなければならない。

【００３８】ここで、クロックパルス分配装置の第２の
実施例を示す図８を参照する。この装置は図３に示す装
置にほぼ類似し、希望する数のステーションＰ、Ｑ、Ｒ
を有する。しかし、経路３２の端末３５に追加のステー
ションＳが設けられる。ステーションＳのパルス発生器
８１は、単一の入力を有する必要があるだけである。経
路３２からパルスを受けて所定の遅延後に出力クロック
パルスを発生するようにそのパルス発生器を構成でき
る。この所定の遅延は、時間ｃ（図４参照）と同じであ
るように選択され、それによってパルスが各パルス発生
器によってほぼ同時に発生される。

【００３９】次に図９および図１０を参照してパルス発
生器の第２の実施例について説明する。

【００４０】まず図９を参照して、パルス発生器は第１
のタップ付き遅延器９１と、第２の同様なタップ付き遅
延器９２とで構成される。２つの遅延器は電気的に横に
並べて配置されるが、入力端子が両端部に設けられる。
第１のそのゲートの１つの入力端子が第１の遅延器９１
の第１のタップに接続され、そのゲートの第２の入力端
子が遅延器９４の最後のタップに接続される等々、両方
の遅延器に沿ってゲートの入力端子が遅延器の適切なタ
ップに接続されるように、各遅延器のタップの数と同数
の、複数の第１の２入力ゲート９３が遅延器の間に接続
される。図９に示すように、論理ゲート９３はＮＯＲゲ
ートである。第１の論理ゲート９３のおのおのは、ＯＲ
ゲート９５のそれぞれの入力端子に接続される。このＯ
Ｒゲートの入力端子の数は、第１の論理ゲートの数に等
しい。第１のＯＲゲート９５の出力端子は、出力パルス
Ｐ９５を供給する。

【００４１】複数の第２の２入力論理ゲート９４が、複
数の第１の論理ゲート９３に類似するやり方で接続され
る。各論理ゲート９４はＡＮＤゲートであり、ＮＯＲゲ
ート９３に類似するやり方で、各ＡＮＤゲートの入力端
子が遅延器９１と９２に接続される。第２のＯＲゲート
９６が同様な複数の入力端子を有する。各入力端子は、
１つのＡＮＤゲート９４の出力端子に接続される。ＯＲ
ゲート９６は、出力パルスＰ９６を発生する。第１の遅
延器９１の入力を参照符号Ｆで示し、第２の遅延器９２
の入力を参照符号Ｒで示す。

【００４２】ここで図８および図１０を参照して、図９
に示すパルス発生器の動作を更に説明する。

【００４３】図１０は、図８のステーションＰ、Ｑ、Ｒ
のおのおのにおけるそれぞれの遅延線に沿う順パルスお
よび逆パルスの進行を示す。ここでは、簡単にするため
に、各ステーションは同じ経路遅延だけ、図１０には正
方形の水平幅として示している、それぞれの隣接するス
テーションから隔てられている、と仮定する。したがっ
て、ステーションＰに対しては、順パルスが時刻Ｔ0 に
遅延器９１に現れる。そうするとその遅延器はそのパル
スを、クロックパルス経路の経路遅延のために、逆パル
スが第２の遅延器９２の入力端子に現れる時刻Ｔ4 まで
遅延器に沿って一定の速さでパルスを伝える。順パルス
と逆パルスが時刻Ｔ5 において一致するように、逆パル
スは同じ速さで遅延器９２に沿って逆向きに動く。

【００４４】ここで図９を再び参照して、２つのパルス
の立上がり縁部が両方の遅延器の対応するタップに現れ
ると、それらのタップに結合されているＡＮＤゲート９
４が、両方の入力端子に論理１が現れたことを検出し
て、その出力端子に論理１を生ずる。パルスが進行を続
けている間に、ＮＯＲゲート９３が対象とするタップに
おける論理１から論理０への降下遷移を検出し、その遷
移に応答して論理１出力を生ずる。このようにして、出
力端子Ｐ９６における立ち下がり縁部が、パルスの形で
第１のＯＲゲート９６によって検出される。図５を参照
して説明したように、立上がり縁部出力を用いてフリッ
プフロップをセットし、出力端子Ｐ９５における立ち下
がり縁部を用いてＲ−Ｓフリップフロップをリセットす
る。

【００４５】再び図１０を参照して、ステーションＱの
タイミング図を検討すると、順パルスが時刻Ｔ1 に現
れ、逆パルスが時刻Ｔ3 に現れることがわかる。しか
し、この回路の動作によって、ステーションＫの場合と
同じように、時刻Ｔ5 に両方のパルスを一致させること
ができる。

【００４６】最後に、順パルスおよび逆パルスの２つの
入力が同じ時刻Ｔ2 に生ずる場合にも、図９に示す装置
は動作して時刻Ｔ5 にパルスを生ずることに気がつくで
あろう。

【００４７】遅延器が類似する場合についてこの実施例
を説明してきたが、これは本発明にとっては必須のこと
ではない。たとえば、第１の遅延器は入力端部にタップ
を持たない遅延部分を有することができる。重要な特徴
は順パルスと逆パルスがそれぞれの遅延器の対応するタ
ップに現れるべきことである。

【００４８】ここで図１１を参照して、図３を参照して
説明した装置を、損失のある線、とくにＲＣ遅延が優勢
であるような線、を使用する装置の変更例について説明
する。集積回路においては、伝送線遅延が通常は比較的
小さいために、ＲＣ遅延が優勢であるような線は集積回
路にとってはとくに重要である。したがって、ＲＣ遅延
は線の長さに正比例しないから、バッファを導入する必
要があることもある。図１１に示す装置は、順経路部分
１２２と逆経路部分１２３を有する伝送経路１２１を有
する。ステーションＤ、Ｅ、Ｆ、Ｇが経路１２１に沿っ
て配置され、各ステーションには、対象とするステーシ
ョンに順パルスと逆パルスを加えることに関連する所定
の時刻にクロックパルスを発生するために、パルス発生
器１２４が組合わされる。経路に沿う損失を修正するた
めに、ステーションＤの順経路部分１２２に第１のバッ
ファ１２５が挿入される。バッファ自体にはいくらかの
遅延をシステムに導入する傾向があるから、ステーショ
ンＥの逆経路部分１２３に類似のバッファ１２５が挿入
される。再び損失に対処するために、ステーションＥの
順経路部分にバッファ１２６が挿入される。対応する逆
経路部分バッファ１２６がステーションＦに存在する。
最後に、順経路部分バッファ１２７がステーションＦに
挿入され、ステーションＧにおいては逆経路部分が一対
である。

【００４９】次に図１２を参照する。集積回路１３０
が、クロックパルス伝送経路１３１を有する。このクロ
ックパルス伝送経路は、第１の順経路部分１３２と、第
１の逆経路部分１３３と、第２の順経路部分１３４と、
第２の逆経路部分１３５とを含む。図からわかるよう
に、クロックパルス経路は集積回路１３０の周縁部をほ
ぼ巡って延長する。集積回路１３０としては、たとえば
大きなＶＬＳＩチップとすることができる。クロックパ
ルス伝送経路１３１には、それぞれの出力端子に同時ク
ロックパルスを生ずるパルス発生器１３６が組合わされ
る。大きいＶＬＳＩチップの周縁部すなわちパッドリン
グの周囲に、同時クロックを供給するのにいくつかの利
点がある。それのうちの２つは、入力パッド／出力パッ
ドをクロックできること、および十分な電力接続を通常
必要とするクロック・バッファがチップのパッドリング
の次、これは良い電力接続が既に存在している場所、に
配置されることである。入力パッド／出力パッドをクロ
ックできることによって、他の装置との高速同期通信を
行うことができる。

【００５０】特定の説明がクロックパルスの発生および
分配に関連するものであるが、本発明は他のパルスの発
生および分配に等しく応用できることが分かるであろ
う。

【図面の簡単な説明】

【図１】従来技術のクロックパルス分配装置の部分回路
図。

【図２】図１の種々の場所に生ずる電圧波形図。

【図３】出力パルスを発生する本発明の装置の第１の実
施例のブロック図。

【図４】図３の１つの場所における波形図。

【図５】図３において使用する本発明のパルス発生器の
第１の実施例を示す回路図。

【図６】図５の回路中に生ずるパルスの波形を示す図。

【図７】図３において使用されている種々のステーショ
ンにおける図５のパルス発生器の電圧波形を示す図。

【図８】図３の装置の変形を示すブロック線図。

【図９】本発明のパルス発生器の第２の実施例を示す回
路図。

【図１０】図８の装置で使用する図９のパルス発生器の
動作を示すタイミング図。

【図１１】集積回路に使用するために、緩衝される線を
使用する図３に示す装置の変更例を示すブロック線図。

【図１２】図３の装置の更に別の変更例のブロック図。

【符号の説明】

２、３２、１２１、１３１ 経路 ４ クロック源 ３３、１２２、１３２、１３４ 順経路部分 ３４、１２３ 逆経路部分 ３６、３７、３８、１２４、１３３、１３５ パルス発
生器 ９１、９２、９４ 遅延器 １２５、１２６、１２７ バッファ ５１５、５３５ 比較器 ５１７、５１８、５３７、５３８ 電流源

Claims (11)

【特許請求の範囲】
1. 【請求項１】時間的に隔てられた第１のパルスと第２の
   パルスとをそれぞれ受ける第１の入力端子および第２の
   入力端子と、 前記第２の入力端子および前記第２の入力端子にそれぞ
   れ接続され、かつそれぞれの入力パルスを受けた後で状
   態を変化するように構成された第１の回路および第２の
   回路と、 それらの第１の回路および第２の回路に接続され、前記
   第１の回路および前記第２の回路が、前記第１のパルス
   と前記第２のパルスとの間の時間間隔に依存する時刻
   に、所定の関係を持つそれぞれの状態に達したことに応
   答して出力パルスを発生するように構成された出力回路
   と、 をそなえるパルス発生器。
2. 【請求項２】第１の入力パルスを受け、出力を有する第
   １の回路の動作を前記第１の入力パルスに応答して開始
   させる過程と、 前記第１の入力パルスより遅れた第２の入力パルスを受
   け、出力を有する第２の回路の動作を前記第２の入力パ
   ルスに応答して開始させる過程と、 前記第１の回路の出力および前記第２の回路の出力を第
   ３の回路に供給する過程と、 前記第１の回路の動作の妨害されない持続時間、および
   前記第２の回路の動作の妨害されない持続時間に関連す
   る所定の状態の発生について第３の回路をモニタする過
   程と、 前記状態の発生に応答して前記出力パルスを発生する過
   程と、をそなえ、 前記出力パルスは、前記第１の入力パルスと前記第２の
   入力パルスの間の時間間隔によって決定される時刻に生
   ずる、出力パルスを発生する方法。
3. 【請求項３】第１のパルス、およびこの第１のパルスよ
   り後で生ずる第２のパルスとの、時間的に隔てられた第
   １および第２のパルスを受ける第１の入力端子および第
   ２の入力端子と、 第１のパルスによって動作できる第１の回路と、 第２のパルスによって動作できる第２の回路と、 第１の回路の動作の持続時間と第２の回路の動作の持続
   時間とに応答して、前記第１のパルスと前記第２のパル
   スとの間の時間間隔によって決定される時刻に出力パル
   スを発生する第３の回路と、 を有するパルス発生器。
4. 【請求項４】請求項３記載のパルス発生器において、 第３の回路が、第１の回路の動作と第２の回路の動作と
   の平均持続時間に依存する時刻に出力パルスを発生する
   ように構成されるパルス発生器。
5. 【請求項５】請求項３または４記載のパルス発生器にお
   いて、 第１の回路が所定の第１の電流を発生する第１の電流源
   を有し、 第２の回路が所定の第２の電流を発生する第２の電流源
   を有し、 第１の電流源は第１のパルスの第１の縁部に応答して動
   作でき、 第２の電流源は第２のパルスの第１の縁部に応答して動
   作でき、 第３の回路が、 充電すべき前記第１の電流および前記第２の電流を受け
   る第１のコンデンサと、 第１のコンデンサの端子間電圧が所定のレベルに達した
   ことに応答して前記出力パルスを発生する第１の比較手
   段と、 を有するパルス発生器。
6. 【請求項６】請求項５記載のパルス発生器において、 パルス発生器が、 第１のパルスの第２の縁部に応答して動作させられて、
   所定の第３の電流を発生する第３の電流源と、 第２のパルスの第２の縁部に応答して動作させられて、
   所定の第４の電流を発生する第４の電流源と、 充電すべき前記第３の電流および前記第４の電流を受け
   る第２のコンデンサと、 第２のコンデンサの端子間電圧が所定のレベルに達した
   ことに応答して前記出力パルスを終了させる第２の比較
   手段と、 をさらに有するパルス発生器。
7. 【請求項７】請求項６記載のパルス発生器において、 第１のコンデンサと第２のコンデンサとがほぼ同じ値を
   有し、それぞれの電流源によって発生された各電流が同
   じ値を有し、所定のレベルが同じであるパルス発生器。
8. 【請求項８】請求項３または４記載のパルス発生器にお
   いて、 第１の回路が第１の遅延回路をそなえ、 この第１の遅延回路は、前記第１の入力端子をそれの１
   つの端部に有し、それによって前記第１の端部に前記第
   １のパルスが加えられたことに応答して、第１のパルス
   が第１の遅延回路に沿って伝わり、 前記第２の回路が第２の遅延回路をそなえ、 この第２の遅延回路は、前記第２の入力端子をそれの１
   つの端部に有し、それによって前記第２の端部に前記第
   ２のパルスが加えられたことに応答して、前記第２のパ
   ルスが前記第２の遅延回路に沿って伝えさせられ、 各遅延回路は、それぞれの入力端子と遅延回路のそれぞ
   れの端部の間に複数のタップを有し、 前記第３の回路が論理回路をそなえ、 この論理回路は、第１の入力端子と第２の入力端子およ
   び出力端子を有し、 その第１の入力端子は第１の遅延回路のタップに接続さ
   れ、前記第２の入力端子は第２の遅延回路のタップに接
   続され、前記出力端子には前記出力パルスが生ずるパル
   ス発生器。
9. 【請求項９】請求項５記載のパルス発生器において、 各遅延線はｍ個のタップおよび類似の数のゲートが設け
   られ、 ｎ番目の論理ゲートの第１の入力端子が第１の遅延手段
   のｎ番目のタップに接続され、ｎ番目の論理ゲートの第
   ２の入力端子が第２の遅延手段の（ｍ−ｎ）番目のタッ
   プに接続されるパルス発生器。
10. 【請求項１０】遅延導入経路に沿う複数の点に出力パル
    スを発生する装置であって、 パルスを受ける入力端子を有し、前記経路を構成する回
    路と、 それぞれ請求項３に記載のパルス発生器である複数のパ
    ルス発生器と、を有し、 前記パルスは、前記入力端子から前記経路に沿って第１
    の向きに前記経路の端まで伝わり、それから前記経路に
    沿って前記第１の向きとは逆である第２の向きに伝わる
    ことができ、 前記パルス発生器の各々は各点に配置され、前記点にお
    いて前記回路に接続され、 各パルス発生器は、 前記パルスが前記第１の向きに伝わっている間に、前記
    回路上の前記パルスを受ける第１の入力端子と、 前記パルスが前記第２の向きに伝わっている間に前記回
    路上の前記パルスを受ける第２の入力端子と、 希望の時刻に出力パルスを供給する出力端子とを有す
    る、 遅延導入経路に沿う複数の点に出力パルスを発生する装
    置。
11. 【請求項１１】遅延導入経路に沿う複数の点に出力パル
    スを発生する方法であって、 経路にパルスを加えることによって、パルスが前記経路
    に沿って第１の向きに伝わり、それから前記経路に沿っ
    て前記第１の向きとは逆である第２の向きに伝わる過程
    と、 パルスが第１の向きに伝わっている間に、前記複数の点
    におけるパルスをそれぞれの順パルスとして受ける過程
    と、 パルスが第２の向きに伝わっている間に、前記複数の点
    におけるパルスをそれぞれの逆パルスとして受ける過程
    と、 各点ごとにそれぞれの順パルスおよびそれぞれの逆パル
    スをその点におけるパルス発生器に加えて、希望の時刻
    にそれぞれの出力パルスを発生する過程と、をそなえ、 各前記パルス発生器は、請求項２の方法に従って出力パ
    ルスを発生する、遅延導入経路に沿う複数の点に出力パ
    ルスを発生する方法。