KR100810402B1 - 입력 신호에 대해 사전 결정된 위상 시프트를 갖는 출력신호를 생성하는 방법 및 장치 - Google Patents

입력 신호에 대해 사전 결정된 위상 시프트를 갖는 출력신호를 생성하는 방법 및 장치 Download PDF

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Abstract

본 발명은 입력 신호에 대해 사전 결정된 위상 시프트를 갖는 출력 신호를 생성하는 방법 및 장치에 관한 것으로, 출력 신호는 예를 들면 PLL 또는 DLL 등의 폐쇄 루프 제어(closed loop control)를 이용하여 입력 신호에 대해 사전 결정된 위상 시프트를 갖도록 생성된다. 폐쇄 루프 제어의 입력 신호 및 출력 신호는 제 1 결합 로직(combinatory logic) 및 제 2 결합 로직에 따라서 로직 결합되어 제 1 및 제 2 제어 신호를 생성한다. 제 1 및 제 2 제어 신호는 제 1 전류원 및 제 2 전류원을 각각 선택적으로 활성화하는 데 이용된다. 제 1 전류원에 의해 공급된 전류는 폐쇄 루프 제어를 제어하는 캐패시턴스를 충전하기 위해 이용되고, 제 2 전류원에 의해 공급된 전류는 캐패시턴스를 방전하기 위해 이용된다. 제 1 및 제 2 전류원에 의해 공급되는 전류의 비율뿐만 아니라 결합 로직의 타입을 선택함으로써, 입력 신호에 대한 출력 신호의 위상 시프트는 개별 조건에 가변적으로 맞춰질 수 있다.

Description

입력 신호에 대해 사전 결정된 위상 시프트를 갖는 출력 신호를 생성하는 방법 및 장치{METHOD AND DEVICE FOR GENERATING AN OUTPUT SIGNAL HAVING A PREDETERMINED PHASE SHIFT WITH RESPECT TO AN INPUT SIGNAL}
도 1은 본 발명의 바람직한 실시예에 따라서 입력 신호에 대해 사전 결정된 위상 시프트를 갖는 출력 신호를 생성하는 장치를 도시하는 도면.
도 2는 도 1의 실시예에 대한 가능한 구현을 도시하는 도면.
도 3(a) 및 도 3(b)과 도 4는 도 1 및 도 2에 도시된 입력 신호에 대한 출력 신호의 위상 위치에 관련된 가능한 모호성을 나타내는 타이밍도,
도 5는 이러한 모호성을 해결하기 위한 도 2의 구현에 대한 변형예를 도시하는 도면.
도 6은 본 발명의 원리를 이용하여 복수의 신호를 보정하는 회로 장치를 도시하는 도면.
도 7(a) 및 도 7(b)은 본 발명의 원리를 이용하여 복수의 신호를 보정하는 다른 회로 장치를 도시하는 도면.
도 8은 위상 검출기에 대한 본 발명의 사용을 설명하기 위한 타이밍도 및 진리 표(truth table),
도 9는 위상 고정 루프(PLL)를 이용하는 본 발명의 일실시예를 도시하는 도 면,
도 10은 종래 기술에 따라서 90°의 위상 시프트를 생성하는 패시브(passive) RC 네트워크를 도시하는 도면.
도 11은 종래 기술에 따라서 동일한 지연 소자의 체인을 이용하여 복수의 신호를 보정하는 회로 장치를 도시하는 도면.
도 12는 통상적인 호그(Hogge) 위상 검출기를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
1, 2 : 결정기 3, 4 : 전류원
5 : 캐패시턴스 6, 9 : 지연 소자
7 : 인버터 11 : 디멀티플렉서
12 : 멀티플렉서 20 : 위상 검출기
본 발명은 입력 신호에 대해 사전 결정된 위상 시프트를 갖는 출력 신호를 생성하는 방법 및 장치에 관한 것이다.
예를 들면 클록 신호 등과 같이 기준 신호에 대해 사전 결정된 위상 시프트를 갖는 연속 신호의 생성은, 여러 서로 다른 적용 분야에 있어서 중요한 역할을 한다. 예를 들면, 일정한 위상, 예를 들면 90°만큼 클록 신호를 시프팅하는 것은, 데이터 아이(data eye)의 중심에서 수신된 데이터를 샘플링하기 위해 통신 장치의 수신기 부품에서 수신된 데이터를 샘플링하는 데 있어서 중요하다. 또한, 소위 다중 위상 필터(polyphase filters)에 있어서, 90°의 위상 시프트는 주파수에 무관하게 신호에 적용된다. 또한, 기준 신호에 대해 사전 결정된 위상 시프트를 갖는 신호를 생성하는 것은 또한 복수의 신호에 대한 시간 방식 보정 또는 신호원의 시간 방식 매칭(time-wise matching)에 있어서 중요하다. 기준 신호에 대해 사전 결정된 위상 시프트를 갖는 출력 신호를 생성하는 장치는 또한 소위 조기-후기(early-late) 위상 검출기, 예를 들면 소위 호그(Hogge)-검출기를 이용하여 설계될 수 있다.
상술된 적용 분야와 관련하여, 종래 기술에서는 여러 해결책이 알려져 있다. 통상적으로, 입력 신호에 대해 사전 결정된 위상 시프트를 갖는 출력 신호를 생성하기 위해 지연 소자를 사용하였다. 이러한 지연 소자는 직렬로 접속된 복수의 게이트를 포함할 수 있는데, 이것은 이러한 지연 장치의 가장 단순한 실시예이다.
도 10은 90°만큼 클록 신호를 시프팅하는 데 종종 이용되는 장치 또는 회로 장치를 도시한다. 도 10에 따르면, 칩 내장형 패시브 필터(chip-internal passive filters)는 저항기 및 캐패시턴스를 갖는 RC 네트워크를 포함한다. 이러한 패시브 RC 네트워크는 입력 신호(IN)에 대해 ±90°의 위상 시프트를 갖는 출력 신호(OUT2)를 생성하는 주파수 선택형 네트워크이다. 추가하여, 도 10의 회로 장치는 입력 신호(IN)에 대해 위상 시프트를 갖지 않는 출력 신호(OUT1)를 생성한다. 입력 신호(IN)의 반전된 버전의 출력 신호를 획득하기 위해서, 동일한 LC 네트워크는 추가로 90°만큼 출력 신호(OUT2)를 한 번 더 시프팅하는 데 이용되어야 할 것이다. 도 10에 도시된 해결책의 문제점은, 요구되는 공간이 비교적 크고, 전기 소자가 공차를 가져서 여러 적용 분야, 특히 입력 신호에 대해 매우 정확한 위상 시프트를 갖는 출력 신호를 필요로 하는 분야에서 문제가 될 수 있다는 것이다.
입력 신호에 대해 사전 결정된 위상 시프트를 갖는 출력 신호를 생성하는 다른 통상적인 장치는 소위 지연 고정 루프(delay locked loop : DLL)의 원리에 기초한다.
도 11은 특히 복수의 신호의 시간 방식 보정에 이용될 수 있는 통상적인 DLL 기반 장치의 일례를 도시한다. 도 11에 따르면, DLL은 직렬로 접속된 복수의 동일한 전압 제어형 지연 소자(41)들과, 위상 검출기(42)를 포함한다. 제 1 지연 소자(41) 및 위상 검출기(42)의 입력 신호는 보정될 복수의 입력 신호(IN1-IN3)를 수신하는 디멀티플렉서(demultiplexer)(40)의 출력 신호이다. 또한, 디멀티플렉서(40)는 입력 신호(IN1-IN3) 중의 하나를 DLL을 위한 입력 신호로서 선택하는 선택 신호(SEL)에 의해 제어된다. 위상 검출기(42)는 최종 지연 소자의 출력 신호의 위상과 DLL의 입력 신호, 다시 말해서 DLL을 위한 기준 신호로서 기능하는 디멀티플렉서의 출력 신호의 위상을 비교한다. 지연 소자(41) 각각의 출력 신호(A-C)는 멀티플렉서(43)에 공급되고, 이 멀티플렉서(43)는 또한 선택 신호(SEL)에 의해 제어된다. 위상 검출기(42)의 위상 비교 결과에 따라서, 개별 지연 소자(41)의 지연 시간 위상 검출기(42)에 의해 제어된다. 신호(A)와 신호(B) 사이의 시간 시프트는 예를 들면 T1이고, 신호(B)와 신호(C) 사이의 시간 시프트는 예를 들면 T2인데, 여기에서 T1≠T2이다. 입력 신호(IN1-IN3)의 보정이 완료된 후, 각각의 입력 신호(IN1-IN3)에 있어서 지연 소자의 체인 중에서 적절한 지연 소자(41)를 결정하는데, 그 출력 신호는 멀티플렉서(43)에 공급된다. 도 11에 도시된 회로 장치의 문제점 중의 하나는 회로 소자의 개수가 비교적 많고, 요구되는 공간이 비교적 크다는 것이다. 그러나, 더 중요한 것은 시간 방식 보정이 오로지 하나의 개별 지연 소자(41)의 지연 시간만큼만 정확하다는 것으로서, 이것은 복수의 입력 신호의 매우 정확한 보정을 요구하는 적용 분야에 있어서 충분하지 않은 경우가 자주 있다.
여러 적용 분야에 있어서, 위상 검출기는 기준 신호와 출력 신호 사이의 위상 에러를 검출하기 위해 이용된다. 예를 들면, 입력되는 데이터 패턴에 대해 적절히 정렬된 클록을 생성하고, 그 클록에 따라서 입력 데이터를 재타이밍(retime)하는 것이 통신 장치의 클록 및 데이터 복원 회로의 기능이다. 이것은 PLL을 이용하여 이루어지고, 위상 에러 신호는 폐쇄 루프 피드백을 통해 전압 제어형 발진기(voltage controlled oscillator : VCO)의 위상 및 주파수를 적절히 설정하기 위해 생성 및 사용된다. 위상 에러 신호의 생성은 일반적으로 선형 및 뱅뱅(bang-bang) 접근법 중의 하나로서 분류되는 위상 검출기 설계에 의해 실행된다. 선형 위상 검출기(그 통상적인 예로서는 호그(Hogge)-검출기가 있음)는 PLL의 트래킹 특성에 있어서 선형 작용을 유도하는 연속 에러 신호를 생성하지만, 뱅뱅 검출기는 비선형 트래킹 특성을 유도하는 양자화된(quantized) 위상 에러 신호를 생성한다.
통상적인 호그 위상 검출기 설계의 일례가 도 12에 도시되어 있다. 도 12의 회로는 래치(latch)로서 기능하는 제 2 레지스터 또는 플립-플롭(flip-flop)(51)에 대해 직렬로 접속된 제 1 레지스터 또는 플립-플롭(50)을 포함한다. 두 개의 플립-플롭(50, 51)은 마스터-슬레이브(master-slave) 플립-플롭이다. 입력 데이터는 제 1 플립-플롭(50)에 공급된다. 데이터 신호(DATA)는 제 1 XOR 게이트(53)에 의해 제 1 플립-플롭(50)의 출력 신호와 결합되어 UP 위상 에러 신호를 생성하지만, 제 1 플립-플롭(50)의 출력 신호와 제 2 플립-플롭(51)의 출력 신호는 제 2 XOR 게이트(54)에 의해 결합되어 DOWN 위상 에러 신호를 생성한다. 두 개의 플립-플롭(50, 51)은 인버터(52)를 이용하여 클록 신호(CLK)에 의해 역으로 작동한다. 제 2 플립-플롭(51)의 출력 신호는 재타이밍된 데이터 신호(DATA')에 대응하고, 위상 에러 신호(UP/DOWN)는 입력되는 데이터 신호(DATA)에 대해 클록 신호(CLK)의 위상 시프트를 적절히 정렬하기 위해서 클록 신호(CLK)가 기준 신호로서 기능하는 데이터 신호(DATA)보다 지연되는지 또는 선행하는지 여부를 나타낸다.
도 12에 도시된 호그 위상 검출기는 실현이 용이한 위상 검출기 설계이지만, 이것은 고정된, 다시 말해서 가변 불가능한 샘플링 시간으로 작동한다. 결과적으로, 샘플링 시간은 각각의 작업에 대해 적응될 수 없다. 또한, 호그 위상 검출기 설계는 도 12에 도시된 제 1 플립-플롭(50)의 실행 시간의 정밀한 정렬을 요구한다.
따라서, 본 발명의 목적은 입력 신호에 대해 사전 결정된 위상 시프트를 갖 는 출력 신호를 생성하고, 종래 기술과 관련된 상술된 문제점을 극복할 수 있는 방법과, 그에 대응하는 장치 또는 회로 장치를 제공하는 것이다. 특히, 본 발명의 목적은 입력 신호에 대해 사전 결정된 위상 시프트를 갖는 출력 신호를 용이하고 낮은 복잡성으로 생성할 수 있게 하는 방법 및 장치를 제공하여, 출력 신호의 위상 시프트가 연속 폐쇄 루프 제어(closed loop control)를 이용하여 높은 정확도로 가변적으로 조정될 수 있게 하는 것이다.
본 발명에 따르면, 전술한 목적은 폐쇄 루프 제어를 이용하여 입력 신호에 따라 출력 신호를 생성하는 방법 및 그 대응하는 장치에 의해 달성된다. 입력 신호는 제 1 결합 로직(combinatory logic)을 이용하여 폐쇄 루프 제어의 출력 신호와 로직 결합되어 제 1 제어 신호를 생성하고, 제 2 결합 로직을 이용하여 폐쇄 루프 제어의 출력 신호와 로직 결합되어 제 2 제어 신호를 각각 생성한다. 제 1 전기적 에너지원은 제 1 제어 신호에 따라 활성화되는 한편, 제 2 전기적 에너지원은 제 2 제어 신호에 따라서 활성화된다. 폐쇄 루프 제어는 제 1 전기적 에너지원에 의해 공급되는 에너지 및 제 2 전기적 에너지원에 의해 공급되는 에너지의 조합에 대응하는 전기적 에너지로 작동되어, 입력 신호에 대해 사전 결정된 위상 시프트를 갖는 출력 신호를 생성한다.
바람직한 실시예에 따르면, 제 1 및 제 2 전기적 에너지원은 각각 제 1 제어 신호 및 제 2 제어 신호의 로직 레벨에 의존하는 각각의 시간에, 제 1 전류 및 제 2 전류를 각각 생성하는 전류원이다. 두 개의 전류원에 의해 공급되는 전류들 사이의 전류차는 지연 고정 루프(DLL) 또는 위상 고정 루프(phase locked loop : PLL)일 수 있는 폐쇄 루프 제어 회로를 제어하는 캐패시턴스를 각각 충전 및 방전하는 데 이용된다. DLL을 이용할 때, 캐패시턴스는 DLL의 적어도 하나의 지연 소자를 특별히 제어한다.
개별 에너지원(전류원)은 실행될 작업, 즉 출력 신호의 위상 시프트에 의존하는 사전 정의된 비율에 따라서 전류를 공급한다. 예를 들면, 제 1 결합 로직이 로직 OR 게이트이고, 제 2 결합 로직이 로직 AND 게이트이며, 둘 다의 전류원이 1/3 비율에 따라서 전류를 공급하면, 출력 신호는 입력 신호에 대해 90°의 위상 시프트를 갖는 한편, 전류원에 의해 공급되는 전류의 비율이 1/2이면, 출력 신호는 입력 신호에 대해 60°의 위상 시프트를 가진다.
확인되는 바와 같이, 출력 신호의 위상 시프트는 전기적 에너지원/전류원의 비율을 적절히 적응시키는 것에 의해 용이하게 변경 및 조정될 수 있다.
위상 위치에 대한 가능한 모호성을 회피하기 위해서, 추가적인 신호가 평가될 수 있는데, 이 신호는 입력 신호에 대해 지연되어 있다. 추가적인 신호는 제 1 결합 로직 및/또는 제 2 결합 로직에 공급될 수 있다.
본 발명의 이점은 입력 신호에 대한 출력 신호의 위상 시프트가 높은 정확도로 용이하고 가변적으로 조정될 수 있다는 것이다. 회로 장치는 비균일 문제가 발생하지 않도록 폐쇄 루프 제어에 의한 자동 정렬을 실행한다. 출력 신호의 위상 시프트를 적절히 조정하기 위해서는, 오로지 에너지원(전류원)의 상대적인 값이 중요하고, 본 발명은 복수의 서로 다른 분야에서 이용될 수 있는 보편적인 회로 설계를 제공한다.
예를 들면, 본 발명의 기반이 되는 설계는 클록 신호의 위상 시프팅(예를 들면 클록 및 데이터 복원 회로를 이용한 입력되는 데이터 신호의 샘플링), 다중 위상 필터에서 신호의 시프팅, 복수의 신호의 시간 방식 보정, 사전 결정된 지연 시간만큼 펄스의 시프팅, 펄스의 연장 또는 축소, 펄스의 중심 조정(centering), 동기화 시스템 내에서의 클록 적응 또는 위상 검출기 적용 등을 위해 이용될 수 있다. 그러나, 본 발명은 이러한 적용 분야로 한정되지 않고, 입력 신호에 대해 매우 정확한 위상 시프트를 갖는 출력 신호의 생성이 요구되는 모든 적용 분야에서 이용 가능하다는 것은 당연하다.
이하에서, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 관해 설명할 것이다.
도 1은 본 발명의 원리에 따라서 입력 신호(IN)에 대해 사전 결정된 위상 시프트를 갖는 출력 신호(OUT)를 생성하는 장치를 도시한다.
도 1에 도시된 장치(10)는 입력 신호(IN)와 출력 신호(OUT)를 로직 결합하여 본 실시예에서는 전류원인 에너지원(3)을 선택적으로 활성화하는 데 이용되는 제어 신호를 생성하는 제 1 결정기(1)를 포함한다. 또한, 이 장치(10)는 다른 결합 로직에 따라서 출력 신호(OUT)와 입력 신호(IN)를 로직 결합하여 제 2 에너지원/전류원(4)을 선택적으로 활성화하는 데 이용되는 제 2 제어 신호를 생성하는 제 2 결정기(2)를 포함한다. 도 1에 도시된 바와 같이, 전류원(3, 4)은 양(positive)의 공 급 전압(VDD)과 접지 전위 사이에 접속된다. 전류원(3, 4) 사이의 회로 노드는 지연 고정 루프 회로(DLL) 또는 위상 고정 루프 회로(PLL)일 수 있는 폐쇄 루프 제어 회로의 적어도 하나의 지연 소자(6)를 제어하는 캐패시턴스(5)에 결합된다. DLL/PLL 등과 같은 구조는 당업자에게 잘 알려져 있으므로, 본 명세서에는 그에 관해 자세히 설명할 필요가 없다. 캐패시턴스(5)는 예를 들면, DLL/PLL의 루프 필터에 통합된 캐패시턴스가 될 수 있다.
도 1에서 확인되는 바와 같이, 제 1 전류원(3)의 전류(I1)와 제 2 전류원의 전류(I2) 사이의 전류차를 이용하여 캐패시턴스(5)를 충전/방전하고, 그에 따라 DLL/PLL의 동작을 제어한다. 장치(10)의 원하는 작업, 즉 입력 신호(IN)에 대한 출력 신호(OUT)의 원하는 위상 시프트에 따라서, 전류(I1) 및 전류(I2) 사이의 비율은 적절히 조정된다. 도 1에 도시된 바와 같이, I1=n·I0이고 I2=m·I0인데, 여기에서 n, m=1, 2, ...이고, I0은 사전 결정된 단위 전류이다.
원칙적으로, 바람직하게는 로직 게이트의 형태로 구현되는 결정기(1, 2)는 대체로 임의의 특성을 가질 수 있고, 전류원(3, 4) 사이의 비율은 적절하게 결정기(1, 2)의 특성에 대해 적응되어야 한다. 결정기(1, 2)는 원하는 위상 시프트에 따라서 출력 신호(OUT)와 입력 신호(IN)를 로직 결합할 수 있게 되도록 설계되기만 하면 된다.
도 2는 도 1에 도시된 장치의 가능한 구현을 도시한다.
도 2에 따르면, 제 1 결정기(1)는 로직 OR 게이트에 의해 구현되지만, 제 2 결정기(2)는 로직 AND 게이트에 의해 구현된다. OR 게이트(1)의 출력은 제 1 전류원(3)을 제어하는 한편, AND 게이트(2)의 출력은 제 2 전류원(4)을 제어하는데, 여기에서 I1=I0 및 I2=3·I0이고, 이것은 I1/I2=1/3임을 의미한다. 도 2에서, "AND"는 AND 게이트(2)의 출력이 제 2 전류원(4)을 활성화하는 하이(high) 로직 레벨을 갖는 시간 주기를 나타내고, "OR"는 OR 게이트(1)의 출력이 제 1 전류원(3)을 활성화하는 하이 로직 레벨을 갖는 시간 주기를 나타낸다.
도 2의 상부 부분에 도시된 바와 같이, 전류(I1)와 전류(I2) 사이의 비율이 1/3이면, DLL이 그 고정 상태(locked state)에 있을 때 출력 신호(OUT)와 입력 신호(IN) 사이의 위상 시프트는 90°가 된다.
두 개의 결정기(1, 2)의 결합 로직 및 전류 비율(I1/I2)은 두 개의 전류원(3, 4)의 전류/시간 곱이 동일하도록, 즉 I1·T1=I2·T2가되도록 선택되어야 하는데, 여기에서 T1은 제 1 전류원(3)이 활성화되는 시간 주기이고, T2는 제 2 전류원(4)이 활성화되는 시간 주기가 된다는 것을 유의하라.
도 2의 상부 부분에 도시된 바와 같이, 도 2의 실시예에 있어서 T1=3·T0 및 T2=T0이므로 I1·T1=I2·T2가 된다는 것은 참(true)이다.
입력 신호(IN)에 대한 출력 신호(OUT)의 위상 시프트는 전류원(3, 4)의 비율을 적절히 적응하는 것에 의해 용이하게 조정될 수 있다. 예를 들면, I1/I2=1/2이 면, 위상 시프트는 60°이다.
도 3(a) 및 도 3(b)에 도시된 바와 같이, 도 2의 회로 장치에서 DLL의 2개의 안정한 상태(stable states)가 발생할 수 있다. 도 3(a) 및 도 3(b)은 모두 입력 신호(IN)와 출력 신호(OUT) 사이에 90°의 위상 시프트에 관련된다. 그러나, 도 3(a)에서 출력 신호(OUT)는 입력 신호(IN)보다 지연되는 한편, 도 3(b)에서 출력 신호(OUT)는 입력 신호(IN)보다 선행한다.
DLL의 비고정 상태(unlocked state) 동안에 입력 신호(IN)에 대한 출력 신호(OUT)의 위상 위치에 관련된 중간 위치를 도시하는 도 4에 도시된 바와 같이, 도 2의 회로 장치는 입력 신호(IN)의 각각의 펄스에 대한 출력 신호(OUT)의 펄스를 중심 조정하기 위한 정보를 생성하여, 최종적으로 회로 장치가 도 3(a) 및 도 3(b)에 각각 도시된 2개의 안정한 상태 중 하나가 되게 한다.
그러나, 출력 신호(OUT)와 입력 신호(IN) 사이의 위상 위치에 관련된 이러한 모호성을 회피하기 위해서, 입력 신호(IN)로부터 도출된 추가 신호를 구하도록 권장된다. 도 2에 도시된 실시예의 대응하는 변형예가 도 5에 도시되어 있다.
도 5에 도시된 회로 장치에서는 추가 신호(IN_DELAY)를 획득한다는 점에서 도 2에 도시된 회로 장치와는 상이한데, 이 신호(IN_DELAY)는 입력 신호(IN)의 지연된 버전이고, 지연 소자(9)에 의해 생성된다. 도 5의 실시예에서, 이러한 추가 신호(IN_DELAY)는 제 2 결정기, 즉 AND 게이트(2)에 공급된다. 그러나, 각각의 적용 분야 및 제 1 및 제 2 결정기(1, 2)를 위해 선택된 결합 로직에 따라서, 신호(IN_DELAY)를 제 1 결정기, 즉 OR 게이트(1)에 공급할 수도 있다.
도 5의 상부 부분에 있는 타이밍도에서 확인할 수 있는 바와 같이, 지연된 신호(IN_DELAY)는 출력 신호(OUT)와 입력 신호(IN) 사이의 위상 위치를 명확히 정의하게 하고, 도 5의 실시예에서, 지연된 신호(IN_DELAY)는 회로 장치 및 그의 DLL이 도 3(b)에 도시된 안정 상태가 되는 것을 방지한다. 따라서, 그의 고정 상태에서, 회로 장치(10)는 도 3(a)에 도시되고, 도 5의 타이밍도에서 표시된 안정한 상태가 되도록 가정된다.
도 5의 실시예는 레벨 적응(level adaptation)을 위한 수단이 지연 소자(6)의 출력단과 회로 장치(10)의 출력 단자 사이에 결합된다는 점에서 도 2의 실시예와 상이하다. 도 5에 따르면, 이러한 레벨 적응 수단은 도 5에 도시된 바와 같이 상호 접속된 인버터(7) 및 RS 플립-플롭(8)을 포함한다.
완전성을 위해서, 지연 소자(9)에 의해 이루어진 시간 지연은 사실상 중요하지 않다는 것을 유의하라. 그러나, 입력 신호(IN)와 추가 신호(IN_DELAY) 사이의 위상 시프트는, 도 5에 도시된 바와 같이 출력 신호(OUT)와 입력 신호(IN) 사이의 원하는 위상 시프트보다 더 작게 되도록 선택되어야 한다.
또한, 도 1 내지 도 5를 참조하여 상술된 회로 장치는 입력 신호(IN)의 하이 레벨 부분에 대해서만 유효하므로, 입력 신호(IN)의 초기 듀티 사이클(duty cycle)은 그대로 유지된다는 것을 유의해야 한다.
도 6은 도 11에 도시된 종래 기술에 따른 회로 장치와 유사하게, 복수의 입력 신호, 예를 들면 3개의 입력 신호(IN1-IN3)를 보정하기 위해 본 발명을 이용하는 것에 대한 일례를 도시한다.
도 6에서, 보정될 입력 신호(IN1-IN3)를 수신하는 디멀티플렉서(11) 및 출력 신호(OUT)를 출력하는 멀티플렉서(12)가 제공되는데, 여기에서 디멀티플렉서(11) 및 멀티플렉서(12)는 도 11과 마찬가지로 선택 신호(SEL)에 의해 제어된다. 그러나, 도 11과는 반대로, 복수의 폐쇄 루프 제어 또는 도 1 내지 도 5에 도시된 회로 장치(10)는 직렬로 접속되고, 개별 회로 장치(10)의 출력 신호는 멀티플렉서(12)의 입력 단자에 공급된다. 따라서, 그 결과로 어떠한 불균일 문제도 유발하지 않으면서 개별 신호의 원하는 지연 및 원하는 위상 시프트가 획득된다.
도 7(a) 및 도 7(b)은 입력 신호(IN1-IN3)의 보정에 대한 서로 다른 접근법을 나타낸다. 도 6의 해결책을 능가하는 이러한 접근법의 이점은 빠른 데이터 신호가 아닌 느린 제어 신호가 멀티플렉싱된다는 것이다.
도 7(a)은 도 11과 관련하여 상술된 종래 기술과 유사하게 복수의 입력 신호(IN1-IN3)를 보정하는 회로 장치의 가능한 구현을 도시한다. 도 11과 마찬가지로, 선택 신호(SEL)에 의해 제어되는 디멀티플렉서(11)를 사용하고, 이러한 디멀티플렉서(11)는 복수의 입력 신호(IN1-IN3)를 수신한다. 선택 신호(SEL)는 또한 도 7(b)에 도시된 전류 미러 회로 장치에 의해 제공된 전류를 입력 신호(O1, O3, ... Oi) 및 입력 신호(O2, O4, ... Oi+1)로서 수신하는 2개의 멀티플렉서(13, 14)를 제어한다.
도 7(b)의 전류 미러 회로 장치는 복수의 전류원(I_1, ... I_i)을 포함하고, 그 각각은 제 1 저항기(R1, R3, ... Ri) 및 제 1 전류 미러(CM1, CM3, … CMi)와, 제 2 저항기(R2, R4, ... Ri+1) 및 제 2 전류 미러(CM2, CM4, ... CMi+1)의 병렬 접속부에 접속되어 있다. 각각의 전류 미러(CMi)는 각각의 전류(Oi)를 출력하고, 출력 전류는 저항기의 저항을 적절히 선택함으로써 조정 가능하다. 도 7(b)에 따라서 전위(VDD)와 전위(VSS) 사이에 결합된 전류원(I_1, ... I_i)에 의해 공급된 전류는 본질적으로 개별 출력 전류들 간의 상대적인 값에 불과하다는 것은 중요한 사실이다.
그 입력 단자에 제공된 각각의 전류에 따라서 멀티플렉서(13)는 충전 전류(I1)를 생성하고, 멀티플렉서(14)는 방전 전류(I2)를 생성한다. 충전 및 방전 전류(I1, I2)는 도 2의 전류(I1, I2)와 마찬가지로 DLL의 지연 소자(6)를 제어하는 캐패시턴스를 각각 충전 및 방전하기 위해 이용될 수 있다. 개별 입력 신호(IN1-IN3) 사이의 보정은 각각 제어 전류(O1, O3, ... Oi) 및 전류(O2, O4, ... Oi+1)에 대한 멀티플렉서(13, 14)의 멀티플렉싱 동작에 의해 실행된다.
따라서, 도 7(a) 및 도 7(b)은 개별 저항기의 저항을 적절히 선택함으로써 서로 다른 전류(I1, I2)를 이용하여 지연 소자를 제어하는 캐패시턴스를 충전 및 방전할 수 있는 방법을 나타낸다.
본 발명은 데이터 신호(DATA)에 대해 클록 신호(CLK)의 위상 시프트를 정확히 정렬할 수 있게 하기 때문에, 본 발명은 또한 도 12에 도시된 호그 위상 검출기와 마찬가지로 위상 검출기로서 이용될 수 있다.
도 8에 도시된 바와 같이, 클록 신호가 3개의 서로 다른 위치, 즉 클록 신호의 (상승(rising)) 에지(CLK')에서 샘플링되고, MIN 및 PLUS에서 ±ΔT만큼 클록 신호의 에지에 대해 시프팅되면, 본 발명은 각각 조정 가능한 양인 -ΔT 및 +ΔT만큼 클록 신호(CLK)에 대해 시프팅되는 신호(MIN) 및 신호(PLUS)의 샘플 값과, CLK'에서의 샘플 값을 구할 수 있게 한다. 도 8에 도시된 진리 표(truth table)는 본 발명의 원리를 이용하여, CLK'의 순간 값뿐만 아니라 신호(MIN) 및 신호(PLUS)의 순간 값에 의존하는 위상 검출기의 출력을 도시한다. 위상 검출기의 출력은 클록 신호(CLK)의 위상이 감소("phase_down") 또는 증가("phase_up")되어야 하는지 여부, 또는 클록 신호(CLK)의 주파수가 증가("freq_up")되어야 하는지 여부를 나타낸다.
본 발명의 원리를 이용한 위상 검출기의 이점은, 클록 신호(CLK)의 샘플링뿐만 아니라 신호(MIN) 및 신호(PLUS)의 생성을 위한 샘플링 시간이 변경 가능하고, 개별 작업에 대해 적응될 수 있다는 것이다. 도 8에 도시된 진리 표에서 확인되는 바와 같이, 진리 표는 또한 클록 주파수가 너무 낮은지 여부에 대한 표시를 제공한다. 추가하여, 본 발명의 위상 검출기는 통상적인 호그 위상 검출기를 나타내는 도 12에 도시된 제 1 플립-플롭(50)의 실행 시간의 임계 시간 정렬을 필요로 하지 않는다.
도 1 내지 도 5를 참조하여 상술된 본 발명의 원리를 이용함으로써, 예를 들면, 샘플링 신호(MIN, CLK', PLUS)의 위상 위치는 ±ΔT를 적절히 조정함으로써 높은 정확도로 조정될 수 있다.
도 1을 참조하여 앞서 설명된 바와 같이, 본 발명은 DLL 및 PLL에 모두 적용될 수 있다. 도 9는 PLL 회로 장치 내에서 본 발명의 가능한 적용을 도시한다.
도 9에 도시된 PLL 회로 장치는 통상적인 PLL과 마찬가지로, PLL의 피드백 경로 내에 위치된 위상 검출기(20), 전하 펌프(charge pump)(21), 전압 제어형 발진기(VCO)(22) 및 주파수 분할기(23)를 포함한다. 전압 제어형 발진기(22)의 출력 신호(OUT)는 주파수 분할기(23)를 포함하는 피드백 경로를 통해 위상 검출기(20)에 공급되고, 위상 검출기(20)는 입력 신호(IN)와 피드백 신호 사이의 위상차를 검출한다. 위상 검출기(20)에 의해 검출된 위상차에 따라서, 위상 검출기(20)는 전압 제어형 발진기(22)를 위한 제어 신호를 생성하는데, 이 제어 신호는 전하 펌프(21)를 통해 전압 제어형 발진기(22)에 공급된다.
본 발명은 위상 검출기(20)의 기능을 구현하기 위해 이용될 수 있다. 도 1의 결정기(1, 2) 및 전류원(3, 4)이 위상 검출기(20) 내에 통합되면, 전류 비율(I1/I2) 및 결정기(1, 2)의 로직 연산을 적절히 선택함으로써 입력 신호(IN)에 대한 출력 신호(OUT)의 추가적인 위상 시프트가 획득될 수 있는데, 이러한 추가적인 위상 시프트는 특히 PLL의 피드백 경로 내에 위치된 주파수 분할기(23)의 분할 계수(N)에 무관하다. 도 1에 도시된 캐패시턴스(5)는 PLL의 전하 펌프(21)의 캐패시턴스에 의해 구현될 수 있는데, 이 전하 펌프는 PLL의 루프 필터의 일부분이다.
본 발명은 입력 신호에 대해 사전 결정된 위상 시프트를 갖는 출력 신호를 용이하고 낮은 복잡성으로 생성할 수 있게 하는 방법 및 장치를 제공하여, 출력 신 호의 위상 시프트가 연속 폐쇄 루프 제어를 이용하여 높은 정확도로 가변적으로 조정될 수 있게 한다.

Claims (29)

  1. 입력 신호에 대해 사전 결정된 위상 시프트를 갖는 출력 신호―상기 출력 신호는 폐쇄 루프 제어(closed loop control)에 의해 상기 입력 신호에 의존하여 생성됨―를 생성하는 방법으로서,
    제 1 결합 로직(combinatory logic)에 따라서 상기 폐쇄 루프 제어의 상기 입력 신호와 상기 출력 신호를 로직 결합하여 제 1 제어 신호를 생성하는 단계와,
    제 2 결합 로직에 따라서 상기 폐쇄 루프 제어의 상기 입력 신호와 상기 출력 신호를 로직 결합하여 제 2 제어 신호를 생성하는 단계와,
    상기 제 1 제어 신호에 따라서 제 1 전기적 에너지원을 활성화하는 단계와,
    상기 제 2 제어 신호에 따라서 제 2 전기적 에너지원을 활성화하는 단계와,
    상기 제 1 전기적 에너지원에 의해 공급되는 에너지와 상기 제 2 전기적 에너지원에 의해 공급되는 에너지의 조합에 대응하는 전기적 에너지로 상기 폐쇄 루프 제어를 작동하여 상기 출력 신호를 생성하는 단계를 포함하는,
    출력 신호 생성 방법.
  2. 제 1 항에 있어서,
    상기 폐쇄 루프 제어에 의해 상기 출력 신호를 생성하도록 상기 폐쇄 루프 제어를 제어하는 캐패시턴스는 상기 제 1 전기적 에너지원에 의해 공급된 에너지에 의해 충전되고 상기 제 2 전기적 에너지원에 의해 공급된 에너지에 의해 방전되는,
    출력 신호 생성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 제어 신호는 각각 상기 제 1 결합 로직 및 상기 제 2 결합 로직에 의해 생성되어, 상기 제 1 및 제 2 제어 신호가 제 1 로직 레벨을 가질 때 상기 제 1 전기적 에너지원 및 상기 제 2 전기적 에너지원을 각각 활성화하고, 제 2 로직 레벨을 가질 때 상기 제 1 전기적 에너지원 및 상기 제 2 전기적 에너지원을 각각 비활성화하는,
    출력 신호 생성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 전기적 에너지원은 제 1 전류원이고, 상기 제 2 전기적 에너지원은 제 2 전류원인,
    출력 신호 생성 방법.
  5. 제 4 항에 있어서,
    상기 제 1 전류원에 의해 공급되는 전류는 상기 폐쇄 루프 제어를 제어하는 캐패시턴스를 충전하기 위해 이용되고,
    상기 제 2 전류원에 의해 생성된 전류는 상기 폐쇄 루프 제어를 제어하는 캐패시턴스를 방전하기 위해 이용되는,
    출력 신호 생성 방법.
  6. 제 4 항에 있어서,
    상기 출력 신호를 생성하도록 상기 폐쇄 루프 제어는 상기 제 1 전류원에 의해 생성된 전류와 상기 제 2 전류원에 의해 생성된 전류 사이의 전류차에 의해 작동되는,
    출력 신호 생성 방법.
  7. 제 4 항에 있어서,
    상기 제 1 결합 로직은 제 1 로직 레벨을 가지고 상기 제 1 전류원을 활성화하고, 제 2 로직 레벨을 가지고 상기 제 1 전류원을 비활성화하는 상기 제 1 제어 신호를 생성하고,
    상기 제 2 결합 로직은 제 1 로직 레벨을 가지고 상기 제 2 전류원을 활성화하고, 제 2 로직 레벨을 가지고 상기 제 2 전류원을 비활성화하는 상기 제 2 제어 신호를 생성하고,
    상기 제 1 및 제 2 결합 로직 및 상기 제 1 및 제 2 전류원은 I1/I2=n/m 및 T1/T2=m/n이 되도록 선택되는데, 여기에서 n, m은 양의 수이고, I1은 상기 제 1 전류원에 의해 생성된 전류이고, I2는 상기 제 2 전류원에 의해 생성된 전류이고, T1은 상기 제 1 결합 로직이 상기 제 1 로직 레벨을 갖는 상기 제 1 제어 신호를 생성하는 시간 간격이고, T2는 상기 제 2 결합 로직이 상기 제 1 로직 레벨을 갖는 상기 제 2 제어 신호를 생성하는 시간 주기인,
    출력 신호 생성 방법.
  8. 제 1 항에 있어서,
    상기 제 1 결합 로직은 OR 로직이고, 상기 제 2 결합 로직은 AND 로직인,
    출력 신호 생성 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    n=1 및 m=3이면 상기 입력 신호에 대해 90°의 위상 시프트를 갖는 출력 신호가 생성되는,
    출력 신호 생성 방법.
  10. 제 7 항 또는 제 8 항에 있어서,
    n=1 및 m=2이면 상기 입력 신호에 대해 60°의 위상 오프셋을 갖는 출력 신호가 생성되는,
    출력 신호 생성 방법.
  11. 제 1 항에 있어서,
    상기 제 1 전기적 에너지원에 의해 공급된 에너지와 상기 제 2 전기적 에너지원에 의해 공급된 에너지 사이의 비율을 변경하여 상기 입력 신호에 대한 상기 출력 신호의 상기 위상 오프셋을 조정하는,
    출력 신호 생성 방법.
  12. 제 1 항에 있어서,
    상기 입력 신호에 대해 지연된 추가 신호를 상기 제 1 결합 로직 및/또는 상기 제 2 결합 로직에 공급하는,
    출력 신호 생성 방법.
  13. 제 1 항에 있어서,
    상기 폐쇄 루프 제어의 출력단에서 레벨 적응(level adaptation)이 실행되고,
    상기 레벨 적응은 상기 출력 신호를 출력하는,
    출력 신호 생성 방법.
  14. 입력 신호에 대해 사전 결정된 위상 시프트를 갖는 출력 신호를 생성하는 장치로서,
    상기 입력 신호에 따라서 상기 출력 신호를 생성하는 폐쇄 루프 제어 회로와,
    제 1 결합 로직에 따라서 상기 폐쇄 루프 제어 회로의 상기 입력 신호 및 상기 출력 신호를 로직 결합하여 제 1 제어 신호를 생성하는 제 1 결정기(decider)와,
    제 2 결합 로직에 따라서 상기 폐쇄 루프 제어 회로의 상기 입력 신호 및 상기 출력 신호를 로직 결합하여 제 2 제어 신호를 생성하는 제 2 결정기와,
    상기 제 1 제어 신호에 따라서 활성화되는 제 1 전기적 에너지원과,
    상기 제 2 제어 신호에 따라서 활성화되는 제 2 전기적 에너지원을 포함하고,
    상기 폐쇄 루프 제어 회로는 상기 제 1 전기적 에너지원에 의해 공급된 에너지와 상기 제 2 전기적 에너지원에 의해 공급된 에너지의 조합에 대응하는 전기적 에너지로 작동되어 상기 출력 신호를 생성하는,
    출력 신호 생성 장치.
  15. 제 14 항에 있어서,
    상기 폐쇄 루프 제어 회로의 연산을 제어하는 캐패시턴스를 포함하고,
    상기 캐패시턴스는 상기 제 1 전기적 에너지원에 의해 공급된 에너지와, 상기 제 2 전기적 에너지원에 의해 공급된 에너지의 조합에 대응하는 전기적 에너지에 의해 각각 충전 및 방전되는,
    출력 신호 생성 장치.
  16. 제 15 항에 있어서,
    상기 캐패시턴스는 상기 제 1 전기적 에너지원에 의해 공급된 에너지에 의해 충전되고, 상기 제 2 전기적 에너지원에 의해 공급된 에너지에 의해 방전되는,
    출력 신호 생성 장치.
  17. 제 14 항에 있어서,
    상기 폐쇄 루프 제어 회로는 지연 고정 루프 회로(delay locked loop circuit)인,
    출력 신호 생성 장치.
  18. 제 14 항에 있어서,
    상기 폐쇄 루프 제어 회로는 위상 고정 루프 회로(phase locked loop circuit)인,
    출력 신호 생성 장치.
  19. 제 14 항에 있어서,
    상기 제 1 전기적 에너지원은 제 1 전류원이고, 상기 제 2 전기적 에너지원은 제 2 전류원인,
    출력 신호 생성 장치.
  20. 제 19 항 또는 제 15 항에 있어서,
    상기 제 1 전류원에 의해 공급된 전류는 상기 캐패시턴스를 충전하고, 상기 제 2 전류원에 의해 공급된 전류는 상기 캐패시턴스를 방전하는,
    출력 신호 생성 장치.
  21. 제 19 항에 있어서,
    상기 제 1 전류원에 의해 공급된 전류와 상기 제 2 전류원에 의해 공급된 전류 사이의 전류차는 상기 폐쇄 루프 제어 회로에 공급되어 상기 폐쇄 루프 제어 회로를 작동하는,
    출력 신호 생성 장치.
  22. 제 19 항에 있어서,
    상기 제 1 결정기는 제 1 로직 레벨을 가지고 상기 제 1 전류원을 활성화하고, 제 2 로직 레벨을 가지고 상기 제 1 전류원을 비활성화하는 상기 제 1 제어 신호를 생성하고,
    상기 제 2 결정기는 제 1 로직 레벨을 가지고 상기 제 2 전류원을 활성화하고, 제 2 로직 레벨을 가지고 상기 제 2 전류원을 비활성화하는 상기 제 2 제어 신호를 생성하고,
    상기 제 1 및 제 2 전류원 및 상기 제 1 및 제 2 결정기는 I1/I2=n/m 및 T1/T2=m/n이 되도록 선택되는데, 여기에서 n, m은 양의 수이고, I1은 상기 제 1 전류원에 의해 공급된 전류이고, I2는 상기 제 2 전류원에 의해 공급된 전류이고, T1은 상기 제 1 결정기가 상기 제 1 로직 레벨을 갖는 상기 제 1 제어 신호를 생성하는 시간 주기이고, T2는 상기 제 2 결정기가 상기 제 1 로직 레벨을 갖는 상기 제 2 제어 신호를 생성하는 시간 주기인,
    출력 신호 생성 장치.
  23. 제 14 항에 있어서,
    상기 제 1 결정기는 OR 로직이고, 상기 제 2 결정기는 AND 로직인,
    출력 신호 생성 장치.
  24. 제 22 항 또는 제 23 항에 있어서,
    n=1 및 m=3이면 상기 입력 신호에 대해 상기 출력 신호의 90°의 위상 오프셋이 획득되는,
    출력 신호 생성 장치.
  25. 제 22 항 또는 제 23 항에 있어서,
    n=1 및 m=2이면 상기 입력 신호에 대해 상기 출력 신호의 60°의 위상 오프셋이 획득되는,
    출력 신호 생성 장치.
  26. 제 14 항에 있어서,
    상기 제 1 및 제 2 전기적 에너지원을 변동하여 상기 제 1 전기적 에너지원에 의해 공급된 에너지와 상기 제 2 전기적 에너지원에 의해 공급된 에너지 사이의 비율을 조정하는,
    출력 신호 생성 장치.
  27. 제 14 항에 있어서,
    상기 입력 신호로부터 도출된 추가 신호를 사전 결정된 지연 시간만큼 지연하기 위해 지연 회로가 제공되고,
    상기 지연 회로의 출력 신호는 상기 제 1 결정기 및/또는 상기 제 2 결정기에 공급되는,
    출력 신호 생성 장치.
  28. 제 14 항에 있어서,
    상기 폐쇄 루프 제어 회로는 레벨 적응 회로를 통해 상기 출력 신호를 출력하는,
    출력 신호 생성 장치.
  29. 제 28 항에 있어서,
    상기 레벨 적응 회로는 상기 출력 신호를 출력하기 위한 인버터와 래치(a latch) 조합을 포함하는,
    출력 신호 생성 장치.
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