KR19990081741A - 독립적인 위상 및 주파수 조정기능을 갖는 위상동기루프 - Google Patents

Abstract

본 발명의 PLL에는, 발생된 내부 클록의 주파수를 그것의 위상 조정과 독립적으로 조정하기 위해 별개의 위상 및 주파수 조정회로가 설치된다. 상기 위상 조정회로는 내부 클록과 외부 클록 사이의 위상 오차를 판정하고, 소정기간에 걸쳐 이 위상오차의 평균값을 취하여 이에 대응하는 제어전류를 발생한다. 또한, 주파수 조정회로는 내부 클록의 주파수와 외부 클록의 주파수 사이의 차이를 검출하여 주파수 오차를 결정한다. 누산기는 소정기간 동안 상기 주파수 오차를 누적하여 해당하는 제어전류를 발생한다. 상기 위상 및 주파수 조정회로에 의해 발생된 제어 전류값에 근거하여, 전류 연산기는, CCO에 인가되어 그것의 주파수를 변조함으로써 주파수 및 위상 차를 감소시키는 제어전류의 결과값을 산출한다.

Description

독립적인 위상 및 주파수 조정기능을 갖는 위상동기루프

본 발명은 위상동기루프(phase-lock loop: PLL)에 관한 것으로, 특히, 동기식 기억장치에 사용될 수 있는 독립적인 위상 및 주파수 조정회로를 갖는 PLL에 관한 것이다.

전기 시스템에 주어지는 외부 신호는 노이즈의 부가로 인해 불가피하게 왜곡된다. 클록 발생 등의 다양한 응용을 위해서는, 고도로 안정한 신호가 필요하다. 따라서, 상기 외부 신호는 가능한 한 노이즈가 다량 제거되도록 처리되어야 한다.

외부 신호를 기초로 하여 안정한 내부 신호를 생성하기 위해, 종래의 PLL은 그것의 주파수가 제어전류에 의해 제어되는 전류제어 발진기(current-controlled oscillator: CCO)를 사용한다. 위상 검출기는 외부 신호의 위상을 CCO 출력의 위상과 비교하여 위상차를 나타내는 오차신호를 결정한다. 노이즈를 줄이기 위해, 상기 오차신호는 일정한 길이의 시간에 걸쳐 평균값이 취해지며, 이 평균값은 CCO에 인가되는 제어전류를 발생하는데 사용되어, 상기 입력신호와 CCO 출력 사이의 위상차를 줄이는 방향으로 그것의 주파수를 변화시킨다.

도 1을 참조하면, 외부 기준클록 EXT.CLK에 근거하여 고도로 정밀한 내부 클록을 발생하는 종래의 PLL(30)은, EXT.CLK 신호가 주어지는 위상 검출기(32)를 구비한다. 챠지 펌프(34), 루프 필터(36) 및 전압 전류 변환기(38)를 거쳐, 상기 위상 검출기(32)의 출력은 CCO(40)의 제어입력에 접속된다. 상기 CCO(40)에 접속된 레벨 시프트 및 버퍼회로(42)는 궤환 루프를 거쳐 위상 검출기(32)로 주어지는 INT.CLK 신호를 발생한다.

상기 위상 검출기(32)는 INT.CLK 신호의 위상 Φint를 EXT.CLK 신호의 위상 Φext와 비교하여, 위상 오차 전압 Vd = Kc(Φext-Φint)를 발생하는데, 이때, Kc는 위상 검출기의 이득인자로 불리며 단위 라디언 당 볼트의 단위로 측정된다. 상기 이득인자 Kc는 루프 필터(36)를 충전 및 방전시키는데 사용되는 챠지 펌프(34)에 의해 결정된다.

상기 위상 오차 전압 Vd는 위상 오차신호의 노이즈와 고주파수 성분을 억제하는 루프 필터(36)에 의해 필터링된다. 상기 전압 전류 변환기(38)는 상기 필터링된 위상 오차 전압을 CCO(40)의 주파수를 정의하는 제어전류로 변환한다. 상기 레벨 시프트 및 버퍼회로(42)는 CCO 출력의 레벨을 INT.CLK 신호가 공급되는 시스템에 필요한 레벨로 변형하고, 상기 PLL과 이 시스템 사이에 인터페이스를 제공한다.

상기 루프가 로크(lock)되면, CCO의 주파수가 EXT.CLK 신호의 평균 주파수와 동일하게 되도록 제어전류가 형성된다. 이러한 EXT.CLK 신호의 각 사이클에 대해, 1개, 단지 1개의 CCO 출력의 사이클이 존재한다. 로크를 위해 필요한 제어전류를 유지하기 위해서는, 일반적으로, 상기 위상 검출기로부터 제로가 아닌 출력을 갖는 것이 필요하다. 그 결과, 상기 루프는 일부 존재하는 위상 오류를 갖고 동작한다.

주파수는 위상의 파생물이기 때문에, 종래의 PLL은 입력된 신호의 위상 조정과 동시에 그것의 주파수 조정을 행한다. 이러한 주파수 및 위상 조정은, 궤환 후프를 거쳐 주어진 CCO 출력 신호의 주파수에서 위상 비교과정을 수행하는 위상 검출기(32)를 사용하여 수행된다. 상기 위상 검출기의 출력에 존재하는 오차신호는 순간적인 위상차를 나타낸다. 상기 루프 필터(36)는 소정의 시간간격에 걸쳐 오차신호의 평균화를 수행하여 CCO(40)에 인가되는 제어전류를 발생하는데 사용되는 평균값을 정한다. 제어전류에 기인한 그것의 중심 주파수로부터의 CCO의 편차는 dΦ₀/dt로 표시될 수 있는데, 이때, Φ₀는 PLL(30)에 의해 생성된 INT.CLK 신호의 위상 Φint와 동일한 CCO 출력의 위상을 나타낸다. 즉, 종래의 PLL은 주파수와 위상 조정을 동일한 루프에서 수행한다.

PLL은 로크되지 않은 상태에서 동작을 개시하여, 그후 로크상태가 되어야 한다, 종래의 PLL을 로크상태로 만드는 과정은, 종종, 기준 EXT.CLK 신호에 대한 INT.CLK 신호의 변화를 추적하는 위상 검출기(32)에 의해 수행되는 속도가 느리면서도 신뢰할 수 없는 처리과정이었다. 특히, 상기 INT.CLK가 EXT.CLK 신호에 비해 위상이 앞서거나, INT.CLK 신호의 주파수가 EXT.CLK의 주파수보다 더 높은 경우에는, 상기 위상 검출기(32)는 챠지 펌프(34)로 하여금 루프 필터(36)의 출력에서의 전위를 증가시키도록 한다. 이에 응답하여, 전압 전류 변환기(38)는 CCO(40)에 인가되는 제어전류의 값을 줄인다. 그 결과, CCO(40)의 출력에서의 INT.CLK 신호의 주파수가 줄어든다. 이러한 INT.CLK 주파수의 감소는 INT.CLK 신호의 지연을 초래하여, EXT.CLK 신호에 대한 그것의 위상 앞섬을 줄인다.

이에 반해, INT.CLK 신호가 EXT.CLK 신호에 비해 위상이 뒤지거나, INT.CLK 신호의 주파수가 EXT.CLK 신호의 주파수보다 낮은 경우에는, 위상 검출기가 챠지 펌프(34)로 하여금 루프 필터(36)의 출력에서의 전위를 감소시키도록 한다. 이에 응답하여, 전압 전류 변환기(38)는 CCO(40)에 인가되는 제어전류의 값을 증가시킨다. 제어전류가 증가하면, CCO(40)의 출력에서의 INT.CLK 신호의 주파수가 증가한다. 이러한 INT.CLK 주파수의 증가는 INT.CLK 신호로 하여금 EXT.CLK 신호에 대한 그것의 위상 지연을 줄이도록 한다.

그러나, 종래의 PLL에 있어서는, INT.CLK 신호의 주파수가 EXT.CLK 신호이 주파수에 근접하는 경우에는 로크상태에 도달하는데 장시간이 소요된다. 따라서, 상기한 루프를 로크상태로 만드는데 필요한 시간을 줄일 수 있는 PLL을 제공하는 것이 바람직하다.

INT.CLK 주파수가 EXT.CLK 주파수에 충분히 근접하면, 종래의 PLL은 단지 위상 과도(phase transient)에 의해 완전히 로크상태가 된다. 로크 이전에 사이클 슬립핑(slipping)은 전혀 존재하지 않는다. 따라서, 상기 루프가 슬립핑 사이클이 없이 로크상태로 될 수 있도록 하는 넓은 주파수 범위에서 동작가능한 PLL을 제공하는 것이 바람직하다.

작은 위상 오류는 PLL이 로크상태로 유지될 수 있도록 한다. 그러나, CCO 가 복수의 사이클을 건너뛸 수 있을 정도로 오류가 커지는 경우에는, PLL은 로크를 잃어버린 것으로 간주된다. 이에 따라, 로크를 다시 얻는데에는 복구시간이 필요하게 된다. 따라서, 짧은 복구시간을 필요로 하는 PLL을 제공하는 것이 바람직하다.

결국, 본 발명의 주된 목적은, 종래의 PLL에 비해, 루프를 로크상태로 만드는데 필요한 시간을 줄일 수 있는 PLL을 제공함에 있다.

본 발명의 또 다른 목적은, 루프가 슬립핑 사이클 없이 로크상태로 될 수 있도록 하는 광범위한 주파수 범위에서 동작가능한 PLL을 제공함에 있다.

본 발명의 또 다른 목적은, 짧은 복구시간을 필요로 하는 PLL을 제공함에 있다.

도 1은 종래기술에 따른 PLL에 개한 개략 구성도,

도 2는 본 발명의 PLL이 사용되는 시스템의 일례에 대한 개략적 블록 구성도,

도 3은 본 발명에 따른 PLL의 독립적인 위상 및 주파수 조정과정을 나타낸 블록도,

도 4는 위상 조정회로와 주파수 조정회로를 갖는 PLL의 개략적 블록도,

도 5는 주파수 조정회로 내부에 복수의 카운터를 갖는 본 발명에 따른 일 실시예를 나타낸 도면,

도 6 및 도 7은 도 5에 도시된 주파수 조정회로의 동작을 나타낸 파형도,

도 8은 주파수 조정회로에 주파수 분주기 및 카운터를 사용한 본 발명에 따른 또 다른 실시예를 나타낸 블록도,

도 9 및 도 10은 도 8에 도시된 주파수 조정회로의 동작을 나타낸 파형도,

도 11은 위상 및 주파수 조정회로와 함께 미세 조정회로를 사용한 본 발명의 또 다른 실시예를 나타낸 개략적 블록 구성도,

도 12는 미세 조정회로와 주파수 조정회로에 대한 상세 블록 구성도,

도 13은 CCO의 일례를 나타낸 도면,

도 14는 미세 조정회로에 사용된 지연 모델을 나타낸 도면,

도 15∼도 17은 도 12에 도시된 미세 조정회로의 동작을 나타낸 파형도,

도 18은 PLL의 동작을 제어하기 위해 명령어 클록을 공급하는 과정을 나타낸 도면.

도 19는 도 18에 도시된 PLL의 상태 천이의 예를 나타내는 도면.

* 도면의 주요부분에 대한 부호의 설명 *

104 : 내부 동기신호 발생기 140 : PLL

142 : 위상 조정회로 148 : 주파수 조정회로

160 : 위상 검출기 162 : 챠지 펌프

164 : 루프 필터 166 : 전압 전류 변환기

168 : 주파수 검출기 170 : 누산기

172 : 전류 조정기 174 : 전류 연산기

176 : CCO 178 : 레벨 시프트 및 버퍼회로

본 발명의 상기한 목적과 기타 목적은, 외부 클록신호에 응답하여 내부 클록신호를 발생하는 시스템을 설치함으로써, 적어도 부분적으로 달성될 수 있다. 상기 시스템은, 외부 클록신호와 내부 클록신호에 응답하여 외부 클록신호의 위상과 내부 클록신호의 위상차를 나타내는 위상 조정신호를 발생하는 위상 조정회로를 구비한다. 또한, 주파수 조정회로는 외부 클록신호 및 내부 클록신호에 응답하여 외부 클록신호의 주파수와 내부 클록신호의 주파수 사이의 차이를 나타내는 주파수 조정신호를 발생한다. 또한, 제어값 연산기는 상기 위상 조정신호 및 주파수 조정신호에 응답하여, 신호제어 발진기에 주어지는 제어신호를 발생하며, 신호제어 발진기는 상기 제어신호에 응답하여 편이된 내부 클록 주파수를 갖는 내부 클록신호를 발생한다.

본 발명의 제 1 실시예에 따르면, 상기 주파수 조정회로는, 외부 및 내부 클록신호에 응답하여 내부 클록신호와 외부 클록신호의 순시 주파수 사이의 차이를 나타내는 주파수 오차신호의 순시값을 생성하는 주파수 검출기를 구비한다. 사전에 설정된 시간간격 동안 주파수 오차신호의 순시값을 누적하여 상기 사전에 설정된 시간간격 동안의 주파수 차이의 평균값을 나타내는 누적 신호를 생성하는 누산기가 상기 주파수 검출기에 접속된다. 또한, 상기 누적 신호를 조정하여 주파수 조정신호를 발생하는 조정회로가 상기 누산기에 접속된다.

본 발명의 또 다른 실시예에 따르면, 외부 클록신호 및 내부 클록신호에 응답하여, 내부 클록신호가 제 1 논리레벨에 있는 내부 클록신호의 반 사이클에 있어서의 외부 클록신호의 주기의 수를 계수하는 제 1 카운터를 구비한다. 또한, 제 2 카운터는, 내부 클록신호가 제 2 논리레벨에 있는 내부 클록신호의 반 사이클에 있어서의 외부 클록신호의 주기의 수를 계수한다. 또한, 제 3 카운터는, 외부 클록신호가 제 1 논리레벨에 있는 외부 클록신호의 반 사이클에 있어서의 내부 클록신호의 주기의 수를 계수한다. 마지막으로, 제 4 카운터는, 외부 클록신호가 제 2 논리레벨에 있는 외부 클록신호의 반 사이클에 있어서의 내부 클록신호의 주기의 수를 계수한다.

상기 제 1, 제 2, 제 3 및 제 4 카운터에 의해 발생된 n-비트의 계수값을 누적하여 m-비트의 누산값을 생성하는 제 1, 제 2, 제 3 및 제 4 가산기가 상기 제 1, 제 2, 제 3 및 제 4 카운터에 각각 접속될 수 있다. 또한, 위상 조정신호를 나타내는 기저값과 함께, 제어값 연산기에 주어지는 제 1, 제 2, 제 3 및 제 4 주파수 제어값을 생성하는 제 1, 제 2, 제 3 및 제 4 디코더가 각각 상기 제 1, 제 2, 제 3 및 제 4 가산기에 접속될 수 있다. 이에 따라, 제어값 연산기는 상기 제 1 또는 제 2 주파수 제어값을 기저값에 더하거나, 기저값으로부터 상기 제 3 또는 제 4 주파수 제어값을 뺄 수 있다.

또한, 상기 제 1, 제 2, 제 3 및 제 4 디코더에, 상기 제 1, 제 2, 제 3 및 제 4 주파수 제어값을 제 1, 제 2, 제 3 및 제 4 주파수 제어전류로 표시하는 기준 전류를 제공하는 기준전류 발생기가 설치될 수 있다. 상기 기저값은 기저전류로 표시될 수 있다. 상기 제 1, 제 2, 제 3 및 제 4 주파수 제어전류와 상기 기저전류에 응답하여, 상기 제어값 연산기는 신호제어 발진기에 주어지는 제어신호를 발생하여 내부 클록신호의 주파수 및 위상을 조정한다.

본 발명의 또 다른 실시예에 따르면, 상기 주파수 조정회로는, 내부 클록신호가 주어져 소정수에 의해 나뉘어진 내부 클록신호의 주파수와 동일한 주파수에서 분주된 내부 클록신호를 발생하는 제 1 주파수 분주기를 구비할 수 있다. 또한, 제 2 주파수 분주기에는 외부 클록신호가 주어져 소정수에 의해 나뉘어진 외부 클록신호의 주파수와 동일한 주파수에서 분주된 외부 클록신호를 발생할 수 있다.

제 1 카운터가 상기 제 1 주파수 분주기에 접속되고, 외부 클록신호가 주어져 상기 분주된 내부 클록신호의 반 사이클에 있어서의 외부 클록신호의 주기의 수를 계수할 수 있다. 또한, 제 2 카운터가 상기 제 2 주파수 분주기에 접속되고, 내부 클록신호가 주어져 상기 분주된 외부 클록신호의 반 사이클에 있어서의 내부 클록신호의 주기의 수를 계수할 수 있다.

더구나, 상기 제 1 및 제 2 카운터에 의해 생성된 n-비트의 계수값을 누적하여 m-비트의 누산값을 생성하는 제 1 및 제 2 가산기가 각각 상기 제 1 및 제 2 카운터에 접속될 수 있다. 또한, 상기 제어값 연산기에 주어지는 제 1 및 제 2 주파수 제어값을 생성하는 제 1 및 제 2 디코더가 각각 상기 제 1 및 제 2 가산기에 접속될 수 있다. 이에 따라, 상기 제어값 연산기는 상기 제 1 주파수 제어값을 상기 기저값에 더하거나, 상기 제 2 주파수 제어값을 상기 기저값으로부터 뺄 수 있다.

본 발명의 또 다른 실시예에 따르면, 상기 주파수 조정회로에 의해 수행된 대략적인 주파수 조정과 상기 위상 조정회로에 의해 제공된 위상 조정에 덧붙여, 상기 신호제어 발진기의 미세 주파수 조정을 위한 미세 조정회로가 설치될 수 있다. 상기 미세 조정회로는, 상기 신호제어 발진기의 주기에 의해 규정된 지연량만큼 상기 외부 클록신호를 지연시키는 지연 감시기를 구비할 수 있다. 비교기는 상기 지연 감시기에 의해 발생된 지연된 외부 클록신호를 외부 클록신호와 비교하고, 상기 제어값 연산기에 주어지는 미세 제어신호를 발생하여, 상기 제어신호를 변형한다.

본 발명의 또 다른 실시예에 따르면, 상기 미세 조정회로는, 상기 외부 클록신호에 응답하여 상기 신호제어 발진기의 주기보다 작은 제 1 지연시간 만큼 지연된 제 1 출력신호를 발생하며, 상기 신호제어 발진기의 주기보다 큰 제 2 지연시간 만큼 지연된 제 2 출력신호를 발생하는 지연 모델을 구비한다.

또한, 논리회로가 상기 지연 모델에 접속되고, 지연 모델에 대한 입력신호가 주어져 입력신호가 제 1 레벨로부터 제 2 레벨로 진행할 때 상기 제 1 및 제 2 출력신호의 논리 레벨을 결정한다. 상기 논리회로는, 제 1 및 제 2 출력신호가 제 1 레벨에 있을 때 다운(down) 신호를 발생한다. 또한, 상기 입력신호가 제 1 레벨로부터 제 2 레벨로 변화할 경우에, 상기 제 1 및 제 2 출력신호가 제 2 레벨에 있으면, 업(up) 신호가 발생된다. 상기 제어값 연산기는 상기 업 신호에 응답하여 결과적으로 얻어진 제어신호의 수치를 증가시키거나, 상기 다운 신호에 응답하여 결과적으로 얻어진 제어신호의 수치를 감소시킨다.

또한, 소정값에 의해 나뉘어진 외부 클록신호의 주파수와 동일한 주파수에서 그것의 입력신호를 발생하는 주파수 분주기가 상기 지연 모델에 접속될 수 있다.

더구나, 상기 업 신호의 순시값을 누적하여 업 신호의 m-비트의 누산값을 발생하는 제 1 가산기가 상기 논리회로에 접속될 수 있다. 또한, 상기 다운 신호의 순시값을 누적하여 다운 신호의 m-비트의 누산값을 발생하는 제 2 가산기가 상기 논리회로에 접속될 수 있다. 또한, 상기 제어값 연산기에 주어지는 제 1 및 제 2 미세 동조값을 발생하는 제 1 및 제 2 디코더가 각각 상기 제 1 및 제 2 가산기에 접속될 수 있다. 이에 따라, 상기 제어값 연산기는 제 1 미세 동조값을 상기 기저값에 더하거나, 상기 기저값으로부터 제 2 미세 동조값을 뺄 수 있다.

아울러, 상기 신호제어 발진기는 k개의 직렬 접속된 인버터 단을 갖는 링 발진기를 구비할 수 있는데, 이때, k는 홀수이다. 또한, 상기 지연 모델은, 상기 링 발진기 내부의 인버터 단과 유사한 2k개 이상의 직렬 접속된 지연 단을 구비할 수 있다. 제 1 출력신호는 지연 단 2k-ℓ의 출력에서 발생될 수 있는데, 이때, ℓ은 정수이다. 예를 들면, ℓ은 1이다. 또한, 제 2 출력신호는 지연 단 2k+ℓ의 출력에서 발생된다.

또한, 상기 미세 조정회로는, 상기 제 1 및 제 2 미세 동조값을 제 1 및 제 2 미세 동조전류로 표시하는 기준전류를 상기 제 1 및 제 2 디코더에 공급하는 기준전류 발생기를 구비할 수 있다. 제어값 연산기는 링 발진기에 주어지는 결과적으로 얻어진 제어전류를 발생하여 링 발진기의 주파수를 동조시킨다.

외부 클록신호에 동기하여 내부 클록신호를 발생하는 본 발명의 방법에 따르면,

상기 내부 클록신호의 위상을 외부 클록신호의 위상과 비교하여, 내부 클록신호와 외부 클록신호 사이의 위상 및 주파수 차이를 나타내는 위상 조정신호를 발생하는 단계와,

상기 위상 비교단계와 독립적으로 상기 내부 클록신호의 주파수를 외부 클록신호의 주파수와 비교하여, 내부 클록신호의 주파수와 외부 클록신호의 주파수 사이의 차이를 나타내는 주파수 조정신호를 발생하는 단계와,

상기 위상 조정신호와 주파수 조정신호를 표시하는 제어신호를 발생하는 단계와,

상기 제어신호에 의해 신호제어 발진기를 제어하여, 상기 외부 클록신호에 동기된 내부 클록신호를 발생하는 단계가 수행된다.

이때, 위상 비교단계와 주파수 비교단계는 별개의 회로에 의해 수행될 수 있다.

더구나, 내부 클록신호의 주파수가 외부 클록신호의 주파수에 근접할 때, 신호제어 발진기의 미세 조정이 수행될 수 있다. 상기 미세 동조단계는, 신호제어 발진기의 주기에 의해 규정된 지연시간 만큼 외부 클록신호를 지연시키는 단계를 구비할 수 있다. 지연된 외부 클록신호를 상기 외부 클록신호와 비교하여 미세 동조신호를 발생한다. 또한, 위상 조정신호, 주파수 조정신호 및 미세 동조신호를 표시하기 위해 제어신호가 발생된다.

본 발명의 또 다른 일면에 따르면, 외부 클록신호가 공급되는 기억장치는,

데이터를 저장하는 메모리 셀 어레이와,

상기 외부 클록신호에 응답하여, 다양한 데이터 판독 및 기록 동작을 제어하기 위해 상기 기억장치의 내부 회로에 공급되는 내부 클록신호를 발생하는 내부 동기 클록신호 발생기를 구비한다.

상기 내부 동기 클록신호 발생기는,

상기 외부 클록신호 및 내부 클록신호에 응답하여 외부 클록신호의 위상과 내부 클록신호의 위상 사이의 위상차를 나타내는 위상 조정신호를 발생하는 위상 조정회로와,

상기 외부 클록신호 및 내부 클록신호에 응답하여 외부 클록신호의 주파수와 내부 클록신호의 주파수 사이의 차이를 나타내는 주파수 조정신호를 발생하는 주파수 조정회로와,

상기 위상 조정신호와 주파수 조정신호에 응답하여 제어신호를 발생하는 제어값 연산기와,

상기 제어신호에 응답하여 상기 내부 회로에 제어신호에 따라 변형된 내부 클록신호를 공급하는 신호제어 발진기를 구비한 것을 특징으로 한다.

본 발명의 기타 이점은, 단지 본 발명을 실시하는데 최상의 실시예라고 생각되는 실시예를 예시할 목적으로 본 발명의 바람직한 실시예를 설명한 이하의 상세한 설명으로부터 본 발명이 속한 기술분야의 당업자에게 있어서 자명할 것이다. 명백히, 본 발명에 따르면 또 다른 다양한 실시예가 상정될 수 있으며 본 발명의 발명내용을 벗어나지 않으면서 다양한 면에서 본 발명의 다수의 상세내용에 대한 변형이 이루어질 수 있을 것이다. 따라서, 첨부도면과 상세한 설명은 본 발명을 단지 예시하기 위한 것으로, 본 발명을 제한하기 위한 것이 아니다.

이하, 본 발명이 유리하게 사용될 수 있는 시스템의 일례에 대한 개략적 블록 구성도를 나타낸 도 2를 참조한다. 이 시스템은 메모리 액세스 시간을 줄이기 위해 클록신호에 동기되는 동기식 랜덤 액세스 메모리(SDRAM) 등의 동기식 반도체 기억장치(100)이다. 상기 기억장치(100)는 외부 클록신호 EXT.CLK가 주어지는 클록 버퍼(102)를 구비한다. 클록 버퍼(102)를 거쳐, EXT.CLK 신호는, 내부 클록신호 INT.CLK를 생성하는 PLL을 구비한 내부 동기신호 발생기(104)로 전송된다. 내부 제어신호 발생기(106)는 상기 내부 동기신호 발생기(104)로부터 수신된 INT.CLK 신호를 사용하여 다양한 메모리 동작을 제어하기 위한 내부 제어신호를 발생한다.

상기 동기식 기억장치(100)는 복수의 행과 열로 배열된 다수의 메모리 셀을 갖는 메모리 셀 어레이(108)를 구비한다. INT.CLK 신호가 주어지는 어드레스 버퍼(110)는 외부 어드레스 신호를 받아, 내부 행 어드레스 신호 및 내부 열 어드레스 신호를 발생한다.

행 디코더(112)는 상기 내부 제어신호 발생기(106)로부터 발생된 내부 제어신호에 의해 제어되어, 내부 행 어드레스 신호를 디코드하고 메모리 셀 어레이(108) 내부의 해당하는 행을 선택한다. 또한, 열 디코더(114)는 내부 제어신호 발생기(106)에서 발생된 내부 제어신호에 의해 제어되어 내부 열 어드레스 신호를 디코드함으로써, 열 디코더(114)가 메모리 셀 어레이(108) 내부의 복수의 열을 선택하는 동시에 이 선택된 열에 접속된 센스 증폭기(116)를 선택하여, 선택된 열에 연결된 메모리 셀 내부에 저장된 데이터를 판독 및 증폭할 수 있도록 한다.

상기 내부 제어신호 발생기(106)에서 발생한 내부 제어신호에 의해 제어되는 센스 증폭기(116)는, 열 디코더(114)에서 발생된 열 선택신호에 응답하여 선택된 열을 내부 데이터 버스에 접속한다. 내부 제어신호 발생기(106)에서 발생한 내부 클록신호에 의해 제어되는 셀렉터 회로(118)는 어드레스 버퍼(110)로부터 공급된 내부 선택 어드레스 신호에 해당하는 데이터를 선택한다. 또한, 출력회로(120)는 내부 제어신호 발생기(106)에 의해 제어되어 선택된 데이터를 데이터 입출력 단자(122)로 공급한다.

외부 명령어 신호는 명령어 버퍼(124)를 거쳐 명령어 디코더(126)로 공급되고, 명령어 디코더는 외부 명령어를 디코드하여 클록 버퍼(102)와 내부 동기신호 발생기(104) 내부의 PLL에 대한 다양한 구성요소를 제어함으로써 후술하는 것과 같이 INT.CLK 신호를 발생한다.

이에 따라, 동기식 기억장치(100)의 동작은, 외부 클록신호 EXT.CLK에 응답하여 내부 동기신호 발생기(104) 내부에 있는 PLL에 의해 발생된 내부 클록신호를 사용하여 동기된다.

도 3을 참조하면, 본 발명에 따른 PLL(140)은 2개의 별개의 회로를 사용하여 내부 클록의 이상을 조정하는 것과는 독립적으로 내부 클록 INT.CLK의 주파수를 조정한다. 위상 조정회로(142) 내부에서 PLL(140)은 내부 클록 INT.CLK와 외부 클록 EXT.CLK 사이의 위상차 및 주파수 차이를 검출하여 위상 오차를 결정한다(스텝 144). 스택킹(stacking) 스텝 146에서는, 소정 시간에 걸쳐 위상 오차의 평균이 취해지고, 그 평균값이 검출된 위상차 및 주파수 차이를 반영하는 제어전류를 생성하는데 사용된다.

주파수 조정회로(148)에 있어서는, PLL(140)이 INT.CLK 신호의 주파수와 EXT.CLK 신호의 주파수 사이의 차이를 검출하여 주파수 오차를 결정한다(스텝 150). 그후, 소정 시간 동안 주파수 오차의 평균을 취하기 위해 스택킹 스텝 152가 수행된다. 생성된 평균값은 검출된 주파수 차이에 해당하는 제어전류를 나타낸다.

스텝 154에서는, 스텝 150에서 검출된 주파수 차이와 스텝 144에서 검출된 위상 및 주파수 차이를 줄이기 위해 CCO에 인가되어 그것의 주파수를 변형하는 제어전류의 값을 연산하는데 상기 스텝 146 및 152에서 생성된 값이 사용된다. 상기한 제어전류의 연산은 사전에 설정된 알고리즘에 따라 수행된다. 스텝 156에서는, 제어전류의 계산값에 따라 CCO 주파수가 편이되어 내부 및 외부 클록 사이의 주파수 차이를 줄이게 된다.

외부 기준클록 EXT.CLK가 최초로 인가되면, 외부 및 내부 클록 사이의 주파수 차이가 매우 커서 PLL(140)이 로크되지 않은 상태가 된다. 이 경우에, 주파수 조정회로(148)는 대략적인 조정 모드로 동작하여 CCO 주파수를 외부 클록의 주파수에 근접하게 만든다. 상기 대략적 조정 모드에서의 동작은, 로크 한계값(lock limit)에 도달할 때까지, 즉 INT.CLK 주파수가 루프를 로크상태로 하는 EXT.CLK에 충분히 근접할 때까지 수행된다. 상기 위상 조정회로(142)는 시스템(140)이 로크되지 않은 상태에 있을 때에는 거의 영향을 미치지 않는다. 즉, CCO는 거의 주파수 조정회로(148)에 의해서만 제어된다.

주파수 조정회로(148)가 주파수 오차를 로크 한계값 내부에 들어가도록 하면, 로크된 시스템(140)은 로크 동작 모드로 진입하여 미세 위상 및 주파수 조정을 수행한다. 이 모드에서는, CCO의 위상적분 특성 때문에 위상 조정회로(142)가 주파수 조정회로(148)에 비해 지배적으로 작용한다.

도 4를 참조하면, PLL(140)의 위상 조정회로(142)는 외부 기준클록 EXT.CLK이 주어지는 제 1 입력을 갖는 위상 검출기(160)를 구비한다. 또한, 내부 클록 INT.CLK이 궤환 루프를 거쳐 위상 검출기의 제 2 입력에 공급된다. 위상 검출기는 INT.CLK 신호의 위상과 EXT.CLK 신호의 위상을 비교한다. 주파수는 위상의 파생물이기 때문에, 상기 위상 검출기는 이와 동시에 INT.CLK의 주파수와 EXT.CLK의 주파수를 비교한다. 이에 따라, 위상 검출기(160)의 출력은, INT.CLK 신호와 EXT.CLK 신호 사이의 순시 위상 및 주파수 차이를 나타내는 위상 오차신호를 발생한다.

챠지 펌프(162)에 접속된 루프 필터(164)를 충전 또는 방전시키는 챠지 펌프(162)는 위상 검출기(160)의 출력에 접속된다. 루프 필터(164)는 위상 오차신호를 필터링하여, 소정 기간 동안 이 신호의 값에 대한 평균을 취함으로써 노이즈를 줄이고 고주파수 성분을 제거한다. 즉, 루프 필터에 대한 입력은 노이즈 신호인 반면에, 그 출력은 위상 오차신호의 노이즈가 제거된 깨끗한 신호가 된다.

상기 루프 필터(164)에 대한 2가지 중요한 특성은, 그것의 대역폭이 다량의 노이즈를 제거할 수 있을 정도로 충분히 좁다는 점과, 루프가 로크상태에 있을 때 루프 필터(164)는 오차신호 주파수를 자동적으로 추적한다는 점이다. 또한, 전압 전류 변환기(166)는 루프 필터(166)의 출력에 접속되어, 그것의 전압을 INT.CLK과 EXT.CLK 신호 사이의 위상 및 주파수 차이에 해당하는 기저전류로 변환한다.

INT.CLK 신호가 EXT.CLK 신호에 대해 위상이 앞서거나, INT.CLK 신호의 주파수가 EXT.CLK 신호의 주파수보다 큰 경우에는, 위상 검출기(160)가 챠지 펌프(162)로 하여금 루프 필터(164)의 출력의 전위를 증가시키도록 한다. 이에 따라, 전압 전류 변환기(166)는 기저전류의 값을 감소시킨다.

이에 반해, INT.CLK 신호가 EXT.CLK 신호에 대해 위상이 지연되거나, INT.CLK 신호의 주파수가 EXT.CLK 신호의 주파수보다 낮은 경우에는, 위상 검출기(160)가 챠지 펌프(162)로 하여금 루프 필터(164)의 출력의 전위를 감소시키도록 한다. 이에 따라, 전압 전류 변환기(166)는 기저전류의 값을 증가시킨다.

PLL(140)의 주파수 조정회로(148)는 주파수 검출기(168), 누산기(170) 및 전류 조정기(172)를 구비한다. 주파수 검출기(168)는 외부 기준클록 EXT.CLK가 주어지는 제 1 입력과, 궤환 루프를 거쳐 내부 클록 INT.CLK가 공급되는 제 2 입력을 갖는다. 상기 주파수 검출기(168)의 출력은, INT.CLK 신호와 EXT.CLK 신호의 순시 주파수 사이의 차이를 나타내는 주파수 오차신호의 순시값을 발생한다.

누산기(170)는 사전에 설정된 시간간격 동안 주파수 오차신호의 순시값을 누적하여, 사전에 설정된 시간간격 동안의 주파수 차이의 평균값을 나타내는 출력전류를 발생한다. 또한, 전류 조정기(172)는 누산기(170)로부터 주어진 전류를 조정하여 주파수 오차를 나타내는 제어전류를 발생한다.

전류 연산기(174)는, EXT.CLK과 INT.CLK 신호 사이의 주파수 차이가 양의 값 또는 음의 값인지에 따라, 상기 전류 조정기(172)에 의해 발생된 제어 전류값을 전압 전류 변환기(166)에 의해 발생된 기저 전류값에 가산하거나 감산한다.

CCO(176)는 상기 전류 연산기(174)의 출력에 접속된 제어입력을 갖는다. 예를 들면, 홀수의 인버터 단을 갖는 링 발진기가 CCO(176)로서 사용될 수 있다.

외부 클록신호 EXT.CLK가 최초로 인가되면, 위상 조정회로(142) 내부의 전압 전류 변환기(166)에 의해 발생된 기저전류에 의해 CCO(176)의 주파수가 결정될 수 있다. PLL(140)이 로크되지 않은 경우에는, 주파수 조정회로(148)가 대략적 조정모드로 동작하여, CCO 주파수를 외부 클록 EXT.CLK의 주파수에 근접하게 한다. 그후, 로크 한계값에 도달할 때까지 대략적 조정 동작모드가 수행된다. 시스템(140)이 로크되지 않은 경우에는, 위상 조정회로(142)가 거의 영향을 미치지 않는다. CCO 주파수의 편이는 거의 주파수 조정회로(148) 내부의 전류 조정기(172)에 의해 발생된 제어전류에 의해서만 결정된다. 전류 연산기(174)에 의해 발생된 전류는 CCO(176)의 제어입력에 인가된다. 전류의 수치가 감소하면, CCO(176) 출력의 주파수가 감소한다. 또한, 이 전류의 수치가 증가하면, CCO 주파수도 증가한다.

상기 주파수 조정회로(148)가 주파수 오차가 상기 로크 한계값 안에 들어가도록 CCO 주파수와 EXT.CLK 주파수 사이의 차이를 충분히 작게 만들면, PLL(140)은 로크 동작모드로 들어가 미세 위상 및 주파수 조정동작을 수행한다. 이 모드에서는, CCO(176)의 위상적분 특성으로 인해 위상 조정회로(142)에서 발생된 기저전류가 주파수 조정회로(148)에서 발생된 제어전류에 비해 지배적으로 작용하게 된다.

CCO(176)의 출력에 접속된 레벨 시프트 및 버퍼회로(178)는 궤환 루프를 거쳐 위상 검출기(160)와 주파수 검출기(168)로 공급되는 INT.CLK 신호를 발생한다. 상기 레벨 시프트 및 버퍼회로(178)는 CCO 출력 레벨을 INT.CLK 신호가 공급되는 시스템에 필요한 레벨로 변환하며, PLL(140)을 이 시스템과 인터페이스하는 역할을 한다.

위상 조정회로(142)에 덧붙여 주파수 조정회로(148)를 사용함으로써, 위상 조정에 무관하게 주파수 조정이 수행된다. 이것은 본 발명의 PLL(140)이 종래의 PLL보다 실질적으로 신속하게 로크상태에 도달하도록 한다. 그 결과, 본 발명은, EXT.CLK 신호가 최초로 인가된 순간부터 INT.CLK 신호가 EXT.CLK 신호에 동기되는 순간까지의 천이 시간을 실질적으로 줄일 수 있도록 한다.

또한, 상기한 주파수 조정회로(148)는, 종래기술에 따른 PLL에 비해, PLL(140)이 로크되지 않은 상태 이후에 로크 상태로 복귀하는데 필요한 복구시간을 줄인다.

더구나, 주파수 검출기(168)를 사용하여 EXT.CLK 및 INT.CLK 주파수 차이를 검출함으로써, PLL(140)이 로크인(lock-in) 동작을 수행할 수 있는 주파수 범위를 종래기술에 따른 PLL에 비해 실질적으로 증가시킬 수 있다.

도 5는 위상 조정회로(182)와 함께 주파수 조정회로(180)를 사용한 PLL에 대한 일 실시예를 나타낸 것이다. 주파수 조정회로(180)는 도면부호 184로 나타낸 4개의 카운터 A, B, C 및 D를 구비한다. 각각의 카운터(184)에는, 외부 기준클록 EXT.CLK과 내부 클록 INT.CLK, 또는 EXT.CLK 신호에 대해 반전된 기준클록 EXT.CLK/과 INT.CLK에 대해 반전된 내부 클록 INT.CLK/이 주어진다. 전술한 것 같이, INT.CLK 신호는 PLL의 출력으로부터 궤환 루프를 거쳐 공급된다.

상기 카운터(184)는 EXT.CLK과 INT.CLK 신호 내부의 클록의 개수를 계수하여, 그것의 계수동작에 대한 결과를 나타내는 n-비트의 계수값을 생성한다. 예를 들어, 카운터 A는 INT.CLK 신호의 고레벨의 반 사이클 내의 EXT.CLK 주기의 개수를 계수하는데 사용될 수 있다. 카운터 B는 INT.CLK 신호의 저레벨의 반 사이클 내의 EXT.CLK 주기 수를 계수한다. 카운터 C는 EXT.CLK 신호의 고레벨의 반 사이클 배부의 INT.CLK 주기 수를 계수한다. 최종적으로, 카운터 D는 EXT.CLK 신호의 저레벨의 반 사이클 내부의 INT.CLK 주기의 수를 계수한다. 이 경우에, 카운터 B 및 D에는, 카운터 B 및 D의 입력에 접속된 인버터 I에 의해 생성된 EXT.CLK/ 및 INT.CLK/ 신호가 주어진다.

가산기(186)는, 해당하는 카운터(184)에 의해 발생된 n-비트의 계수값을 누적하여 m-비트의 값을 발생하기 위해 각 카운터(184)의 출력에 접속된다. 또한, 전류 디코더(188)가, 해당하는 가산기(186)의 출력값을 나타내는 제어전류를 생성하기 위해 각 가산기(186)의 출력에 접속된다.

또한, 전류 발생기(190)가 각각의 전류 디코더(188)에 전류의 기준값을 제공한다. 상기 전류 디코더(188)는 해당하는 가산기(186)의 출력값에 따라 기준전류를 변형하여 제어전류를 생성한다.

위상 조정회로(182)는, EXT.CLK 신호와 INT.CLK 신호가 공급되어 EXT.CLK 신호와 INT.CLK 신호 사이의 위상 및 주파수 차이를 나타내는 위상 오차신호를 발생하는 위상 검출기(192)를 구비한다. 상기 위상 오차신호는 챠지 펌프(194), 루프 필터(196) 및 전압 전류 변환기(198)에 의해 처리되어 위상 오차신호에 해당하는 기저전류를 발생한다. 이러한 위상 조정회로(182)의 구성요소는 도 3 및 도 4와 연계하여 전술한 위상 조정회로(142)의 대응하는 구성요소와 유사하게 동작한다.

전류 연산기(200)는 상기 전류 디코더(188) 및 전압 전류 변환기(198)의 출력에 접속되어, 전류 디코더(188)에 의해 발생된 제어전류의 값을 기저전류의 값과 더하거나, 제어전류의 값을 기저전류의 값에서 뺀다. 예를 들면, 카운터 A 및 B에 대응하는 전류 디코더(188)에 의해 발생된 값은 기저전류의 값에 더해지는 한편, 카운터 C 및 D에 대응하는 전류 디코더에 의해 발생된 값은 기저전류의 값에서 뺀다.

상기 전류 연산기(200)는 링 발진기 등의 CCO의 제어입력에 주어지는 전류를 발생한다. EXT.CLK 신호가 최초로 인가된 경우에는, CCO 주파수는 기저전류에 의해 결정된다. 상기 전류 연산기(200)에서 발생된 전류에 응답하여, CCO 주파수는 EXT.CLK 및 INT.CLK 신호 사이의 위상 및 주파수 차이를 줄이도록 편이된다. 상기 CCO 출력신호는 레벨 시프트 및 버퍼회로에 의해 처리되어 INT.CLK 신호를 생성한다.

PLL이 로크되지 않은 경우에는, 상기 주파수 조정회로(180)는 대략적 조정모드로 동작하여, CCO 출력의 INT.CLK 주파수를 외부 클록 EXT.CLK의 주파수에 근접하도록 만든다. 도 6에 도시된 것 같이, EXT.CLK 주파수가 INT.CLK 주파수보다 큰 경우에, 카운터 A는 INT.CLK 신호의 고레벨 반 주기 내에 있는 EXT.CLK 주기의 개수를 계수한다. INT.CLK 신호의 저레벨 반 주기 내의 EXT.CLK 주기의 개수를 결정하기 위해, 카운터 B는 INT.CLK/ 신호의 고레벨 반 주기 내에 있는 EXT.CLK/의 개수를 계수한다. 상기 카운터 A 및 B는 INT.CLK 및 INT.CLK/ 신호의 고레벨 반 사이클 내에 있는 EXT.CLK와 EXT.CLK/ 신호의 첫 번째 주기를 무시하고, 첫 번째 주기에 뒤따르는 EXT.CLK 및 EXT.CLK/ 주기에 따라서만 그것의 계수값을 생성할 수도 있다.

INT.CLK 및 INT.CLK/ 신호의 고레벨 반 사이클은 각각 카운터 A 및 B에 대한 계수과정의 평가 기간을 형성한다. 이 평가 기간 뒤에는, INT.CLK 및 INT.CLK/ 신호의 저레벨 반 사이클에 의해 정의된 전달 기간이 뒤따른다. 상기 평가 기간 동안에는, 카운터 A 및 B가 그것의 출력 계수값을 생성한다, 또한, 전달 기간 중에는, 발생된 계수값이 해당하는 가산기(186)에 의해 누적된다.

이에 따라, INT.CLK 또는 INT.CLK/ 신호의 고레벨 반 사이클 내에 2개 또는 그 이상의 EXT.CLK 또는 EXT.CLK/ 주기가 검출되면, 카운터 A 및 B는 n-비트의 수치로 표시되는 해당하는 계수값을 생성한다. 도 6에 도시된 예에서는, 카운터 A 및 B 각각이 2개의 EXT.CLK 주기를 검출한다. 이에 따라, 그것의 계수값은 1이 되고, 0001로 표시될 수 있다. 그러나, 카운터 C 및 D는 EXT.CLK 주파수가 INT.CLK 주파수보다 높기 때문에 어떠한 계수값도 생성하지 않는다.

상기 가산기(186)는 소정 수의 INT.CLK 또는 INT.CLK/ 반 사이클 동안에 발생된 n-비트의 계수값을 누적하여, 이에 해당하는 m-비트의 수치를 발생한다. 카운터 A 및 B에 대응하는 전류 디코더(188)는 가산기(186)에 의해 발생된 m-비트의 수치를 나타내는 값을 갖는 제어전류를 발생한다. 이들 제어 전류값은 기저전류의 값에 가산되어, CCO에 공급되는 전류를 증가시킨다. 이에 따라, CCO 주파수가 증가되어, INT.CLK 주파수를 증가시킴으로써, 상기 INT.CLK 주파수를 EXT.CLK 주파수에 근접시킨다.

도 7에 도시된 것 같이, EXT.CLK 주파수가 INT.CLK 주파수보다 낮은 경우에는, 카운터 A 및 B는 어떠한 계수값도 발생하지 않는다. 그러나, 카운터 C 및 D는 EXT.CLK 신호의 고레벨 및 저레벨 반 사이클 내에 있는 INT.CLK 주기의 개수를 계수한다. 필요한 계수값을 얻기 위해서, 상기 카운터 D는 EXT.CLK/ 신호의 고레벨 반 사이클에 있는 INT.CLK/ 주기의 개수를 계수할 수 있다.

상기 EXT.CLK 및 EXT.CLK/ 신호의 고레벨 반 사이클은 각각 카운터 C 및 D에 대한 계수과정의 평가 기간을 형성한다. 상기 평가 기간 뒤에는, EXT.CLK 및 EXT.CLK/ 신호의 다음 저레벨 반 사이클에 의해 정의된 전달 기간이 뒤따른다. 평가 기간 중에, 카운터 C 및 D는 그것의 출력 계수값을 생성한다. 전달 기간 동안에는, 생성된 계수값이 해당하는 가산기(186)에 의해 누적된다.

이에 따라, INT.CLK 또는 INT.CLK/ 신호의 고레벨 반 사이클 내에서 2개 또는 그 이상의 INT.CLK 또는 INT.CLK/ 주기가 검출되면, 카운터 C 및 D는 n-비트의 수치로 표시되는 해당하는 계수값을 발생한다. 도 7에 도시된 실시예에 있어서는, 각각의 카운터 C 및 D가 2개의 INT.CLK 주기를 검출한다. 따라서, 그것의 계수값은 1이 되고, 0001로 표시된다.

카운터 C 및 D에 접속된 가산기(186)는 소정 수의 EXT.CLK 또는 EXT.CLK/ 반 사이클 동안 발생된 n-비트의 계수값을 누적하여 이에 대응하는 m-비트의 수치를 발생한다. 카운터 C 및 D에 대응하는 전류 디코더(188)는 가산기(186)에 의해 발생된 m-비트의 값을 나타내는 수치를 갖는 제어전류를 발생한다. 이들 제어전류는 기저전류의 값으로부터 감산되어 CCO에 인가되는 전류를 줄인다. 이에 따라, CCO 주파수가 감소하여 INT.CLK 주파수를 줄임으로써, INT.CLK 주파수를 EXT.CLK 주파수에 근접시킨다.

이하, 그것의 입력에 배치된 주파수 분주기(204, 206)를 갖는 주파수 조정회로(202)를 구비한 본 발명에 따른 PLL의 또 다른 실시예를 나타내 도 8을 참조한다. 주파수 분주기 206에는 외부 기준클록 EXT.CLK가 주어지는 한편, 주파수 분주기 204에는 궤환 루프를 거쳐 PLL의 출력에서 발생된 내부 클록 INT.CLK가 공급된다. 상기 분주기(204, 206)는 INT.CLK 주파수와 EXT.CLK 주파수를 사전에 설정된 값, 예를 들면 2로 각각 분주하는데 사용된다.

상기 주파수 분주기 204는, EXT.CLK 신호가 주어지는 또 다른 입력을 갖는 카운터 208의 한 개의 입력에 접속된다. 주파수 분주기 206은 카운터 210의 한 개의 입력에 접속되고, 이 카운터의 또 다른 입력에는 INT.CLK 신호가 주어진다. 상기 카운터 208은 분주기 204에 의해 발생된 신호의 반 사이클에 있는 EXT.CLK 주기의 개수를 계수한다. 카운터 210은 분주기 206에 의해 발생된 신호의 반 사이클에 있는 INT.CLK 주기의 개수를 계수한다. 상기 카운터(208, 210)는 그것의 계수동작의 결과를 나타내는 n-비트의 계수값을 생성한다.

가산기(212, 214)는 카운터(208, 210)의 출력에 각각 접속되어, 대응하는 카운터에 의해 발생된 n-비트의 계수값을 누적하여 m-비트의 수치를 생성한다. 또한, 전류 디코더(216, 218)는 가산기(212, 214)의 출력에 각각 접속되어, 해당하는 가산기의 출력값을 나타내는 제어전류를 발생한다.

또한, 전류 발생기(220)는 각각의 전류 디코더(216, 218)에 전류의 기준값을 공급한다. 전류 디코더(216, 218)는 해당하는 가산기(212, 214)의 출력값에 따라 기준전류를 변형하여 제어전류를 발생한다.

위상 조정회로(222)는, EXT.CLK 신호와 INT.CLK 신호가 주어져 EXT.CLK 신호와 INT.CLk 신호 사이의 위상 및 주파수 차이를 나타내는 위상 오차신호를 발생하는 위상 검출기(224)를 구비한다. 상기 위상 오차신호는 챠지 펌프(226), 루프 필터(228) 및 전압 전류 변환기(230)에 의해 처리되어 위상 오차신호에 해당하는 기저전류를 생성한다. 이 위상 조정회로(222)의 구성요소는 도 3 및 도 4와 연계하여 전술한 위상 조정회로(142)의 대응하는 구성요소와 유사하게 동작한다.

또한, 전류 연산기(232)는 전류 디코더(216, 218)와 전압 전류 변환기(230)의 출력에 접속되어, 전류 디코더 216에 의해 발생된 제어 전류값을 기저 전류값에 더하거나, 전류 디코더 218에 의해 발생된 제어 전류값을 기저 전류값으로부터 뺀다.

상기 전류 연산기(232)는 링 발진기 등의 CCO의 제어입력에 공급되는 전류를 생성한다. 상기 EXT.CLK 신호가 최초로 인가될 때에는, CCO 주파수는 기저전류에 의해 결정된다. 상기 전류 연산기(232)로부터 발생된 전류에 따라, EXT.CLK 및 INT.CLK 신호 사이의 위상 및 주파수 차이를 감소시키도록 CCO 주파수가 편이된다. 또한, 상기 CCO 출력신호는 레벨 시프트 및 버퍼회로에 의해 처리되어 INT.CLK 신호를 생성한다.

PLL이 로크상태가 아닌 경우에는, 주파수 조정회로(202)가 대략적 조정모드로 동작하여, CCO 출력의 INT.CLK 주파수를 외부 클록 EXT.CLK의 주파수에 인접하도록 만든다.

도 9에 도시된 것 같이, EXT.CLK 주파수가 INT.CLK 주파수보다 높을 때에는, 카운터 208이 동작하는 반면에, 카운터 210은 어떠한 계수값도 발생하지 않는다.

특히, 분주기 204는 INT.CLK 주파수를, 예를 들면 2로 나누어 INT.CLK 주파수의 절반이 되는 주파수를 갖는 신호를 카운터(208)에 공급한다. 이에 따라, 분주기 204의 출력신호의 반 사이클은 INT.CLK 신호의 반 사이클보다 2배 길어진다. 카운터 208은 분주기 204에 의해 발생된 출력신호의 반 사이클에 있는 EXT.CLK 신호의 개수를 계수한다. 예를 들면, 상기 EXT.CLK 주기는 분주된 INT.CLK 신호의 고레벨의 반 사이클 내에서 계수될 수 있다. 카운터 208은 분주된 INT.CLK 신호의 고레벨의 반 사이클에 있는 EXT.CLK 신호의 첫 번째 주기를 무시하고, 이 첫 번째 주기에 뒤따르는 EXT.CLK 주기에 의해서만 그것의 계수값을 생성할 수 있다.

이때, 상기 분주된 INT.CLK 신호의 고레벨의 반 사이클은 계수과정에 대한 평가 기간을 형성한다. 이 평가 기간 뒤에는, 분주된 INT.CLK 신호의 다음의 저레벨 반 사이클에 의해 규정된 전달 주기가 뒤따른다. 평가 기간 중에, 상기 카운터 208은 그것의 출력 계수값을 생성한다. 상기 전달 기간 중에는, 생성된 계수값이 가산기 212에 의해 누적된다.

따라서, 분주된 INT.CLK 신호의 고레벨의 반 사이클 내에서 2개 또는 그 이상의 EXT.CLK 주기가 검출되는 경우에, 카운터 208은 n-비트 값에 의해 표시되는 대응되는 계수값을 발생한다. 도 9에 도시된 실시예에 있어서는, 카운터 208은 분주된 INT.CLK 신호의 반 사이클에 있어서 4 주기의 EXT.CLK 신호를 검출한다. 따라서, 그것의 계수값은 3이 되어, 0011로 표현될 수 있다.

카운터 208에 접속된 가산기 212는 소정 수의 반 사이클 동안 n-비트의 계수값을 누적하여 대응하는 m-비트의 값을 발생한다. 또한, 전류 디코더 216은 가산기 212에 의해 생성된 m-비트의 값을 나타내는 제어전류를 발생한다. 이 제어 전류값은 기저 전류값에 가산되어 CCO에 공급되는 전류를 증가시킨다. 이에 따라, CCO 주파수가 증가되어 INT.CLK 주파수가 EXT.CLK 주파수에 근접하도록 INT.CLK 주파수를 증가시킨다.

도 10에 도시된 것 같이, INT.CLK 주파수가 EXT.CLK 주파수보다 높은 경우에는, 카운터 210이 동작하는 한편, 카운터 208은 어떠한 계수값도 발생하지 않는다.

특히, 분주기 206은 EXT.CLK 주파수를, 예를 들면 2로 분주하여, EXT.CLK 주파수의 절반의 주파수를 갖는 신호를 카운터 210에 공급한다. 이에 따라, 분주기 206의 출력신호의 반 사이클은 EXT.CLK 신호의 반 사이클보다 2배 길어진다. 카운터 210은 분주기 206에 의해 생성된 출력신호의 반 사이클에 있는 INT.CLK 신호의 개수를 계수한다. 예를 들어, INT.CLK 주기는 분주된 EXT.CLK 신호의 고레벨의 반 사이클 내에서 계수될 수 있다. 또한, 카운터 210은 분주된 EXT.CLK 신호의 고레벨의 반 사이클에 있는 INT.CLK 신호의 첫 번째 주기를 무시하고, 이 첫 번째 주기에 뒤따르는 INT.CLK 주기에 의해서만 그것의 계수값을 발생할 수 있다.

상기 분주된 EXT.CLK 신호의 고레벨의 반 사이클은 계수과정의 평가 기간을 형성한다. 또한, 이 평가 기간 뒤에는, 분주된 EXT.CLK 신호의 다음의 저레벨의 반 사이클에 의해 정의된 전달 기간이 뒤따른다. 평가 기간 중에, 상기 카운터 210은 그것의 출력 계수값을 발생한다. 또한, 상기 전달 기간 중에는, 생성된 계수값이 가산기 214에 의해 누적된다.

따라서, 분주된 EXT.CLK 신호의 고레벨의 반 사이클에 있어서 2개 또는 그 이상의 INT.CLK 주기가 검출될 때에는, 카운터 210은 n-비트의 값으로 표현되는 해당하는 계수값을 생성한다. 도 10에 도시된 실시예에 있어서는, 카운터 210은 분주된 EXT.CLK 신호의 반 사이클에 있어서 2 주기의 INT.CLK 신호를 검출한다. 따라서, 그것의 계수값은 2가 되어, 0011로 표시될 수 있다.

카운터 210에 접속된 가산기 214는 소정 수의 반 주기 동안 발생된 n-비트의 계수값을 누적하여 대응하는 m-비트의 값을 발생한다. 또한, 전류 디코더 218은 가산기 214에 의해 발생된 m-비트의 값을 나타내는 제어전류를 발생한다. 상기 제어 전류값은 기저 전류값으로부터 감산되어 CCO로 공급되는 전류를 줄인다. 이에 따라, CCO 주파수가 줄어들어, INT.CLK 주파수가 EXT.CLK 주파수에 근접하도록 만들기 위해 INT.CLK 주파수를 감소시킨다.

상기 분주기(204, 206)는 평가 기간이 증가되도록 한다. 그 결과, 주파수 차이의 검출에 대한 정밀도가 향상된다. 상기 분주기(204, 206)에 대한 제수(divisor)를 변화시킬 수 있으므로, PLL의 동작 파라미터를 조정할 수 있다.

이하, 내부 클록 주파수가 외부 클록 주파수에 근접한 경우에 CCO 주파수의 미세 동조를 수행하기 위해, 위상 조정회로(242) 및 주파수 조정회로(244)에 덧붙여, 미세 조정회로(240)를 구비한 본 발명에 따른 PLL의 또 다른 실시예를 개략적으로 나타낸 도 11을 참조한다. 상기 미세 조정회로(240)는 외부 기준클록 EXT.CLK이 주어지는 지연 감시기(246)를 구비한다. 후술하는 것 같이, 상기 지연 감시기(246)는, CCO 출력신호의 주기보다 약간 짧거나 약간 긴 지연시간 만큼 EXT.CLK 신호를 지연시키는 지연선을 구비한다. 또한, 제어입력으로부터 CCO에 공급되는 신호는 상기 지연선의 지연시간을 조정하는데 사용될 수 있다. 또한, 지연 감시기(246)에 대한 입력을 그것의 출력과 비교하는 비교기(248)가 지연 감시기(246)에 접속된다. 상기 비교기(248)는, CCO의 미세 동조를 제공하기 위해, CCO 입력에 주어지는 제어전류에 가산되거나 그것으로부터 감산되는 미세 동조전류를 나타내는 값을 발생한다. 또한, 전류 디코더(250)는 비교기(248)에 의해 결정된 값에 해당하는 미세 동조전류를 발생한다. EXT.CLK 주파수가 CCO 출력 주파수보다 높은지 낮은지 여부에 의존하여, 이 전류는 CCO 입력으로 주어지는 제어전류에 가산되거나 감산된다.

또한, 위상 조정회로(242)는, 도 4와 연계하여 전술한 위상 조정회로(142)의 대응하는 구성요소와 유사하게 동작하는 위상 검출기(252), 챠지 펌프(254), 루프 필터(256) 및 전압 전류 변환기(258)를 구비한다. 아울러, 주파수 조정회로(244)는, 도 4와 연계하여 전술한 주파수 조정회로(148)의 대응하는 구성요소와 유사하게 동작하는 주파수 검출기(260), 누산기(262) 및 전류 조정기(264)를 구비한다.

전류 연산기(266)는 전류 디코더(250), 전압 전류 변환기(258) 및 전류 조정기(264)의 출력에 접속되어, CCO(268)에 공급되는 제어전류의 값을 계산한다. CCO(268)의 출력신호는 레벨 시프트 및 버퍼회로(270)에 의해 처리되어, CCO 출력 주파수를 갖는 내부 클록신호 INT.CLK를 발생한다.

외부 기준신호 EXT.CLK가 최초로 인가될 때, CCO(268)의 주파수는 위상 조정회로(242) 내부의 전압 전류 변환기(258)에 의해 발생된 기저전류에 의해 결정된다. PLL이 로크상태가 아닌 경우에는, 주파수 조정회로(244)가 대략적 주파수 조정모드로 동작하여, CCO 주파수를 외부 클록 EXT.CLK의 주파수에 근접하게 만든다.

CCO 주파수가 EXT.CLK 주파수에 근접하면, PLL(140)은 미세 주파수 조정모드로 진입하여, 정밀한 위상 및 주파수 조정을 수행한다. 이 모드에서는, INT.CLK 신호와 EXT.CLK 신호 사이의 주파수 차이를 더욱 더 줄이기 위해 미세 조정회로(240)가 CCO 주파수의 미세 동조를 제공하게 된다.

이하, 주파수 및 위상 조정기능에 덧붙여, CCO 주파수의 미세 동조기능을 제공하기 위해, 미세 조정회로(280), 위상 조정회로(282) 및 주파수 조정회로(284)를 갖는 PLL의 일 실시예를 나타낸 도 12를 참조한다. 상기 미세 조정회로(280)는 외부 기준클록 EXT.CLK가 주어지는 주파수 분주기(286)를 구비한다. 예를 들어, 상기 분주기(286)는 EXT.CLK 주파수를 2로 나누어, 분주된 외부 클록신호 DIV.EXT.CLK을 생성할 수 있다. 또한, 지연 모델(288)이 상기 DIV.EXT.CLK 신호를 지연시키기 위해 분주기(286)의 출력에 접속된다. 이때, 상기 지연 모델의 입력 중 1개의 입력에 DIV.EXT.CLK 신호의 반전된 값을 공급하기 위해 인버터(287)가 설치될 수 있다. 후술하는 것 같이, 지연 모델(288)은 2개의 출력 A 및 B를 갖는다. 출력 A로부터 발생된 신호는 DIV.EXT.CLK 신호에 대해 CCO(340)의 주기보다 약간 짧은 지연시간 만큼 지연되어, 내부 클록신호 INT.CLK를 발생한다. 또한, 출력 B로부터 발생된 신호는 DIV.EXT.CLK 신호에 대해 CCO의 주기보다 약간 긴 지연시간 만큼 지연된다.

논리/래치회로(290)는 지연 모델(288)의 출력 A 및 B에 접속되어, 그것의 입력신호를 출력 A 및 B로부터 주어진 신호와 비교한다. 출력 A 및 B에서 공급된 신호의 상승부가 DIV.EXT.CLK 신호의 상승부에 대해 EXT.CLK 신호의 주기보다 긴 시간 만큼 지연된 경우에, 즉, EXT.CLK 주파수가 INT.CLK 주파수보다 높은 경우에, 상기 논리/래치회로(290)는 UP 신호를 발생한다. 또한, 출력 A 및 B에서 공급된 신호의 상승부가 DIV.EXT.CLK 신호의 상승부에 대해 EXT.CLK 신호의 주기보다 짧은 시간 만큼 지연된 경우에, 즉 EXT.CLK 주파수가 INT.CLK 주파수보다 낮은 경우에, 상기 논리/래치회로(290)는 DOWN 신호를 발생한다.

상기 UP 및 DOWN 신호는 각각 가산기(292, 294)로 공급되고, 이들 가산기는 상기 논리/래치회로(290)에 의해 수행된 비교결과를 누적하여 대응하는 m-비트의 수치를 발생한다. 또한, 전류 발생기(300)에 의해 제공된 전류 디코더(296, 298)는 가산기(292, 294)의 출력에 각각 접속되어, 가산기(292, 294)에 의해 발생된 m-비트의 값을 나타내는 제어전류를 발생한다. 상기 전류 발생기(300)는 각각의 전류 디코더(296, 298)에게 전류의 기준값을 제공한다. 전류 디코더(296, 298)는 해당하는 가산기(292, 294)의 출력값에 따라 상기 기준전류를 변형하여 제어전류를 발생한다.

또한, 위상 조정회로(282)는, EXT.CLK 신호와 INT.CLK 신호가 공급되어 EXT.CLK 신호와 INT.CLK 신호 사이의 위상 및 주파수 차이를 나타내는 위상 오차신호를 발생하는 위상 검출기(302)를 구비한다. 이 위상 오차신호는 챠지 펌프(304), 루프 필터(306) 및 전압 전류 변환기(308)로 공급되어, 상기 위상 오차신호에 해당하는 기저전류를 발생한다.

아울러, 주파수 조정회로(284)는 그것의 입력에 배치된 분주기(310, 312)를 구비한다. 분주기 312에는 EXT.CLK 신호가 주어지는 한편, 분주기 310에는 궤환 루프를 통해 PLL의 출력에 있는 CCO에 의해 발생된 INT.CLK 신호가 제공된다. 상기 분주기(310, 312)에는 EXT.CLK 및 INT.CLK 신호가 추가로 주어지는 카운터(314, 316)에 각각 접속된다. 카운터(314, 316)는 분주기(310, 312)에 의해 발생된 신호의 반 사이클 내의 EXT.CLK 및 INT.CLK 주기의 개수를 각각 계수한다. 가산기(318, 320)는 카운터(314, 316)에 각각 접속되어, 해당하는 카운터에 의해 발생된 n-비트의 계수값을 누적하여 m-비트의 수치를 발생한다. 또한, 전류 발생기(326)에 의해 제공된 전류 디코더(322, 324)는 가산기(318, 320)의 출력에 각각 접속되어, 해당하는 가산기의 m-비트의 값을 나타내는 제어전류를 발생한다.

상기 위상 조정회로(282)와 주파수 조정회로(284)의 구성요소는, 도 8에 도시된 위상 조정회로(22)와 주파수 조정회로(202)의 대응되는 구성요소의 동작과 유사한 방식으로 동작한다.

전류 연산기(328)는, 미세 조정회로(280)의 전류 디코더(296, 298)와, 주파수 조정회로(284)의 전류 디코더(322, 324) 및 위상 조정회로(282)의 전압 전류 변환기(308)의 출력에 접속된다. EXT.CLK 신호가 최초로 인가될 때에는, 전류 연산기(328)의 출력전류는 전압 전류 변환기(308)로부터 공급된 기저전류에 의해 결정된다. 대략적인 주파수 조정을 위해, 상기 전류 연산기(328)는 전류 디코더 322에 의해 발생된 제어 전류값을 기저 전류값에 더하거나, 기저 전류값에서 전류 디코더 324에 의해 발생된 제어 전류값을 뺀다. 또한, 미세 주파수 조정을 위해, 상기 전류 연산기는 전류 디코더 296에 의해 발생된 제어 전류값을 기저 전류값에 더하거나, 전류 디코더 298에 의해 발생된 제어 전류값을 기저 전류값으로부터 뺀다.

상기 전류 연산기(328)의 출력은 CCO의 제어입력에 접속되어, CCO에 의해 발생된 INT.CLK 신호의 위상 및 주파수를 제어한다. 도 13을 참조하면, 상기 CCO(340)은 k개의 인버터 단 I로 구성된 링 발진기에 의해 실현될 수 있는데, 이때, k는 홀수이다. 예를 들면, 상기 링 발진기(340)는 서로 직렬 접속된 7개의 인버터 단 I를 갖는다. 최종 인버터 단 I의 반전 출력과 비반전 출력은 첫 번째 인버터 단 I의 반전 출력 및 비반전 출력에 각각 접속된다.

도 14를 참조하면, 상기 지연 모델(288)은, 분주기 286의 출력에 발생된 DIV.EXT.CLK 신호를 링 발진기(340)의 주기보다 긴 지연시간만큼 지연시킬 수 있는 2k개 이상의 직렬 접속된 인버터 단 I로 이루어질 수 있다. 예들 들어, 출력 A는 인버터 단 2k-1의 출력에 설치될 수 있으며, 출력 B는 인버터 단 2k+1의 출력에 배치될 수 있다. 따라서, 링 발진기(340)가 7개의 인버터 단 I를 구비하는 경우에, 출력 A는 13번째의 인버터 단 I의 출력에 설치되는 한편, 출력 B는 15번째의 인버터 단 I의 출력에 배치된다. 상기 첫 번째 인버터 단 I의 비반전 입력에는 분주기 286에서 발생된 DIV.EXT.CLK 신호가 공급된다. 또한, 상기 첫 번째 인버터 단 I의 반전 입력은 인버터 287에서 발생된 DIV.EXT.CLK 신호의 반전된 값을 받는다.

도 15에 도시된 것 같이, 링 발진기(340)의 출력에서의 INT.CLK 주파수가 EXT.CLK 주파수와 동일한 경우에는, 지연 모델(288)의 출력 A로부터 주어지는 신호의 상승부는, DIV.EXT.CLK의 상승부에 대해 링 발진기(340)의 출력에 위치한 INT.CLK 신호의 주기보다 약간 적은 지연시간 만큼 지연된다. 또한, 지연 모델(288)의 출력 B로부터 주어지는 신호의 상승부는, DIV.EXT.CLK의 상승부에 대해 INT.CLK 신호의 주기보다 약간 긴 지연시간 만큼 지연된다. 그 결과, 논리/래치회로(290의 출력에서 어떠한 UP 신호 또는 DOWN 신호도 발생되지 않는다. 예를 들면, 상기 논리/래치회로(290)는 DIV.EXT.CLK 신호가 고레벨에서부터 그것의 저레벨로 천이하는 순간의 출력 A 및 출력 B의 논리 레벨을 검출할 수 있다. 만일, 출력 A 및 출력 B 신호의 논리 레벨이 서로 다르면, 논리/래치회로(29)는 어떠한 UP 및 DOWN 신호도 발생하지 않는다.

도 16을 참조하면, 링 발진기(340)의 출력에서의 INT.CLK 주파수가 INT.CLK 주파수보다 높은 경우에는, 출력 A 및 출력 B 신호의 상승부가 DIV.EXT.CLK의 상승부에 대해 EXT.CLK 신호의 주가보다 작은 지연시간 만큼 지연된다. 이에 따라, 논리/래치회로(290)는 DIV.EXT.CLK 신호가 로우 상태로 되는 순간에 출력 A 및 출력 B의 양 신호가 하이 레벨 H에 있는 것을 검출한다. 그 결과, DOWN 신호가 가산기 294로 인가된다.

이 DOWN 신호는 소정시간 동안 가산기 294에서 누적되어 전류 디코더(298)로 공급되는 m-비트의 DOWN 값을 발생한다. 이에 따라, 전류 디코더 298은 상기 DOWN값에 해당하는 제어 전류값을 생성한다. 전류 연산기(328)는 이 생성된 제어전류를 위상 조정회로(282)로부터 공급된 기저전류에서 감산한다. 이에 따라, 링 발진기(340)의 입력에 주어지는 전류가 줄어든다. 그 결과, 링 발진기(340)의 출력의 INT.CLK 주파수가 줄어들어 EXT.CLK 주파수에 근접하게 된다. 상기 CCO 출력산호는 레벨 시프트 및 버퍼회로에 의해 처리되어 INT.CLK 신호를 발생한다. 이러한 미세 조정과정은, DIV.INT.CLK 신호가 하이 레벨에서부터 로우 레벨로 천이되는 순간에 논리/래치회로(290)가 출력 A의 신호가 하이 레벨에 있고 출력 B의 신호가 로우 레벨에 있는 것을 검출할 때까지 계속된다.

또한, 도 17에 도시된 것 같이, 링 발진기(340)의 출력에서의 INT.CLK 주파수가 INT.CLK 주파수보다 낮은 경우에는, 출력 A 및 출력 B의 신호의 상승부가 DIV.EXT.CLK의 상승부에 대해 EXT.CLK 신호의 주기보다 큰 지연시간 만큼 지연된다. 상기 DIV.EXT.CLK 신호가 로우 상태로 되는 순간에, 논리/래치회로(290)는 출력 A 및 출력 B 양자가 로우 레벨 L에 있는 것을 검출한다. 출력 A 및 B의 논리 레벨이 로우 레벨에 있으면, 상기 논리/래치회로(290)는 가산기 292로 공급되는 UP 신호를 발생한다.

이와 같은 UP 신호는 소정시간 동안 가산기 292에서 누적되어 전류 디코더 296로 주어지는 m-비트의 UP 값을 생성한다. 이에 따라, 전류 디코더 296은 상기 UP 값에 해당하는 제어 전류값을 발생한다. 전류 연산기(328)는 이와 같이 발생된 제어전류를 위상 조정회로(282)에서 공급된 기저전류에 가산한다. 이에 따라, 링 발진기(340)의 입력으로 공급되는 전류가 증가한다. 그 결과, 링 발진기(340)의 출력의 INT.CLK 주파수가 증가하여 EXT.CLK 주파수에 근접하게 된다. 이 CCO 출력 신호는 레벨 시프트 및 버퍼회로에 의해 처리되어 INT.CLK 신호를 발생한다. 이러한 미세 조정과정은, 상기 DIV.EXT.CLK 신호가 하이 레벨로부터 로우 레벨로 천이되는 순간에 논리/래치회로(290)가 출력 A의 신호가 하이 레벨에 있고 출력 B 의 신호가 로우 레벨에 있는 것을 검출할 때까지 계속된다.

출력 A 및 출력 B의 상승부 사이의 시간간격이 매우 작기 때문에, 상기 미세조정회로(280)는 EXT.CLK 신호에 대해 매우 정밀한 INT.CLK 신호의 위상 및 주파수 조정을 제공한다.

이때, CCO(340)의 출력에 있는 전류의 값에 따라, 즉, CCO 출력 주파수 변화에 따라 지연시간을 조정하기 위해, 전류 연산기(328)의 출력에서 출력되는 전류를 지연 모델(288)로 궤환시킬 수 있다. 예를 들면, CCO 입력의 전류가 증가되어 링 발진기(340)의 출력의 INT.CLK 주파수가 증가하면, CCO 출력의 주기가 감소한다. 이에 따라, 지연 모델(288)의 지연시간이 CCO 주기의 감소에 부합되도록 줄어든다.

이에 반해, CCO 입력의 전류가 감소하여 CCO 출력의 INT.CLK 주파수가 줄어들면, CCO 주기가 감소한다. 이러한 증가에 부합되도록 하기 위해, 상기 지연 모델(288)은 그것의 지연시간을 증가하도록 조정된다.

PLL이 로크 상태가 아닌 경우에, 그것은 대략적 주파수 조정모드로 동작하여, 주파수 조정회로(284)가 위상 조정회로(282) 및 미세 조정회로(280)에 비해 지배적으로 작용한다. 주파수 조정회로(284)가 INT.CLK 주파수를 외부 클록 EXT.CLK 주파수에 근접하도록 만들면, PLL은 미세 조정모드를 수행하여, 미세 조정회로(280)가 위상 조정회로(282)와 상호작용함으로써, EXT.CLK 주파수에 대해 INT.CLK 주파수를 더욱 정밀하게 조정한다.

본 발명에 따른 PLL이 사용된 시스템의 일례를 나타낸 도 2를 참조하여 전술한 것 같이, 명령어 디코더(126)는 외부 명령어를 디코드하여, 내부 동기신호 발생기(104) 내부의 PLL의 다양한 구성요소를 제어하여 INT.CLK 신호를 발생하게 하는 명령어 클록 A∼E를 발생한다. 도 18은, 도 8에 도시된 위상 조정회로(222)와 주파수 조정회로(202)를 갖는 PLL의 구성요소에 명령어 클록 A∼E를 공급하는 과정을 나타낸 것이다. 특히, 클록 A는 주파수 조정회로(202) 내부의 클록 발생기(220)에 주어진다. 클록 B는 CCO(350)에 제어전류를 공급하는 전류 연산기(232)에 주어진다. 또한, 클록 C는 CCO(350)의 출력에 접속된 레벨 시프트 및 버퍼회로(353)에 주어진다. 클록 D는 위상 조정회로(222) 내부의 위상 검출기(224)와, 내부 클록신호 INT.CLK를 위상 검출기(22)로 공급하기 이전에 그것을 버퍼링하는데 사용되는 클록 버퍼(356)로 전송된다. 마지막으로, 클록 E는 그것의 출력신호를 버퍼링하는 레벨 시프트 및 버퍼회로(352)의 출력에 접속된 클록 버퍼(354)로 주어진다. 상기 클록 버퍼(354)에 의해 발생된 출력 클록신호는 내부 동기신호 발생기(104)에 대한 회로 외부로 공급된다.

상기 PLL이 전원차단 모드에 있을 때, 전류 발생기(220)는 클록 A에 의해 디스에이블 상태가 된다. 그 결과, 이 발생기에 의해 어떠한 전류도 공급되지 않는다. 그후, PLL에 전원이 공급되면 전류 발생기(220)가 활성화된다. 일정한 대기 시간 후에, 클록 B가 공급되어 전류 연산기(232)가 활성화됨으로써 CCO(350)에 제어전류를 공급한다. 클록 C는 레벨 시프트 및 버퍼회로(353)가 CCO(350)에 의해 발생된 신호를 출력할 수 있도록 한다. 그후, 클록 D가 PLL을 로크상태로 만드는 록킹과정을 개시하도록 공급된다. 이 클록에 의해 클록 버퍼(356)가 위상 검출기로 INT.CLK 신호를 공급할 수 있게 된다. 또한, 클록 D는 클록 버퍼 102로 하여금 PLL에게 EXT,CLK 신호를 공급할 수 있도록 한다. PLL이 로크상태가 된 후에 클록 E가 공급되어, 클록 버퍼(354)가 발생된 내부 클록 INT.CLK를 외부 회로로 전달할 수 있도록 한다.

PLL이 로크상태로 된 이후에, 외부 클록 EXT.CLK가 공급되지 않는 경우에는 자기 리프레싱 모드(self-refreshing mode)가 수행될 수 있다. 이러한 모드에서는 PLL의 동작을 제어하기 위해 부가적인 링 발진기로부터 자주 클록(free-running clock)이 공급된다. EXT.CLK 신호 대신에 공급된 이러한 자주 클록은 PLL이 로크상태로 신속하게 복귀될 수 있도록 한다.

이후, 도 18(도 2에서 도시된 내부 동기 신호 발생기 104)에서 PLL의 상태 천이에 대해 도 19를 참조해서 설명한다. 여기서, 도 19는 도 2에 도시된 클록 동기형 반도체 기억장치의 내부 동기신호 발생기 로서 사용될 때 PLL의 상태천이의 예를 나타내고 있다.

전원이 공급되지 않어서 PLL이 전원 오프상태(S1 상태)에 있을때, 도 2에 도시된 명령어 디코더 126에서 출력되는 명령어 클록 A-E는 모두 비활성화 상태로 있다.

전원이 공급되고 전원전압 Vcc의 전압 레벨이 증가하면, PLL은 최초로 전원 엎 상태(1)(S2 상태)로 들어간다. 이 상태에서, 명령어 클록 A는 활성상태로 구동되는 반면에, 모든 다른 명령어 클록B-E는 비활성상태를 유지하게 된다. 그결과, 도 18의 전류발생기 220만이 전류를 발생할수 있게된다. 이 파워 업상태(1)는 단순히 전원만이 공급된 상태이므로 전원 전압 Vcc의 전압레벨이 증가하고 내부 회로의 동작이 파워온 리세트신호 POR을 내부에서 발생함에 의해 정지된다.

전원 전압 Vcc가 안정화 되면, 파워온 리세트신호 POR은 S2상태에서 파워 업 상태(2)(S3상태)로 PLL이 이전하도록 활성화된다. 이 파워 업 상태(2)에서, 명령어 클록 A,B는 활성화 되는 반면에, 다른 명령어 클록 C-E는 비활성화 상태로 남는다. 그 결과, 도 18의 전류 계산기 232는 제어전류를 CCO 350으로 공급할수 있다. 명령어 클록 D가 비활성화 상태이기 때문에, PLL은 로크 동작에 행해지지 않는 자주, 발진 상태이다.

클록 인에이블 신호 CKE가 활성상태(온 상태)로 설정될 때, PLL은 S3상태에서 본 반도체 기억장치를 억세스하도록 칩 선택상태(1)(S4 상태)로 이전한다. 활성 상태에서 이러한 클럭 인에이블 신호 CKE와 함께, 도 2에서 반도체 기억장치는 외부 공급 신호를 수납 가능한 상태로 들어간다. 이 칩 선택 상태에서는, 명령어 A-C가 활성화 상태인 반면에 명령어 클록 B,E는 비활성화 상태로 남는다. 그러므로, PLL은 칩선택 상태로 막 구동되었으므로 이 상태에서는 아직 로크 동작이 행해지지 않고, 외부 공급 클록 신호 EXT.CLK와 동기되는 안정 클록 신호는 아직 발생하지 않는다.

소정의 시간주기내에서 칩선택 상태(1)로 들어간후, PLL은 S4상태에서 칩선택상태(2)(S5 상태)로 변이하고, 명령어 클록 A-D는 활성상태로 구동되게 된다. 명령어 클럭 E는 비활성화로 남겨짐에 의해 도 18에서 클록 버퍼 354를 불안정 상태 로 유지하게 된다. 명령어 클록 B가 활성 상태 이기 때문에, 도 18에서 PLL은 외부 공급 클록 신호 EXT.CLK과 내부 클록신호 INT.EXT가 로크 상태로 구동되도록 레벨 쉬프팅및 버퍼 회로 352에서 외부 클럭신호 EXT.CLK로 공급된 내부클럭신호에 따라 로크 동작을 초기화한다.

칩선택 상태(2)(S5 상태)에서, 행선택 동작은 활성화 명령어 ACT가 제공될 때 반도체 기억장치에서 행해진다. 이 활성 명령어 ACT가 제공됨과 함께, 행선택 동작은 반도체 기억장치내에서 행해져서,명령어 클록 E는 도 18의 클록 버퍼 354에서 각 내부 회로로 공급되는 내부 클록신호 INT.CLK를 제공해서 활성화 된다. 이 어레이 활성상태(S6 상태)에서는, 워드선이 선택상태로 유지된다. 프리차지 명령어 PRG가 제공될 때, PLL은 칩선택 상태(2) 뒤인 어레이 활성상태로 부터 복귀한다.

자기 리프레싱 명령어 SREF가 어레이 활성상태(S6 상태)내로 제공될 때, 반도체기억장치는 자기 리프레싱 상태(S7 상태)로 들어가서, 메모리셀 데이터가 내부 리프레쉬 어드레스 카운터를 사용해서 발생된 리프레쉬 어드레스로 리프레쉬뙨다. 자기 리프레싱 동작은 리프레쉬 발진기를 사용해서 행해지고 리프레쉬 발진기의 클록수를 계수하기 위한 리프레쉬 카운터는 내부에 리프레쉬용으로 설치된다. 이 자기 리프레싱 상태(S7 상태)에서는, 리프레쉬 발진기가 소정의 간격(도 2에 도시된 내부 제어신호 발생기 106에 의해)으로 발생된 행선택 동작을 도입하기 위한 제어 신호가 허가되도록 활성상태(온 상태)로 설정된다. 도 18에 도시된 PLL에서 내부 클록신호는 이 상태에서 내부회로 동작을 위해 불필요하므로, 명령어 클록 A-E는 모두 비활성 상태로 구동된다. 이 상태에서, 파워 오프 상태와 다른 점은 명령어 클록 A-E만이 불활성상태로 구동되는 반면에, 도 18에서 전류 디코더 216, 218로 인가되는 m-비트 2가 유지된다. 이 자기 리프레싱 상태(S7 상태)에서 모든 명령어 클록 A-E를 바활성 상태로 유지하는 것이 전류소모를 감소할수 있게 한다.

자기 리프레싱 상태(S7 상태)가 완료되었을 때, 자기 리프레싱 종결 명령어 ESREF가 제공된다. PLL은 자기 리프레싱 상태를 리세트해서 로크 동작을 행하도록 욕되므로서, 명령어 클록 A-D는 활성상태로 구동된다. 그동안, 명령어 클록 E는 비활성 상태로 남는다. 자기 리프레싱상태(S7 상태)에서 칩 선택 상태(2)(S5 상태)로 이전에서는 어레이가 일시적으로 프리차지 상태로 들어간다. PLL에서 내부 클록신호을 발생하기 위한 (2진) 전류값이 유지될 때, 이 값(그 로크 상태가 위상과 주파수로 나타남)이 로크 상태를 복귀하기 위해 PLL에 요구되는 회복시간을 거의 감소시킬수 있다.

PLL은 전류소모를 절감하기 위해 어레이 활성 상태에서 파워 다운 모드로 이행 하는 것으로, 그 파워모드는 두개의 상태가 가능하다. 즉, 파워 다운 상태(1)(S8상태)와 클록 다운 상태(1)(S9 상태)이다. 파워 다운 상태(1)(S8 상태)에서는, 외부 클록 신호 EXT.CLK가 반도체 기억장치내에 멈춘 내부 클록신호INT.CLK의 발생으로 계속해서 공급되므로서 이 파워 다운 모드로 반도체 기억장치를 유지한다. 클록 다운 상태(S9 상태)에서는, 외부 공급 클록 신호 EXT.CLK의 주파수는 클록 버퍼도 외부 장치에서도 전류 소모를 감소하기 위한 N 팩터에 의해 분할된다. 외부 클록신호 EXT.CLK가 파워 다운 상태(1)(S8 상태)에 제공되므로, 명령어 클록 E만이 비활성 상태로 되고, 다른 명령어 클록 A-D는 로크 상태에서 PLL을 유지하기위한 활성 상태에서 유지된다. 이런 방식으로, 반도체 기억 장치에 억세스가 시도되지 않거나, 상대적으로 짧은 시간 주기동안 기억장치를 사용하는 시스템에서 동작이 행해지지 않을 때, PLL은 일시적으로 전류소모를 감소하기 위해 파워 다운 상태(1)로 구동된후 이전의 어레이 활성상태(S6 상태)로 복귀 구동된다. 여기서, 외부클록신호 EXT.CLK와 내부클록신호 INT.CLK는 모두 로크 상태로 되므로, PLL은 다음동작을 행하기 위해 신속하게 어레이 활성 상태(S6 상태)로 복귀할수 있다.

클록 다운 상태(S9 상태)에서는 클록신호가 N의 팩터가 외부에서 공급됨에 의해 주파수로 분할된다. 유사하게, 이 상태에서는 명령어 클록 E만이 비활성 상태로 되고, 반면에 다른 명령어 클록 A-D는 활성상태로 남는다. 도 18에는 도시되지 않어도, N주파수 분주기는 레벨 쉬프트및 버퍼 회로 352와 클록 버퍼 356 또는 클록 다운 상태(S10 상태)에서 클록 버퍼 356과 위상 검출기 224사이에 삽입된다. 이 내부 주파수 분주기에서 클록 출력과 외부로 공급된 주파수 분주된 클록신호는 로크동작이 계속되도록 비교된다. 이 주파수 분주 클록 신호를 사용함으로서, 비교기와 버퍼의 동작 주파수가 N의 팩터에 의해 감소되어서 전류 소비는 더 감소된다. 상대적으로 오랜동안 반도체 기억장치에 억세스가 이루어 지지 않을 때 PLL이 클록 다운 명령어 CKDWN에 의해 이 클록 다운 상태 S9로 이동된다. 그 동안, 파워 다운 상태(1)(S8 상태)로의 이전은 파워 다운 명령어 PWD1에 의해 달성된다.

칩선택 상태(2)에서 반도체 기억장치는 파워다운 상태로 천이되게 할수 있다. 파워 다운 명령어 PWD2가 제공될 때, 칩선택 상태(2)(S5 상태)에서 파워 다운 상태(2)(S10 상태)로의 이러한 전이가 일어난다. 파워 다운 상태(2)는 반도체 기억 장치가 상대적으로 오랜시간 사용되지않는(예를들면, 휴대용 터미널만이 데이터를 유지할 필요한)상태에 해당된다. 외부 클록 신호 EXT.CLK의 발생이 종료되고 그에 응담해서 로크가 풀린다. 그 결과, 명령어 A-E는 모두 비활성 상태로 구동되어서, 이 반도체 기억장치에서 소비되는 전류는 거의 없다.

파워 업 상태를 제외하고는 PLL상태에 따른 활성/비활성 상태로 각 명령어 클록 A-E를 구동하는 것은 외부에서 공급된 명령어에 응답해서 도 2에 도시된 명령어 디코더 126에 의해 수행된다. 파워 업중에, 명령어 디코더 126은 도시되지 않은 파워 온 리세트회로로 부터 공급된 파워 온 리세트 신호 POR에 따른 명령어 클록 A,B의 순차적인 활성화를 행한다. 여기서,명령어 클록 A가 활성 상태로 그후 파워 온 리세트 신호 POR를 활성화 한 다음에 명령어 클록 B가 파워업중 활성화 상태로 구동할수 있는 한 어느 구조라도 사용할수 있다.

도 18에서 도시된 PLL에서, 주파수 분주기는 주파수 분주 내부 클록 신호와 외부 공급 분주 클록 신호사이에서 로크 동작을 행하기 위해 클록 다운 상태에서 사용된다. 이것은 레벨 쉬프트및 버퍼 회로 352와 클록 버퍼 356 또는 위상 검출기 224와 클록 버퍼 356사이에서 주파수 분주기를 선택 회로로 접속함으로서 수행되고, 클록 다운 명령어 CKDWN이 클록 다운 상태(S9 상태)로 지정되도록 제공될 때, 주파수 분주기는 활성화 된다. 여기서, 사용되는 구조는 PLL이 클록 다운 상태(S9 상태)의 여부에 따라서,이 주파수 배분기의 주파수 분주 내부 클록 신호 또는 레벨 쉬프트및 버퍼 회로 352에서의 내부 클록 신호중 어느 한쪽만을 가질 뿐이다.

상술한 설명에서는 PLL(도 18 참조) 에 대해서만 적용했으나, 도 19에 도시된 상태 천이는 예를들면 DLL(Delayed Locked Loop)을 채용한 또다른 동기 회로에도 적용 가능하다.

이상에서, 발생된 내부 클록의 위상을 조정하는 것과는 독립적으로 내부 클록의 주파수를 조정하기 위해 별개의 위상 및 주파수 조정회로를 사용하는 PLL에 대해 설명하였다. 이 위상 조정회로는 내부 클록과 외부 클록 사이의 위상 오차를 판정하고, 소정 기간에 걸쳐 위상 오차의 평균값을 취하여 대응하는 제어전류를 발생한다, 또한, 주파수 조정회로는 내부 클록의 주파수와 외부 클록의 주파수 사이의 차이를 검출하여 주파수 오차를 결정한다. 누산기는 소정 기간 동안 주파수 오차값을 누적하여 해당하는 제어전류를 발생한다. 상기 위상 및 주파수 조정회로에 의해 발생된 제어 전류값에 근거하여, 전류 연산기는, CCO에 인가되어 그것의 주파수를 변조함으로써 주파수 및 위상 차를 감소시키는 제어전류의 결과값을 산출한다.

본 발명에 따른 PLL에 있어서는, 위상 조정회로에 덧붙여 주파수 조정회로를 사용함으로써, 위상 조정에 무관하게 주파수 조정이 수행된다. 이에 따라, 본 발명의 PLL은 종래의 PLL보다 실질적으로 신속하게 로크상태에 도달할 수 있다. 그 결과, 본 발명은, EXT.CLK 신호가 최초로 인가된 순간부터 INT.CLK 신호가 EXT.CLK 신호에 동기되는 순간까지의 천이 시간을 실질적으로 줄일 수 있도록 한다.

또한, 본 발명에 따른 PLL의 주파수 조정회로는, 종래기술에 따른 PLL에 비해, PLL이 로크되지 않은 상태 이후에 로크 상태로 복귀하는데 필요한 복구시간을 줄일 수 있도록 한다.

더구나, 주파수 검출기를 사용하여 EXT.CLK 및 INT.CLK 주파수 차이를 검출함으로써, PLL이 로크인 동작을 수행할 수 있는 주파수 범위를 종래기술에 따른 PLL에 비해 실질적으로 증가시킬 수 있다.

본 명세서는, 단지 본 발명의 바람직한 실시예 만을 예시하고 설명하였지만, 본 발명에서 주어진 발명사상의 범주 내에서 본 발명에 대해 다양한 변형 및 변화가 이루어질 수 있다는 것은 자명하다.

Claims (3)

1. 외부 클록신호에 응답하여 내부 클록신호를 발생하는 시스템에 있어서,

   상기 외부 클록신호와 상기 내부 클록신호에 응답하여 상기 외부 클록신호의 위상과 상기 내부 클록신호의 위상 차를 나타내는 위상 조정신호를 발생하는 위상 조정회로와,

   상기 외부 클록신호 및 상기 내부 클록신호에 응답하여 상기 외부 클록신호의 주파수와 상기 내부 클록신호의 주파수 사이의 차이를 나타내는 주파수 조정신호를 발생하는 주파수 조정회로와,

   상기 위상 조정신호 및 상기 주파수 조정신호에 응답하여 제어신호를 발생하는 제어값 연산기와,

   상기 제어신호에 응답하여 상기 제어신호에 따라 편이된 내부 클록 주파수를 갖는 내부 클록신호를 발생하는 신호제어 발진기를 구비한 것을 특징으로 하는 내부 클록신호 발생 시스템.
2. 외부 클록신호에 동기하여 내부 클록신호를 발생하는 방법에 있어서,

   상기 내부 클록신호의 위상을 상기 외부 클록신호의 위상과 비교하여, 상기 내부 클록신호와 상기 외부 클록신호 사이의 위상 및 주파수 차이를 나타내는 위상 조정신호를 발생하는 단계와,

   상기 위상 비교단계와 독립적으로, 상기 내부 클록신호의 주파수를 상기 외부 클록신호의 주파수와 비교하여, 상기 내부 클록신호의 주파수와 상기 외부 클록신호의 주파수 사이의 차이를 나타내는 주파수 조정신호를 발생하는 단계와,

   상기 위상 조정신호와 상기 주파수 조정신호를 표시하는 제어신호를 발생하는 단계와,

   상기 제어신호에 의해 신호제어 발진기를 제어하여 상기 외부 클록신호에 동기된 상기 내부 클록신호를 발생하는 단계를 구비한 것을 특징으로 하는 내부 클록신호 발생방법.
3. 외부 클록신호가 공급되며,

   데이터를 저장하는 메모리 셀 어레이와,

   상기 외부 클록신호에 응답하여, 다양한 데이터 판독 및 기록 동작을 제어하기 위해 상기 기억장치의 내부 회로에 공급되는 내부 클록신호를 발생하는 내부 동기 클록신호 발생기를 구비한 기억장치에 있어서,

   상기 내부 동기 클록신호 발생기가,

   상기 외부 클록신호 및 상기 내부 클록신호에 응답하여, 상기 외부 클록신호의 위상과 상기 내부 클록신호의 위상 사이의 위상차를 나타내는 위상 조정신호를 발생하는 위상 조정회로와,

   상기 외부 클록신호 및 상기 내부 클록신호에 응답하여, 상기 외부 클록신호의 주파수와 상기 내부 클록신호의 주파수 사이의 차이를 나타내는 주파수 조정신호를 발생하는 주파수 조정회로와,

   상기 위상 조정신호와 상기 주파수 조정신호에 응답하여 제어신호를 발생하는 제어값 연산기와,

   상기 제어신호에 응답하여, 상기 내부 회로에 상기 제어신호에 따라 변형된 상기 내부 클록신호를 공급하는 신호제어 발진기를 구비한 것을 특징으로 하는 기억장치.