CN117316226A - 延迟锁相环电路系统及存储装置 - Google Patents

Abstract

本发明提供了一种延迟锁相环电路系统及存储装置，所述延迟锁相环电路系统包括计时单元及其耦接的DLL电路，且在低功耗模式进入信号来到而使得存储装置进入低功耗模式后，计时单元被使能，并根据该低功耗模式进入信号和预设的计时条件产生DLL使能信号，使能DLL电路，重新对齐外部时钟信号和内部时钟信号，由此，避免了因存储装置进入低功耗模式而使得DLL电路的电源电压变化，导致DLL电路无法对齐内部时钟信号与外部时钟信号的问题。进一步避免在存储装置退出低功耗模式后很快读写数据的情况下所出现读写错误读的问题。本发明的技术方案，结构简单，占用电路面积较低，改进成本和功耗低，易于实施。

Description

延迟锁相环电路系统及存储装置

技术领域

本发明涉及延迟锁相环技术领域，特别涉及一种延迟锁相环电路系统及存储装置。

背景技术

随着电子技术的发展，DDR(Double Data Rate，双倍速率)SDRAM(SynchronousDynamic Random-Access Memory，同步动态随机存取内存)的工作频率越来越高，为了降低DDR SDRAM的功耗，在读写完成后，DDR SDRAM会进入低功耗模式，以减少不必要的功耗。

而且DDR SDRAM在需要读写数据时，一般会使用DLL(Delay Locked Loop，延迟锁相环)电路来将其内部时钟信号与外部时钟信号对齐(即相位锁定)，以保证读写数据正确。DLL电路一直处于工作状态会产生大量功耗，因此在DDR SDRAM进入低功耗模式时，DLL电路中的DLL控制器也会停止工作，以降低功耗。

但是，由于DDR SDRAM进入低功耗模式后，DLL电路的电源电压会有比较大变化，因此导致在DDR SDRAM退出低功耗模式后很快需要读写数据的情况下出现读写错误读的问题。

发明内容

本发明的目的在于提供一种延迟锁相环电路系统及存储装置，能够解决在存储装置退出低功耗模式后很快需要读写数据的情况下出现读写错误读的问题。

为实现上述目的，本发明提供一种延迟锁相环电路系统，其包括：

DLL电路，用于接收外部时钟信号并产生相对所述外部时钟信号延迟的内部时钟信号，且将所述内部时钟信号与所述外部时钟信号进行相位锁定；

计时单元，耦接所述DLL电路的使能端，用于在所述延迟锁相环电路系统外部输入的低功耗模式进入信号来到后被使能，并进一步根据所述低功耗模式进入信号和预设的计时条件产生DLL使能信号以使能所述DLL电路，使所述DLL电路重新对所述内部时钟信号与所述外部时钟信号进行相位锁定。

可选地，所述延迟锁相环电路系统设置于存储装置，所述计时单元用于所述存储装置处于低功耗模式下时控制所述DLL电路的使能。

可选地，当所述存储装置接收低功耗模式进入指令时，进入所述低功耗模式，其中所述低功耗模式包括所述存储装置的自刷新模式或休眠模式。

可选地，所述延迟锁相环电路系统设置于存储装置中，所述存储装置更包括：

模式寄存器，用于设定所述存储装置进入低功耗模式的条件；

控制电路，用于当接收到低功耗模式进入指令且时钟使能信号去除使能时，所述控制电路根据所述模式寄存器中设定的条件使能所述低功耗模式进入信号；

其中，所述低功耗模式进入指令和所述时钟使能信号来自存储控制器，所述存储控制器设置于所述存储装置外部。

可选地，所述预设的计时条件为一计数阈值，所述计时单元用于在低功耗模式进入信号来到后开始计数且在计数达到所述计数阈值时，产生所述DLL使能信号以使能所述DLL电路。

可选地，所述预设的计时条件为一计数阈值，所述计时单元用于在所述低功耗模式进入信号来到后开始计数并持续使能所述DLL使能信号以使能所述DLL电路，直至计数达到所述计数阈值时停止使能所述DLL电路。

可选地，所述计数阈值取决于所述DLL电路的电源电压稳定时间。

可选地，所述预设的计时条件为预设的计数占空比，所述计时单元用于在低功耗模式进入信号来到后，输出具有所述预设的计数占空比的所述DLL使能信号，来间断性地使能所述DLL电路，直至所述低功耗模式进入信号去除使能。

可选地，所述预设的计数占空比取决于以下参数中的至少一种：所述DLL电路的电源电压的变化量，因所述延迟锁相环电路系统所在的存储装置进入低功耗模式而造成的内部时钟信号和外部时钟信号之间的偏差值，所述DLL电路的单次校准时间，以及，所述计时单元使能所述DLL电路的单个系统时钟的宽度。

可选地，所述DLL电路包括：

DLL延迟链，用于对所述外部时钟信号进行延迟后输出；

时钟缓冲电路，耦接所述DLL延迟链，并将所述DLL延迟链输出的时钟信号输出为所述内部时钟信号；

复制时钟缓冲电路，耦接所述DLL延迟链，并用于根据所述DLL延迟链输出的时钟信号产生反馈时钟信号；

DLL鉴相器，耦接所述复制时钟缓冲电路，并用于比较所述外部时钟信号和所述反馈时钟信号之间的相位差；

DLL控制器，耦接所述DLL鉴相器和所述DLL延迟链，并用于根据所述DLL鉴相器的比较结果调整所述DLL延迟链的延迟，以调整所述内部时钟信号与所述外部时钟信号的相位差；

其中，所述计时单元耦接所述DLL鉴相器、所述DLL控制器以及所述复制时钟缓冲电路。

可选地，当所述DLL电路被使能以完成所述内部时钟信号与所述外部时钟信号的相位锁定后，所述DLL控制器输出DLL锁定信号，以将所述DLL使能信号去除使能。

可选地，所述DLL控制器具有DLL状态机，所述DLL状态机耦接所述DLL鉴相器和所述DLL延迟链，并根据所述DLL鉴相器的输出来调整所述DLL延迟链的延迟，进而调整所述内部时钟信号的上升沿的相位，并当判断到所述内部时钟信号的上升沿来回穿越所述外部时钟信号的上升沿的次数达到第一次数阈值时，锁定所述DLL延迟链的延迟，以将所述内部时钟信号和所述外部时钟信号进行相位锁定。

可选地，所述第一次数阈值小于所述DLL电路正常工作时锁定所述DLL延迟链的延迟的判断阈值。

可选地，所述DLL电路还包括占空比矫正电路，所述占空比矫正电路的一输入端接入所述外部时钟信号，所述占空比矫正电路的另一输入端耦接所述复制时钟缓冲电路的输出端，所述占空比矫正电路的输出端耦接所述DLL延迟链的输入端；所述占空比矫正电路用于根据所述反馈时钟信号调整所述内部时钟信号的占空比，直至所述内部时钟信号的占空比达到预设值。

可选地，所述占空比矫正电路包括：

占空比检测电路，输入端耦接所述复制时钟缓冲电路的输出端，用于检测所述反馈时钟信号的占空比；

DCC控制器，耦接所述占空比检测电路的输出端，用于根据所述占空比检测电路的检测结果产生占空比控制信号；

DCC调整电路，耦接所述DCC控制器和所述DLL延迟链，用于接入所述外部时钟信号并产生相应的输入时钟信号提供至所述DLL延迟链，且在所述占空比控制信号的控制下，调整所产生的输入时钟信号的占空比，直至所述内部时钟信号的占空比达到所述预设值。

可选地，所述DCC控制器具有DCC状态机，所述DCC状态机耦接所述占空比检测电路和所述DCC调整电路，并用于根据所述占空比检测电路的输出来控制所述DCC调整电路调整所述输入时钟信号的占空比，以调整所述内部时钟信号的占空比，并当判断到所述内部时钟信号的占空比来回穿越所述预设值的次数达到第二次数阈值时，判定所述内部时钟信号的占空比达到所述预设值。

可选地，所述第二次数阈值小于所述DLL电路正常工作时判定所述占空比一致的判断阈值。

可选地，所述的延迟锁相环电路系统还包括LDO电路，所述LDO电路分别耦接所述计时单元和所述DLL电路，以向所述计时单元和所述DLL电路提供电源电压，在低功耗模式下，所述LDO电路的负载变化使得所述电源电压变化。

基于同一发明构思，本发明还提供一种存储装置，其包括本发明所述的延迟锁相环电路系统，所述延迟锁相环电路系统产生的内部时钟信号为所述存储装置的数据选取脉冲信号，所述延迟锁相环电路系统中的所述DLL电路将所述存储装置的外部时钟信号与所述数据选取脉冲信号进行相位锁定。

与现有技术相比，本发明的技术方案至少具有以下有益效果之一：

1、在低功耗模式进入信号(power down信号)来到后，计时单元被使能，并根据该低功耗模式进入信号和预设的计时条件产生DLL使能信号以使能DLL电路，由此，即使该DLL电路所在的存储装置处于低功耗模式中，DLL电路也能重新将外部时钟信号和内部时钟信号进行相位锁定，避免了因存储装置进入低功耗模式而使得DLL电路的电源电压变化，进而导致内部时钟信号偏移，DLL电路失锁，无法对齐内部时钟信号与外部时钟信号的问题。

2、能够避免在存储装置退出低功耗模式后很快读写数据的情况下所出现读写错误读的问题。

3、相对现有技术中采用电压检测电路来检测DLL电路的电源电压的变化的方案，本发明的技术方案，结构简单，占用电路面积较低，改进成本和功耗低，易于实施。

附图说明

图1是一种DDR存储装置的时序示意图。

图2是已知的一种DDR存储装置中的DLL电路的架构示意图。

图3是本发明一实施例用于检测电路来检测DLL电路的电源电压的变化的电压检测电路的架构示意图。

图4是图3所示的电压检测电路的工作时序示意图。

图5是本发明一实施例的延迟锁相环电路系统的架构示意图。

图6是图5所示的延迟锁相环电路系统的一种具体示例结构示意图。

图7至图9是图5所示的延迟锁相环电路系统的三种工作时序示例示意图。

图10A是图5所示的延迟锁相环电路系统中使能信号Nap_en唤醒DLL控制器的工作时序示例示意图。

图10B是图5所示的延迟锁相环电路系统中使能信号Nap_en被去能的一种实现方式示意图。

图11是图5所示的延迟锁相环电路系统中DLL电路的一种锁定条件示意图。

图12是本发明另一实施例的延迟锁相环电路系统的架构示意图。

图13是图12所示的延迟锁相环电路系统中DLL电路的另一种锁定条件示意图。

图14是本发明又一实施例的延迟锁相环电路系统的架构示意图。

图15是本发明一实施例的存储装置(设置有本发明的延迟锁相环电路系统)的架构示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。自始至终相同附图标记表示相同的元件。应当明白，当元件被称为"连接到"、“耦接”其它元件时，其可以直接地连接其它元件，或者可以存在居间的元件。相反，当元件被称为"直接连接到"其它元件时，则不存在居间的元件。在此使用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚的指出另外的方式。还应明白术语“包括”用于确定可以特征、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任何及所有组合。

DDR存储装置对时钟的精确性有着很高的要求，而DDR存储装置有两个时钟，一个是外部总线的时钟(记为外部时钟信号VCLK)，一个是内部的工作时钟(记为内部时钟信号DQS)，请参考图1，其根据外部时钟信号VCLK从外部接收指令cmd(例如为读取指令Readcmd)，其内部时钟信号DQS(DQ strobe，数据选取脉冲)信号在收到读取指令Read cmd时由DDR存储装置生成，作为将数据DQ信号向外发送的时钟，也就是说，外部时钟信号VCLK是存储装置用来接收读取指令Read cmd的，内部时钟信号DQS是DDR存储装置用来采集数据DQ用的。在理论上，这两个时钟信号应该是同步的，但由于种种原因，如DDR存储装置的内部电路和外部电路不完全匹配等，其内部时钟信号DQS(即数据选取脉冲信号)与外部时钟信号VCLK对不齐(即不同步)，当直接基于对不齐的内部时钟信号DQS与外部时钟信号VCLK以及读取指令Read cmd来进行数据读取时，DDR存储装置向外送出的数据的眼图会有缩小的问题。因此需要在DDR存储装置中加入DLL电路来将内部时钟信号DQS与外部时钟信号VCLK进行相位锁定(即将DQS与VCLK的相位差控制在预设范围内，可以认定两者对齐或者相位差为0)，由此对齐读取指令Read cmd和数据DQ，以避免眼图缩小的问题。当锁定(对齐)DQS和VCLK后，而数据DQ的传输发生在VCLK的上升沿与下降沿。

请参考图2，图2为DLL电路的框架图，该DLL电路由DLL延迟链(即DLL delay line)11、时钟缓冲电路12、复制时钟缓冲电路13、DLL鉴相器(Phase Detector，PD)14和DLL控制器15复制时钟缓冲电路13组成。其中，复制时钟缓冲电路13是时钟缓冲电路的复制，其能够根据延迟链11输出的信号CLKout产生反馈时钟信号DQS_fb。DLL延迟链11的延迟通常采用电源电压VDD控制的延迟线，该DLL电路通过设置DLL延迟链11的延迟线(delay line)，减少DQS与VCLK之间的相位差，并通过不断调整该DLL延迟链11的延迟线，使得DQS与VCLK之间的相位差在预设范围内，最终锁定DLL延迟链11的延迟线，使得DDR存储装置在后续运行中内外时钟保持同步(即保持对齐)。

例如在进行读操作时，外部输入的外部时钟信号VCLK经过DLL延迟链11的延迟后输出，DLL延迟链11输出的时钟信号CLKout经过复制时钟缓冲电路13后产生反馈时钟信号DQS_fb，DLL鉴相器14对输入的外部时钟信号VCLK和复制时钟缓冲电路13输出的反馈时钟信号DQS_fb进行抽样、比较，并将比较结果输出给DLL控制器15，DLL控制器15根据比较结果不断地调整DLL延迟链11的延迟线，直至时钟缓冲电路12输出的内部时钟信号DQS与外部时钟信号VCLK对齐，DLL延迟链11的延迟(即延迟线)才被锁定。

随着DDR存储装置的工作频率升高，为了降低DDR存储装置的功耗，当收到低功耗进入指令时，DDR存储装置会进入低功耗模式，以减少不必要的功耗，在该低功耗模式下，DLL电路中的DLL鉴相器14、DLL控制器15以及复制时钟缓冲电路13这部分电路会睡眠。

然而，当power down信号(即低功耗模式进入信号，可简写为pwd信号)来到后，DDR存储装置进入低功耗模式，DLL电路的电源电压会因为提供该电源电压的电路(例如LDO电路)的负载电流变小而升高(即有比较大的变化)，这会导致DLL电路中的DLL延迟链11的延迟变化，使得DQS发生偏移，进而造成DQS与VCLK对不齐(即VCLK和DQS失锁)，这样在DDR存储装置退出power down模式后，很快需要再次读写数据的时候，就会导致数据读写错误的问题。

针对上述问题，请参考图3，图3为本发明一非优选实施例：使用相应的电压检测电路来检测电源电压的变化，当电源变化较大(即DLL延迟链的延迟变化较大)时，使能DLL电路，让DLL电路重新对齐DQS与VCLK。其中，该电压检测电路一般是由对电源电压敏感的振荡器VCO、计数器U1、数据存储与比较电路U2组成。

请参考图4，该电压检测电路的工作时序如下：在power down信号(即低功耗模式进入信号，图4中标记为pwd信号)使能后DDR存储装置进入低功耗模式时，会使能图3所示的该电压检测电路，计数器U1被时钟信号CLKE使能，当电源电压变化时，振荡器VCO输出的频率信号的频率会相应的变化，计数器U1的计数值也会随之变化，且该计数器U1的计数值(即存储信号B)首先寄存在数据存储与比较电路U2中，当计数器U1的第二次计数的计数值(即计数信号A)与数据存储与比较电路U2中寄存的前一次的计数值(即计数信号B)不一样时，数据存储与比较电路U2会输出一个脉冲(pluse)作为使能信号，来使能DLL电路，使DLL电路工作，重新使DQS对齐VCLK，确保DDR存储装置在退出低功耗模式后的数据读写正确。

上述非优选实施例的缺点至少有以下几点：(1)电路结构和设计均较为复杂，会引入较多的电路面积；(2)该电压检测电路在DDR存储装置的低功耗模式的整个过程中一直工作，而且电路结构较为复杂，引入了较多的功耗；(3)该电压检测电路的检测需要时间，当DDR存储装置的低功耗模式经历时间较短时，可能会造成DLL电路来不及完成内外时钟对齐的情况。

上述问题不仅存在于DDR存储装置中，也存在于其他具有DLL电路的存储装置中。

基于此，本发明提供一种延迟锁相环电路系统及存储装置，能够使用简单的电路结构在存储装置的低功耗模式下使能DLL电路，以使得DLL电路对齐内外时钟(即对齐内部时钟信号DQS与外部时钟信号VCLK)，解决在存储装置退出低功耗模式后很快需要读写数据的情况下出现读写错误读的问题，同时避免引用过多的电路面积和功耗。

以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图5和图6，本发明一实施例提供一种延迟锁相环电路系统，其包括计时单元21及其耦接的DLL电路22。其中，DLL电路22在工作时用于接收外部时钟信号VCLK并产生相对外部时钟信号VCLK延迟的内部时钟信号DQS，且将所述内部时钟信号与所述外部时钟信号进行相位锁定(即使得内部时钟信号DQS与外部时钟信号VCLK的边沿对齐)。计时单元21耦接DLL电路22的使能端，用于在延迟锁相环电路系统外部输入的低功耗模式进入信号(power down信号)来到后被使能，并进一步根据该低功耗模式进入信号和预设的计时条件产生DLL使能信号以来使能(enable)DLL电路22，使得该DLL电路22重新将内部时钟信号DQS与外部时钟信号VCLK进行相位锁定，即重新将DQS与VCLK对齐。

本实施例的方案与图3所示的实施例的区别就在于，如果延迟锁相环电路系统应用于存储装置(例如SDRAM或PSRAM等)，计时单元21用于该存储装置处于低功耗模式下时控制DLL电路22的使能，本实施例的计时单元21在延迟锁相环电路系统所在的存储装置处于低功耗模式中使能DLL电路22的时间是预设的，其是由预设的计时条件决定的，其只要该存储装置进入低功耗模式且计数达到预设的计时条件就会恒DLL使能信号让DLL电路使能工作，并不需要检测DLL电路22的电源电压VDD是否变化。

图15为本发明一实施例中设置有本发明的延迟锁相环电路系统的存储装置的示意图。本发明的延迟锁相环电路系统51设置于存储装置(例如为DDR SDRAM或者PSRAM等)500中，在一实施例中，延迟锁相环电路系统51设置于存储装置500的接口电路50中。计时单元21用于在存储装置500处于低功耗模式下时控制DLL电路22的使能。下面详细介绍存储装置500如何进入低功耗模式以及低功耗模式进入信号(power down信号，即pwd信号)如何产生。

如图15所示，存储装置500由外部的存储控制器600控制，存储控制器600可以是DDR控制器或内存控制器，在一实施例中，存储控制器600向存储装置500发送图1的命令cmd和外部时钟信号VCLK，并从存储装置500接收读取数据或者向存储装置500写入数据。

存储装置500更包括模式寄存器52、控制电路53和存储模块54。其中，存储模块54用于存储数据，其可以是双沿采样存储阵列。在一实施例中，模式寄存器52和控制电路53设置于接口电路50中。模式寄存器52用于设定存储装置500进入低功耗模式的条件(可以是某些特定的值)，当控制电路53接收到低功耗模式进入指令(即一种cmd)并且时钟使能信号CKE去除使能(disable，“去除使能”后文也简称“去能”，例如拉低)时，控制电路53根据模式寄存器52使能低功耗模式进入信号(pwd信号)，由此存储装置500根据该低功耗模式进入信号进入低功耗模式。在另一些实施例中，存储装置500在接收到低功耗模式进入指令时，就会进入低功耗模式而无需时钟使能信号CKE参与控制。

更具体而言，存储装置500的低功耗模式可以包括例如JEDEC标准中规定的自刷新(Self Refresh)模式或休眠(Power Down)模式，存储装置500的低功耗模式由存储装置500外部的存储控制器600控制。

例如存储控制器600发出低功耗模式进入指令且拉低时钟使能信号CKE时，控制电路53读取模式寄存器52的值，模式寄存器52可以是模式寄存器组(Mode Register Set，MRS)，其值表征用户设定的进入自刷新(Self Refresh)模式或休眠(Power Down)模式的预设条件，如果控制电路53判断预设条件满足，则控制电路53使能低功耗模式进入信号(pwd信号)以控制存储装置500进入自刷新(Self Refresh)模式或休眠(Power Down)模式。

其中，在自刷新模式下，无需存储装置500外部的存储控制器600发出刷新命令，存储装置500就会基于内部的定时器等内部逻辑电路进行定时刷新(例如刷新地址计数器的计数等)，以使得存储模块54中的数据自然被保持住，且节约功耗。而休眠模式下，存储装置500及其外部的存储控制器600的工作电源可以关闭或降低。

再例如存储控制器600拉高时钟使能信号CKE或者发出低功耗模式退出指令时，控制电路53去能低功耗模式进入信号(pwd信号)以控制存储装置500退出低功耗模式。

值得注意的是，本发明是在存储装置500进入低功耗模式后通过控制电路53控制延迟锁相环电路系统51的使能与休眠，与DLL电路22在对齐DQS和VCLK后自动周期性地休眠是不同的。

作为一种示例，请参考图6，本实施例的DLL电路22具体包括DLL延迟链(DelayLine)11、时钟缓冲电路12、复制时钟缓冲电路13和DLL鉴相器14、DLL控制器15。其中，DLL延迟链11对外部时钟信号VCLK延迟后输出，时钟缓冲电路12耦接DLL延迟链11。将DLL延迟链11输出的时钟信号CLKout输出为内部时钟信号DQS，DLL延迟链11可以是采用电源电压VDD控制的压控延迟链，复制时钟缓冲电路13包括时钟缓冲电路12的复制电路，其能够复现外部时钟信号VCLK经过时钟缓冲电路12等所造成的延迟，并根据DLL延迟链11输出的时钟信号CLKout产生反馈时钟信号DQS_fb，DLL鉴相器14将反馈时钟信号DQS_fb与外部时钟信号VCLK进行比较，DLL控制器15根据DLL鉴相器14的比较结果控制DLL延迟链11调整延迟。

该DLL电路22通过设置DLL延迟链11的延迟，减少系统中输入的外部时钟信号VCLK与输出的内部时钟信号DQS之间的相位差，并通过不断调整该DLL延迟链11的延迟，使得输入的外部时钟信号VCLK与输出的内部时钟信号DQS之间的相位差在预设范围内(即认定两者的相位差为零)，最终锁定DLL延迟链11的延迟，使得存储装置500在后续运行中内外时钟保持同步(即保持对齐)。

计时单元21的输出端耦接DLL电路22中的DLL鉴相器14、DLL控制器15以及复制时钟缓冲电路13的使能端，由此在pwd信号来到后，计时单元21可以根据预设的计时条件来输出相应的DLL使能信号Nap_en，DLL使能信号Nap_en的高电平或者上升沿可以唤醒DLL鉴相器14、DLL控制器15以及复制时钟缓冲电路13(即使能DLL电路22)，使得该DLL电路22重新对内部时钟信号DQS与外部时钟信号VCLK进行相位锁定。

本实施例的DLL电路22具体锁定齐DQS和VCLK的过程如下：外部时钟信号VCLK经DLL延迟链11延迟后输出为延迟后的时钟信号CLKout，延迟后的时钟信号CLKout一方面经过时钟缓冲电路12后输出为内部时钟信号DQS，另一方面经过复制时钟缓冲电路13反馈输出为反馈时钟信号DQS_fb，DLL鉴相器14接收并比较外部时钟信号VCLK和反馈时钟信号DQS_fb的相位差，DLL控制器15根据DLL鉴相器14的比较结果(即DLL鉴相器14输出的信号，未图示)调整控制DLL延迟链11调整的延迟时间。其中，DLL延迟链11、DLL鉴相器14、DLL控制器15和复制时钟缓冲电路13形成闭环控制，直至使得外部时钟信号VCLK和内部时钟信号DQS的边沿对齐(例如两者的上升沿之间的相位差在预设范围内)，并锁定DLL延迟链11的延迟。

其中，DLL控制器15控制DLL延迟链11增加或减小延迟，通常包括延迟粗调(Coarseadjustment)和延迟细调(Fine adjustment)，延迟粗调的最小步长是延迟细调的最小步长的多倍(例如16倍)，在正常工作中，DLL控制器15通常先控制DLL延迟链11进行延迟粗调，后进行延迟细调，直至使得VCLK和DQS的上升沿之间的相位差在预设范围内，完成DLL电路22的锁定。DLL控制器15内部设有DLL状态机15a，DLL状态机15a内部有个state信号(未图示)，该state信号根据在DQS的上升沿对VCLK的采样高低进行翻转，且能够根据state信号的翻转进入不同状态，且DLL状态机15a处于不同状态时，能控制DLL延迟链11以不同的调节步长调整延迟。

请参考图11，在DLL控制器15控制DLL延迟链11以最小细调步长进行延迟细调的过程中，DLL状态机15a可以判断DQS的上升沿来回穿越VCLK的上升沿的次数(即cross次数)是否达到预设的阈值次数(例如是2次或3次或者更多次)，若达到，则认为DQS和VCLK的上升沿之间的相位差在预设范围内，两者是对齐的，即完成DLL电路22的锁定。当DLL控制器15判定锁相完成后会将DLL码DLL code的码值锁定以待下次DLL使能信号Nap_en使能后的锁相操作，其中，锁定的DLL码DLL code的码值对应于被锁定的DLL延迟链11，即锁定了此时DLL延迟链11所能实现的延迟时间。

请继续参考图6、图10A和图15，本实施例中，低功耗模式进入信号(power down信号，可简写为pwd信号)来到后，延迟锁相环电路系统51所在的存储装置500进入低功耗模式，DLL电路22中的DLL鉴相器14、DLL控制器15以及复制时钟缓冲电路13睡眠，并将此时的DLL延迟链11的延迟固定。同时pwd信号使能计时单元21。计时单元当电源电压VDD抖动引起的DQS的相位偏移时，计时单元21可以根据预设的计时条件来输出相应的DLL使能信号Nap_en(Nap_en例如可以是高电平有效)，例如经过t1时间后，DLL使能信号Nap_en信号有效，DLL使能信号Nap_en的高电平或者上升沿可以唤醒DLL鉴相器14、DLL控制器15以及复制时钟缓冲电路13(即使能DLL电路22)，使得该DLL电路22重新对内部时钟信号DQS与外部时钟信号VCLK进行相位锁定。再经过t2时间(该t2可以大于或等于DLL电路22重新完成锁定所需的最小时间)后，DLL使能信号Nap_en信号失效，DLL鉴相器14、DLL控制器15以及复制时钟缓冲电路13再次睡眠，且将DLL延迟链11的延迟固定。当使能信号Nap_en是占空比为t2/(t1+t2)的脉冲调制信号时，可以交替上述过程，直至pwd信号失效，存储装置500退出低功耗模式。

在另一些实施例中，当完成锁定后，DLL控制器15会将DLL鉴相器14、DLL控制器15以及复制时钟缓冲电路13再次去除使能以使其进入低功耗状态，例如DLL控制器15在锁定完成后输出DLL锁定信号DLLctrl，以将DLL使能信号Nap_en去除使能，如图10B所示，DLL电路22在DLL使能信号Nap_en控制下唤醒以重新对内部时钟信号DQS与外部时钟信号VCLK进行相位锁定，当DLL控制器15判定锁相完成后会将DLL码的码值锁定以待下次DLL使能信号Nap_en使能后的锁相操作。

如图10B所示，在另一实施例的一种示例中，DLL控制器15还会进一步输出DLL控制信号DLL ctrl，采样逻辑电路23基于计时单元21的输出以及该DLL控制信号DLL ctrl来将DLL使能信号Nap_en去除使能，以控制DLL鉴相器14、DLL控制器15以及复制时钟缓冲电路13再次睡眠。其中，DLL控制器15的再次睡眠通过与逻辑电路(例如是与门)24对系统时钟clk和DLL使能信号Nap_en的逻辑运算来实现。

请结合图6、图11和图15，由于在低功耗模式下由电源电压VDD引起的DQS的相位偏移实际上并不大(即电源电压VDD引起的DQS与VCLK的上升沿之间的相位差超出预设范围的幅度不大)，因此在重新锁定的过程中，需要DLL延迟链11调整延迟的步数不需要太多，且DLL电路22不需要马上工作，所以在重新锁定的过程中，DLL控制器15可以控制DLL延迟链11执行少量步(例如1步或2步)延迟粗调后，就可以直接进入延迟细调的过程，或者，可以跳过延迟粗调的过程而直接进入延迟细调的过程，且在延迟细调的过程中也仅仅需要执行少量步，就可以重新完成DQS和VCLK的相位锁定，此时状态机15a在重新锁定的过程中，可以相对正常工作模式下的DLL锁定过程，降低判定cross次数的标准，例如判定cross次数是否达到第一阈值次数(该值小于正常锁定时要求的阈值次数，可以是2次或3次等)，若达到，则认为DQS和VCLK的上升沿之间的相位差在预设范围内，完成DLL电路22的重新锁定。即在低功耗模式下，DLL状态机15a不需要执行正常锁定下的完整状态流程，且只要粗略判定DLL电路是否完成重新锁定即可。因此，在另一些实施例中，第一次数阈值小于所述DLL电路正常工作时判定锁定DLL延迟链11延迟的判断阈值，由此可以提高重新锁定的效率并减小重新锁定操作的功耗。

作为一种具体示例，请参考图6和图11，电源电压VDD的抖动使得原本锁定的DQS变为DQS(0)，其相对VCLK整体向左偏移。在计时单元21输出的DLL使能信号Nap_en唤醒DLL电路22进入重新锁定的过程后，DLL状态机15a先输出的DLL码DLL code的码值为DLL code+1，其能控制DLL延迟链11调整延迟，使得DQS整体向右调整，直至DQS的上升沿第一次穿越过VCLK的上升沿，即对应于DQS(1)。然后DLL状态机15a再输出的DLL码DLL code的码值为DLLcode-1，其能控制DLL延迟链11调整延迟，使得DQS整体向左调整，直至DQS的上升沿第二次穿越过VCLK的上升沿，即对应于DQS(2)。此时DLL状态机15a判定DQS的上升沿穿越过VCLK的上升沿的cross次数达到第一阈值次数(即2次)，认为DQS和VCLK的上升沿之间的相位差在预设范围内，由此重新完成DQS和VCLK的相位锁定，且DLL状态机15a输出的DLL码DLL code的码值被锁定。

同理，如果电源电压VDD的抖动使得DQS相对VCLK整体向右偏移，则首先要调整DQS回到VCLK的左边，然后再调整DQS回到VCLK的右边，由此使得DQS的上升沿穿越过VCLK的上升沿的cross次数也为2次，重新完成DQS和VCLK的相位锁定。

本实施例中，计时单元21包括计数器，该计数器在接收到低功耗模式进入信号pwd时被使能，且在计数相应的计数阈值(例如n个系统时钟clk)后翻转或复位。

作为本实施例的一种示例，请参考图7，计时单元21所依据的预设的计时条件为计数阈值n，且n主要根据DLL电路的电源电压VDD的稳定时间(即对DLL电路22供电的LDO电路输出的电压的稳定时间)决定，可以为大于0的经验值，且该计时单元21在被pwd信号使能后开始计数且计数达到计数阈值n时，断言(assert)DLL使能信号Nap_en来使能DLL电路22。具体地，当pwd信号来到后，该pwd信号使能计时单元21，计时单元21中的计数器开始计数，当其计数到n个系统时钟clk(即计数值达到计数阈值n，t1＝n*clk)后，会拉起DLL使能信号Nap_en，使能(即唤醒)DLL电路22，使DLL电路22中的延迟链11的延迟重新被调整和锁定，进而使得内部时钟信号DQS与外部时钟信号VCLK的相位被重新锁定。本示例中，计时单元21输出的使能信号Nap_en的脉宽(即t2)为经验值，其可以取决于DLL电路的电源电压VDD的稳定时间以及DLL电路重新对齐DQS和VCLK所需的时长等因素。且计数阈值n决定了DLL电路22使能时相对pwd信号来到的延迟t1的大小(即t1＝n*clk)，也可以决定DLL状态机15a从正常锁定下的完整状态流程中的哪一节点开始执行，n可以根据经验值设定，以保证能够等DLL电路22的电源电压VDD稳定后，再使能DLL电路22，以更新和调整DLL电路22的延迟链11的延迟，且减少DLL延迟链的调整步数，有利于减少重新锁定时间，提高重新锁定速度。

本示例的方案适用于存储装置500处于低功耗模式的时间比较长的情形，能够在存储装置500进入低功耗模式后待电源电压稳定在低功耗模式下的电压(可能会升高)后更新DLL电路22的延迟链11的延迟(即更新延迟链11中的延迟线)。如果存储装置500处于低功耗模式的时间很短(例如小于n个系统时钟)，则可能会导致计时单元21在存储装置500退出低功耗模式时还未使能DLL电路22或者使能DLL电路22的时长不足，最终导致来不及使得DLL电路更新和调整其延迟链11的延迟，仍未使内部时钟信号DQS和外部时钟信号VCLK对齐。

作为本实施例的另一种示例，请参考图8，计时单元21所依据的预设的计时条件为计数阈值n，且n主要根据DLL电路的电源电压VDD的稳定时间(即对DLL电路22供电的LDO电路输出的电压的稳定时间)决定，其可以为大于0的经验值。且该计时单元21在被pwd信号使能后开始计数且开始输出有效的使能信号Nap_en以持续使能DLL电路22，并在计数达到计数阈值n时停止使能DLL电路22(即使能信号Nap_en转为无效)。即本示例中，计时单元21输出的使能信号Nap_en的脉冲上升沿与pwd信号的上升沿对齐，计时单元21输出的使能信号Nap_en的脉冲下降沿由计数阈值n来决定，即t1＝0，t2＝n*clk。具体地，当pwd信号来到后，该pwd信号使能计时单元21，计时单元21中的计数器开始计数并输出DLL使能信号Nap_en以使能DLL电路22，当计数器计数到n个系统时钟clk后，停止使能DLL电路22。

本示例中，计数阈值n可以设置的相对较大，n个系统时钟clk的时长(即t2)不低于DLL电路22的电源电压VDD的稳定时间(即对DLL电路22供电的LDO电路输出的电压的稳定时间)。由此可以在pwd信号来到后，就使得DLL电路22工作且让DLL电路22一直工作n个系统时钟clk，即DLL电路22一直工作到计时单元21的计数值达到计数阈值n。

本示例的方案适用于存储装置500处于低功耗模式的时间比较短的情形，在存储装置500处于低功耗模式的时间很短(例如小于n个系统时钟)的情况下，也能保证计时单元21在存储装置500退出低功耗模式时使能DLL电路22的时长足够长，保证在存储装置500处于低功耗模式的过程中能够来得及使得DLL电路更新其延迟，使内部时钟信号DQS和外部时钟信号VCLK对齐。但是该示例的方案由于DLL电路在低功耗模式中被使能的时间相对较长，因此会增加一定的功耗。

作为本实施例的又一种示例，请参考图9，计时单元21所依据的预设的计时条件为预设的计数占空比n/m，且n和m分别为大于0的经验值。且该示例中，计时单元21在存储装置500处于低功耗模式的期间，输出具有预设的计数占空比n/m的DLL使能信号Nap_en，来间断性地使能DLL电路22，直至pwd信号去能，即t1＝m*clk，t2＝n*clk。具体地，当pwd信号来到后，该pwd信号使能计时单元21，计时单元21中的计数器开始计数并输出有效的DLL使能信号Nap_en使能DLL电路22，当计数器计数到n个系统时钟clk后，输出无效的使能信号Nap_en，以停止使能DLL电路22并重新计数，进一步当重新计数到m个系统时钟clk后再次使能DLL电路22和重新计数，依次循环，直至pwd信号去能(例如控制电路53根据时钟使能信号CKE判断需退出低功耗模式，则控制电路53去能pwd信号)。连续的n个系统时钟clk和m个系统时钟clk组成计时单元21输出的DLL使能信号Nap_en的一个周期，计时单元21输出的DLL使能信号Nap_en的周期数可以是经验值，该周期数对应的时长不低于DLL电路22的电源电压VDD的稳定时间(即对DLL电路22供电的LD0电路20输出的电压的稳定时间)。因此，预设的计数占空比n/m取决于以下参数中的至少一种：DLL电路22的电源电压VDD(即系统的电源电压)的变化量、因所述延迟锁相环电路系统51所在的存储装置500进入低功耗模式而造成的内部时钟信号和外部时钟信号之间的偏差值、DLL电路22的单次校准时间、电源电压VDD的稳定时间、计时单元21使能DLL电路22的单个系统时钟的宽度、DLL电路22的单次校准所需的系统时钟clk的个数等等。

本示例的方案，在存储装置500处于低功耗模式期间，通过计时单元21输出的DLL使能信号Nap_en间断使能DLL电路22，这样可以间断地更新DLL电路22的延迟，及时避免在进入低功耗模式时因DLL电路22的电源电压VDD变化而导致DLL电路22的延迟变化的问题，维持内部时钟信号DQS与外部时钟信号VCLK对齐，相对功耗较低，且DLL电路22的延迟经过了多次更新和调整，相对更准确，即内部时钟信号DQS与外部时钟信号VCLK对齐精度更高。

总结而言，无论采用本实施例的上述示例中的哪一种，本实施例的方案，都是在接收到pwd信号后，使能计时单元21，并且计时单元21根据预设的计时条件产生DLL使能信号Nap_en来使能DLL电路22，使DLL电路22重新进行内部时钟信号DQS与外部时钟信号VCLK的相位锁定。由此，即使存储装置500处于低功耗模式中，DLL电路22也能重新锁定内部时钟信号DQS与外部时钟信号VCLK，避免了因存储装置进入低功耗模式而使得DLL电路的电源电压变化，导致DLL电路失锁(即内部时钟信号DQS与外部时钟信号VCLK之间的相位差超出预设范围)，进而在存储装置退出低功耗模式后很快读写数据时出错的问题。

应当理解的是，计时单元21的电路架构和具体电路设计，可以是任意合适的，其只要能够实现本发明的计时单元21的功能即可，其所需的系统时钟clk可以通过振荡器OSC或者晶振或者脉冲发生器等任意合适的电子元件或专用电路来产生，还可以通过分频器对外部时钟信号VCLK进行分频来获得。此外，计时单元21除了以计数器实现，也可以通过依次耦接的振荡器、分频器和计数器形成的计时电路来实现，还可以DFF链等其它计时电路实现。本发明的延迟锁相环电路系统的电路架构不仅仅限于各实施例中所列举的部分，其还可以包括一些芯片系统实现所需的功能而所必须的一些电路模块。

例如，在本发明的另一实施例的延迟锁相环电路系统中，请参考图12，其DLL电路22还包括占空比矫正(Duty Cycle Correction,以下简称DCC)电路16，其耦接DLL延迟链11、复制时钟缓冲电路13以及计时单元21，并用于根据复制时钟缓冲电路13输出的反馈时钟信号DQS_fb调整内部时钟信号DQS的占空比，直至内部时钟信号DQS的占空比达到预设值，该预设置例如为50％。本实施例中，只有DQS的上升沿与VCLK的上升沿对齐且DQS的占空比达到预设值时，DLL电路22才真正完成锁定。其中，需要说明的是，DQS的占空比达到预设值时，其占空比可以与VCLK的占空比相同，也可以不相同。

作为一种示例，占空比矫正电路16包括占空比检测电路16a、DCC控制器16b以及DCC调整电路16c。其中，占空比检测电路16a的一输入端耦接复制时钟缓冲电路13的输出端，用于测复制时钟缓冲电路13输出的反馈时钟信号DQS_fb的占空比。DCC控制器16b耦接占空比检测电路16a的输出端，用于根据占空比检测电路16a的检测结果产生DCC码DCCcode，该DCC码DCCcode决定了DCC调整电路16c对占空比的调整量。DCC调整电路16c耦接DCC控制器16b和DLL延迟链11，用于接入外部时钟信号VCLK并根据DCC控制器16b输出的DCC码产生具有相应占空比的输入时钟信号CLK_DCC提供至DLL延迟链11，DCC调整电路16c在占空比DCC码控制下，调整所产生的输入时钟信号CLK_DCC的占空比，直至内部时钟信号DQS的占空比达到预设值(例如50％)。其中，占空比矫正电路16输出的输入时钟信号CLK_DCC经DLL延迟链11延迟，再经时钟缓冲电路12输出为内部时钟信号DQS。

进一步地，请参考图13，DCC控制器16b具有DCC状态机161，DCC状态机161内部也有个state信号(未图示)，该state信号根据占空比检测电路16a的检测结果(即DQS的占空比是否达到预设值)进行翻转，且能够根据state信号的翻转进入不同状态，且DCC状态机161处于不同状态时，能输出不同的DCC码DCCcode来控制DCC调整电路16c以不同的占空比步长调整输入时钟信号CLK_DCC的占空比，进而以不同的占空比步长调整DQS的占空比。

其中，占空比检测电路16a对反馈时钟信号DQS_fb的占空比进行检测，判断其占空比是否达到DQS的占空比的预设值(例如50％)来输出高电平或低电平至DCC控制器16b。DCC控制器16b中的DCC状态机161可以根据占空比检测电路16a的输出结果来更新DCC码DCCcode，进而控制DCC调整电路16c调整输入时钟信号CLK_DCC的占空比，并判断DQS_fb的占空比来回穿越该预设值(例如50％)的次数是否达到第二次数阈值，当达到第二次数阈值时，判定内部时钟信号DQS的占空比达到预设值，此时DCC状态机161输出的DCC码DCC code的码值被锁定，以待下次DLL使能信号Nap_en使能后的锁相操作。

请结合图12、图13和图15，由于在低功耗模式下由电源电压VDD引起的DQS的占空比的变化实际上并不大，因此在重新锁定的过程中，需要DCC调整电路16c调整占空比的步数不需要太多，此时在低功耗模式下，DCC状态机161不需要执行正常锁定下的完整状态流程，且只要粗略判定内部时钟信号DQS的占空比是否达到预设值即可。因此在另一实施例中，第二次数阈值小于DLL电路22正常工作时判定占空比是否达到预设值的判断阈值，由此可以提高重新锁定的效率并减小重新锁定操作的功耗。

作为一种示例，请参考图12和图13，VCLK的占空比duty＝50％，DQS的占空比的预设值也是50％，电源电压VDD的抖动使得原本锁定的DQS变为DQS(0’)，其占空比duty<50％，在其上升沿与VCLK的上升沿对齐时，其下降沿相对VCLK的下降沿向左偏移。在计时单元21输出的DLL使能信号Nap_en唤醒DLL电路22进入重新锁定的过程后，DCC状态机161先输出的DCC码DCCcode的码值为DCC code+1，其能控制DCC调整电路16c调大DQS的占空比至duty>50％，使得在DQS的上升沿与VCLK的上升沿对齐时，DQS的下降沿第一次穿越过VCLK的下降沿，即对应于DQS(1’)。然后DCC状态机161再输出的DCC码DCCcode的码值为DCC code-1，其能控制DCC调整电路16c调小DQS的占空比至duty<50％，使得在DQS的上升沿与VCLK的上升沿对齐时，DQS的下降沿第二次穿越过VCLK的下降沿，即对应于DQS(2’)。此时DCC状态机16判定DQS的占空比穿越过50％的cross次数达到第二阈值次数(即2次)，认为DQS的占空比达到预设值50％。

同理，如果电源电压VDD的抖动使得DQS的duty>50％(DQS下降沿向右超过VCLK的下降沿)，则首先要调整DQS的占空比至duty<50％，使得DQS下降沿回到VCLK下降沿的左边，然后再调整DQS的占空比增大duty>50％，使得DQS下降沿回到VCLK下降沿的右边，由此使得DQS的占空比穿越过预设值50％的cross次数也为2次，重新使得DQS的占空比达到预设值。

本实施例的DLL电路22，可以是在同时满足图11和图13所示的两种锁定条件后判定锁定完成，完成前述相位锁定后，DLL控制器15和DCC控制器16会分别将DLL码DLL code和DCC码DCC code的码值锁定，以待下次相位锁定操作。

再例如，请参考图14，本发明的另一实施例的延迟锁相环电路系统还具有LDO(lowdropout regulator，低压差线性稳压器)电路20，其耦接DLL电路22和计时单元21的电源端。LDO电路20同时向DLL电路22和计时单元21提供电源电压VDD，在低功耗模式下，LDO电路20的负载变化使得DLL电路22的电源电压VDD变化。

基于同一发明构思，请参考图5和图15，本发明一实施例还提供一种存储装置500，其包括本发明所述的延迟锁相环电路系统51，其中，延迟锁相环电路系统51输出的内部时钟信号DQS为存储装置的数据选取脉冲信号，延迟锁相环电路系统51中的DLL电路22将存储装置500的外部时钟信号VCLK与该数据选取脉冲信号同步(即边沿对齐)，且当存储装置500根据外部时钟信号VCLK接收到读取指令cmd后，该存储装置500根据其DLL电路22产生的数据选取脉冲信号DQS读取出相应的数据并向外发送所读取出的数据。

一方面，由于该存储装置500在正常工作模式下，能够通过其延迟锁相环电路系统51将内部时钟信号DQS与外部时钟信号VCLK的边沿对齐，因此可以避免发送数据时产生眼图缩小的问题；另一方面，在该存储装置500进入低功耗模式时，由于LDO电路20的负载变化使得DLL电路22的电源电压VDD变化，造成DLL电路22中DLL延迟链11的门电路(例如DLL延迟链11是由很多与非门构成)的延迟变化，例如进入低功耗模式后LDO电路20输出的电源电压VDD变高，DLL延迟链11中的门电路的单位延迟变短，造成正常工作模式下锁定的内部时钟信号DQS与外部时钟信号VCLK的边沿又对不齐，本发明在这种情形下能够使能计时单元21来适时地唤醒DLL电路22工作，使得内部时钟信号DQS和外部时钟信号VCLK对齐，以适应低功耗模式下LDO电路20输出的电源电压VDD的变化，进而保证该存储装置500在退出低功耗模式且很快(此时LDO电路20输出的电源电压VDD尚未恢复正常)进行数据读写时所读写的数据正确。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的范围。

Claims (19)

1.一种延迟锁相环电路系统，其特征在于，包括:

DLL电路，用于接收外部时钟信号并产生相对所述外部时钟信号延迟的内部时钟信号，且将所述内部时钟信号与所述外部时钟信号进行相位锁定；

计时单元，耦接所述DLL电路的使能端，用于在所述延迟锁相环电路系统外部输入的低功耗模式进入信号来到后被使能，并进一步根据所述低功耗模式进入信号和预设的计时条件产生DLL使能信号以使能所述DLL电路，使所述DLL电路重新对所述内部时钟信号与所述外部时钟信号进行相位锁定。

2.如权利要求1所述的延迟锁相环电路系统，其特征在于，所述延迟锁相环电路系统设置于存储装置，所述计时单元用于所述存储装置处于低功耗模式下时控制所述DLL电路的使能。

3.如权利要求2所述的延迟锁相环电路系统，其特征在于，当所述存储装置接收低功耗模式进入指令时，进入所述低功耗模式，其中所述低功耗模式包括所述存储装置的自刷新模式或休眠模式。

4.如权利要求1所述的延迟锁相环电路系统，其特征在于，所述延迟锁相环电路系统设置于存储装置中，所述存储装置更包括：

模式寄存器，用于设定所述存储装置进入低功耗模式的条件；

控制电路，用于当接收到低功耗模式进入指令且时钟使能信号去除使能时，所述控制电路根据所述模式寄存器中设定的条件使能所述低功耗模式进入信号；

其中，所述低功耗模式进入指令和所述时钟使能信号来自存储控制器，所述存储控制器设置于所述存储装置外部。

5.如权利要求1所述的延迟锁相环电路系统，其特征在于，所述预设的计时条件为一计数阈值，所述计时单元用于在低功耗模式进入信号来到后开始计数且在计数达到所述计数阈值时，产生所述DLL使能信号以使能所述DLL电路。

6.如权利要求1所述的延迟锁相环电路系统，其特征在于，所述预设的计时条件为一计数阈值，所述计时单元用于在所述低功耗模式进入信号来到后开始计数并持续使能所述DLL使能信号以使能所述DLL电路，直至计数达到所述计数阈值时停止使能所述DLL电路。

7.如权利要求5或6所述的延迟锁相环电路系统，其特征在于，所述计数阈值取决于所述DLL电路的电源电压稳定时间。

8.如权利要求1所述的延迟锁相环电路系统，其特征在于，所述预设的计时条件为预设的计数占空比，所述计时单元用于在低功耗模式进入信号来到后，输出具有所述预设的计数占空比的所述DLL使能信号，来间断性地使能所述DLL电路，直至所述低功耗模式进入信号去除使能。

9.如权利要求8所述的延迟锁相环电路系统，其特征在于，所述预设的计数占空比取决于以下参数中的至少一种：所述DLL电路的电源电压的变化量，因所述延迟锁相环电路系统所在的存储装置进入低功耗模式而造成的内部时钟信号和外部时钟信号之间的偏差值，所述DLL电路的单次校准时间，以及，所述计时单元使能所述DLL电路的单个系统时钟的宽度。

10.如权利要求1所述的延迟锁相环电路系统，其特征在于，所述DLL电路包括：

DLL延迟链，用于对所述外部时钟信号进行延迟后输出；

时钟缓冲电路，耦接所述DLL延迟链，并将所述DLL延迟链输出的时钟信号输出为所述内部时钟信号；

复制时钟缓冲电路，耦接所述DLL延迟链，并用于根据所述DLL延迟链输出的时钟信号产生反馈时钟信号；

DLL鉴相器，耦接所述复制时钟缓冲电路，并用于比较所述外部时钟信号和所述反馈时钟信号之间的相位差；

DLL控制器，耦接所述DLL鉴相器和所述DLL延迟链，并用于根据所述DLL鉴相器的比较结果调整所述DLL延迟链的延迟，以调整所述内部时钟信号与所述外部时钟信号的相位差；

其中，所述计时单元耦接所述DLL鉴相器、所述DLL控制器以及所述复制时钟缓冲电路。

11.如权利要求10所述的延迟锁相环电路系统，其特征在于，当所述DLL电路被使能以完成所述内部时钟信号与所述外部时钟信号的相位锁定后，所述DLL控制器输出DLL锁定信号，以将所述DLL使能信号去除使能。

12.如权利要求10所述的延迟锁相环电路系统，其特征在于，所述DLL控制器具有DLL状态机，所述DLL状态机耦接所述DLL鉴相器和所述DLL延迟链，并根据所述DLL鉴相器的输出来调整所述DLL延迟链的延迟，进而调整所述内部时钟信号的上升沿的相位，并当判断到所述内部时钟信号的上升沿来回穿越所述外部时钟信号的上升沿的次数达到第一次数阈值时，锁定所述DLL延迟链的延迟，以将所述内部时钟信号和所述外部时钟信号进行相位锁定。

13.如权利要求12所述的延迟锁相环电路系统，其特征在于，所述第一次数阈值小于所述DLL电路正常工作时锁定所述DLL延迟链的延迟的判断阈值。

14.如权利要求10所述的延迟锁相环电路系统，其特征在于，所述DLL电路还包括占空比矫正电路，所述占空比矫正电路的一输入端接入所述外部时钟信号，所述占空比矫正电路的另一输入端耦接所述复制时钟缓冲电路的输出端，所述占空比矫正电路的输出端耦接所述DLL延迟链的输入端；所述占空比矫正电路用于根据所述反馈时钟信号调整所述内部时钟信号的占空比，直至所述内部时钟信号的占空比达到预设值。

15.如权利要求14所述的延迟锁相环电路系统，其特征在于，所述占空比矫正电路包括：

占空比检测电路，输入端耦接所述复制时钟缓冲电路的输出端，用于检测所述反馈时钟信号的占空比；

DCC控制器，耦接所述占空比检测电路的输出端，用于根据所述占空比检测电路的检测结果产生占空比控制信号；

DCC调整电路，耦接所述DCC控制器和所述DLL延迟链，用于接入所述外部时钟信号并产生相应的输入时钟信号提供至所述DLL延迟链，且在所述占空比控制信号的控制下，调整所产生的输入时钟信号的占空比，直至所述内部时钟信号的占空比达到所述预设值。

16.如权利要求15所述的延迟锁相环电路系统，其特征在于，所述DCC控制器具有DCC状态机，所述DCC状态机耦接所述占空比检测电路和所述DCC调整电路，并用于根据所述占空比检测电路的输出来控制所述DCC调整电路调整所述输入时钟信号的占空比，以调整所述内部时钟信号的占空比，并当判断到所述内部时钟信号的占空比来回穿越所述预设值的次数达到第二次数阈值时，判定所述内部时钟信号的占空比达到所述预设值。

17.如权利要求16所述的延迟锁相环电路系统，其特征在于，所述第二次数阈值小于所述DLL电路正常工作时判定所述占空比达到预设值的判断阈值。

18.如权利要求1-17中任一项所述的延迟锁相环电路系统，其特征在于，还包括LDO电路，所述LDO电路分别耦接所述计时单元和所述DLL电路，以向所述计时单元和所述DLL电路提供电源电压，在低功耗模式下，所述LDO电路的负载变化使得所述电源电压变化。

19.一种存储装置，其特征在于，包括权利要求1-18中任一项所述的延迟锁相环电路系统，所述延迟锁相环电路系统产生的内部时钟信号为所述存储装置的数据选取脉冲信号，所述延迟锁相环电路系统中的所述DLL电路将所述存储装置的外部时钟信号与所述数据选取脉冲信号进行相位锁定。