CN100424784C - 用于选择功率下降退出的装置和方法 - Google Patents

用于选择功率下降退出的装置和方法 Download PDF

Info

Publication number
CN100424784C
CN100424784C CNB031472761A CN03147276A CN100424784C CN 100424784 C CN100424784 C CN 100424784C CN B031472761 A CNB031472761 A CN B031472761A CN 03147276 A CN03147276 A CN 03147276A CN 100424784 C CN100424784 C CN 100424784C
Authority
CN
China
Prior art keywords
power
circuit
pattern
signal
withdraws
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB031472761A
Other languages
English (en)
Other versions
CN1485858A (zh
Inventor
李东阳
李桢培
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1485858A publication Critical patent/CN1485858A/zh
Application granted granted Critical
Publication of CN100424784C publication Critical patent/CN100424784C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Power Sources (AREA)
  • Static Random-Access Memory (AREA)

Abstract

提供了能够选择功率下降退出速度和节电模式的半导体集成电路和存储器件及其方法。该存储器件包括用于响应于功率下降命令而产生功率下降信号的命令解码器，用于存储功率下降退出信息的模式寄存器(MRS)，用于产生与外部时钟信号相同步的内部时钟信号的诸如DLL或者PLL电路的时钟同步电路，以及用于控制该DLL或者PLL电路的控制器。在存储器件的功率下降退出中，能够在快速唤醒时间和慢速唤醒时间之间选择功率下降退出信息。

Description

用于选择功率下降退出的装置和方法
技术领域
本发明涉及用于控制半导体存储器件的装置和方法，特别涉及电路或者具有用于以可选择功率下降退出模式控制存储器和控制存储器操作的电路的存储器件。本申请要求2002年7月12日申请的临时申请60/395,276的优先权，其整个公开在此引用作为参考。
背景技术
半导体存储器件的操作速度和容量持续地增加，其将诸如时钟同步单元的存储器控制电路结合在存储器件中。时钟同步单元用于产生与诸如系统时钟的外部时钟信号同步的内部时钟信号。内部时钟被用来同步地驱动诸如SDRAM和DDR-SDRAM的存储器件。时钟同步单元能够是锁相环(PLL)、延迟锁定环(DLL)、或者工作循环校正电路。
PLL电路一般包括相位检测器，电荷泵，回路滤波器，和压控振荡器(以后称为“VCO”)。通过比较外部时钟信号和内部时钟信号的相位(即VCO输出)，相位检测器产生基于其相位之间差的起伏(up or down)信号，以及将该起伏信号传递到回路滤波器。电荷泵根据该起伏信号产生恒量输出电压，并将该恒量输出电压传递到回路滤波器。回路滤波器滤波电荷泵的输出电压以消除高频成分，和输出用于控制VCO的控制电压。VCO输入控制电压以输出与此成正比的频率。结果，PLL电路使输出频率与输入频率同步，以同步内部和外部时钟信号的相位。
在DLL电路中，当同步了外部和内部时钟信号的相位时，DLL电路延迟外部时钟信号的相位。DLL被公共地用在DRAM器件中。一个示例性DLL电路在授予Lee的美国专利USN5,614,855中公开。另一个示例性DLL电路改变延迟线的长度，时钟信号穿过该延迟线。使用用于选择地启动粗延迟链和细延迟链的抽头点能够实现延迟线变更。相位检测器被耦合到延迟线以检测相位差。
其它相位或者工作循环校正(DCC)电路能够是存储内部和外部时钟信号的相位延迟值的寄存器形式。相位延迟值在功率下降(power-down)时被存储和在功率下降退出时被装载，以锁定内部和外部时钟信号。在每一个上述时钟同步电路中，时钟同步电路的操作和将时钟信号扇出到SDRAM内部电路所必须的驱动缓冲器消耗大量的功率。
为保存功率，当不需要访问SDRAM时，SDRAM能够被置于功率下降模式。图1到3说明传统的存储器件，模式寄存器组和功率下降电路。
图1表示在图2存储器件中使用的模式寄存器组(MRS)。MRS具有地址字段A0-A12，其中存储了用于控制SDRAM操作模式的信息(例如脉冲串长度，脉冲串类型(BT)，CAS等待时间，和测试模式)。这个信息是从中央处理单元(CPU)发出的，以指引存储器件工作在不同模式。通常，脉冲串长度、脉冲串类型、CAS等待时间、和测试模式分别使用字段A0-A2、字段A3、字段A4-A6和字段A7。字段A8-A12保留用于今后使用(RFU)，在正常操作期间它们通常被设置为“0”。
图2表示传统存储器件，包括：具有存储单元阵列的存储磁心100；具有地址字段和基本如图1说明的操作模式信息的模式寄存器250；行地址缓冲器和解码器270和列地址缓冲器和解码器280，用于产生内部时钟ICLK的DLL电路230；时钟、地址和数据缓冲器；和命令缓冲器以及解码器240。来自CPU或存储控制器的命令由命令缓冲器和解码器240接收。这些命令被处理和分发到诸如模式寄存器250的有关部件，以访问存储磁心100。外部时钟ECLK由时钟缓冲器210接收，并且被缓冲的时钟ECLK1通过DLL使能电路220被输入到DLL电路230。DLL电路230产生用于驱动存储磁心100的内部时钟ECLK。存储磁心100能够置于功率下降或者备用模式，这里，存储磁心100里的存储单元不被访问，并且节省电力。从命令缓冲器和解码器240发出的功率下降命令PWDN被用来将存储器件置于功率下降模式的入(输入)或者出(退出)状态。这是由图3表示的电路完成的。如所示，外部时钟信号ECLK由时钟缓冲器210缓冲，并通过门224传递到DLL电路230，在这里产生被同步到ECLK的内部时钟ICLK，以驱动存储器。当希望将存储器件置于功率下降模式时，在PWDN(例如逻辑“1”)的有效命令(输入功率下降模式)禁止逻辑门224，其使从DLL电路230输出的内部时钟信号ICLK无效。没有时钟信号，存储磁心100不能工作，其被置于“功率下降”模式，节省功耗。
在传统存储器件和上述如图1到3说明的功率下降模式操作中，注意，尽管内部时钟信号ICLK通过在DLL使能电路220上禁止被缓冲的时钟ECLK1被无效，DLL电路230不被关断。因此，如果需要进一步省电，DLL电路230也能够被关断。应当理解，这里DLL电路的说明也适用于其它时钟同步电路，诸如PLL和循环校正电路。如较早说明的，DLL或者PLL包括诸如相位检测器，电荷泵和VCO的若干部件。关断时钟同步电路实现了相当大的电力节省。但是，借助关断PLL或者DLL，需要较多时间以达到在内部和外部时钟之间的相位锁定或者同步。通常，大约需要至少六个(6)时钟周期使内部时钟信号与外部时钟信号同步。因此，存在有在电力节省和从功率下降模式中唤醒或者退出所要求时间之间的折衷选择。
从功率下降模式中唤醒或者退出将器件从功率下降或者备用模式中带回到正常操作。功率下降退出命令之后，在器件能够适当地操作正常操作之前需要某些时间。正常操作能够是有效操作(或者有效命令)、读出操作(读命令)、或者写入操作(写命令)等。
因此，希望具有能够选择多个省电模式的存储器件。
发明内容
一种用于控制具有以行和列排列的存储单元阵列的存储器的电路，该电路包括：至少一个地址解码器，用于解码地址字段和输出用于寻址存储器的该解码地址；以及模式寄存器，用于存储模式寄存器组(MRS)数据，该数据用于基于地址字段规定存储器的多个操作模式的至少一个，其中该多个操作模式包括多个功率下降退出模式。
该电路还最好包括：时钟发生器，用于产生与外部时钟信号同步的时钟信号，以对存储器计时；和发生器使能电路，用于直接或者间接接收外部时钟信号和功率下降命令，以基于该功率下降命令选择地使能将外部时钟信号输出到时钟发生器。发生器使能电路还接收用于选择地使能功率下降命令的退出模式选择信号(PD)，该退出模式选择信号(PD)用于选择至少一个功率下降退出模式。
该多个功率下降退出模式包括慢速唤醒退出模式和快速唤醒退出模式，其中，在从接收慢速唤醒退出模式的第一数目时钟周期之内和从接收快速唤醒退出模式的第二数目时钟周期之内，存储器工作在正常模式中，其中第二数目小于第一数目。优选地，第一数目至少为5和第二数目至少为2。
时钟使能电路接收退出模式选择信号(PD)和输出辅助功率下降信号(SPD)，以使得存储单元以外的电路功率下降。存储元以外的电路至少包括时钟发生器部分。地址字段包括A0到A12，退出模式选择信号(PD)对应于A12。
存储器是SDRAM或者DDR SDRAM。时钟发生器是锁相环、延迟锁定环、工作循环校正电路。地址字段和PWDN命令是从存储器控制器提供的。
还提供了用于控制具有以行和列排列的存储单元阵列的存储器的存储系统，该存储控制系统包括：至少一个地址解码器，用于解码地址字段并输出用于寻址存储器的该解码地址；以及模式寄存器，用于存储模式寄存器组(MRS)数据，该数据用于基于地址字段指定存储器的多个操作模式的至少一个，其中该多个操作模式包括多个功率下降退出模式；和存储控制器，用于提供用来产生MRS的信号和地址字段。还包括：时钟发生器，用于产生与外部时钟信号同步的时钟信号，以对存储器计时；和发生器使能电路，用于直接或者间接接收外部时钟信号和功率下降命令，以基于该功率下降命令选择地使能将外部时钟信号输出到时钟发生器。
发生器使能电路还接收用于选择地使能功率下降命令的退出模式选择信号(PD)，该退出模式选择信号(PD)用于选择至少一个功率下降退出模式。
还提供了用于控制具有以行和列排列的存储单元阵列的存储器的电路，该电路包括：至少一个地址解码器，用于解码地址字段并输出用于寻址存储器的该解码地址；以及逻辑电路，用于接收基于地址字段规定存储器的多个操作模式的至少一个的信号，其中该多个操作模式包括多个功率下降退出模式。
该电路还包括：时钟发生器，用于产生与外部时钟信号同步的时钟信号，以对存储器计时；和发生器使能电路，用于接收外部时钟信号和功率下降命令，以基于该功率下降命令选择地使能将外部时钟信号输出到时钟发生器，其中发生器使能电路还接收用于选择地使能功率下降命令的退出模式选择信号(PD)，该退出模式选择信号(PD)用于选择至少一个功率下降退出模式。
还提供了用于控制具有以行和列排列的存储单元阵列的存储器的方法，该方法包括：解码地址字段并输出用于寻址存储器的该解码地址；以及存储模式寄存器组(MRS)数据，该数据用于基于地址字段规定存储器的多个操作模式中的至少一个，其中该多个操作模式包括多个功率下降退出模式。
该方法还包括步骤：由时钟发生器产生被同步到外部时钟的内部时钟，该内部时钟用于对存储器计时；和基于功率下降命令和该多个功率下降退出模式之一禁止时钟发生器。
该方法还包括步骤：将地址字段的一个地址比特分配为用于选择多个功率下降退出模式之一的退出模式选择信号。最好是，一个地址比特是A0到A12地址字段的A8到A12(RFU字段)的任何一个。
附图说明
图1表示传统模式寄存器组(MRS)。
图2表示传统存储器件。
图3表示图2存储器件中的传统时钟使能电路。
图4表示根据本发明实施例的存储器件。
图5表示根据本发明实施例的模式寄存器组。
图6表示根据本发明实施例的用于控制存储器的电路。
图7A表示根据本发明实施例的功率下降退出模式操作的时序图。
图7B表示根据本发明实施例的另一个功率下降退出模式的操作的时序图。
图8表示根据本发明另一个实施例的存储器件。
具体实施方式
根据本发明实施例，当存储器从功率下降模式退到正常模式时，能够选择存储器的唤醒时间和功耗。正常模式可以是有效命令、读命令或者写命令。该选择能够基于在模式寄存器(MRS)中存储的功率下降退出信息。如果在SDRAM中功率节省是优选的，例如在移动产品中，则选择较慢唤醒但是节省功率的模式。如果存储器(例如SDRAM)被采用在高性能计算装置中，这里高速唤醒是优选的，则选择快速唤醒功率下降退出模式。
图4表示根据本发明实施例的存储器件。存储器件10包括存储磁心100，其是具有以行和列排列的存储单元阵列的DRAM。DRAM优选地是SDRAM或者DDR SDRAM。行地址缓冲器和解码器270与列缓冲器和解码器280在存储器读/写操作期间提供行地址和列地址。到存储磁心100的数据通过数据缓冲器290被输入，地址缓冲器260接收地址字段，优选为A0-A12，并且将地址提供给行地址缓冲器和解码器与列缓冲器和解码器、以及模式寄存器350。命令缓冲器和解码器240根据本实施例接收和解码来自外部源的命令，并通过外围电路(没有示出)将被解码命令提供给存储磁心100。命令缓冲器和解码器240的被解码命令包括用于输入到模式寄存器350的模式寄存器组(MRS)和用于耦合到DLL使能电路320的功率下降PWDN命令。DLL电路230是时钟同步电路，用于产生用来驱动存储磁心100的内部时钟ICLK。功率下降PWDN命令被用来优选地通过禁止内部时钟ICLK、将存储磁心100置于备用模式来使存储磁心功率下降。DLL电路230能够是采用反馈和诸如PLL，DLL，DCC等锁相环的任何时钟同步电路。这里DLL被用于说明本发明的优选实施例。时钟缓冲器210接收和缓冲外部时钟ECLK，并提供被缓冲的时钟信号ECLK1给DLL使能电路320。
根据本发明的优选实施例，功率下降退出模式选择信号(PD)通过模式寄存器350被提供给DLL使能电路320，以提供可选择的多个功率下降退出模式。该多个退出命令模式最好包括快速唤醒模式和功率节省或者慢速唤醒模式，其中快速唤醒模式优选地在两(2)到四个(4)时钟周期中从功率下降模式将SDRAM的较快唤醒提供给用户。功率节省或者慢速唤醒退出模式在至少五个(5)但优选为六(6)到十个(10)时钟周期中给予用户进一步的功率节省但从SDRAM功率下降的退出要求更多的时间。功率下降退出模式选择信号PD从模式寄存器350输出到DLL使能电路320，其用于选择性地控制DLL使能电路320和DLL电路230。
图5表示在模式寄存器350内的地址字段A0-A12 MRS的使用。根据本实施例，地址字段A0-A12的A12被用于提供功率下降退出模式选择信号PD。模式寄存器350的保留用于今后使用(RFU)字段之一被做成对应于A12。根据本实施例，在A12的逻辑“0”或者PD发信号为快速唤醒退出模式，逻辑“1”发信号为慢速唤醒或者节电退出模式。本领域技术人员容易理解尽管A12被优选为对应于PD信号，能够使用地址字段的任何其它地址比特。对于诸如桌上型计算机的高性能装置，制造商或者用户可以选择快速唤醒退出模式。慢速唤醒或者节电退出可以由诸如PDA的移动装置的制造商或者用户所选择。
图6表示根据本发明实施例用于控制存储器的电路。时钟缓冲器210接收和缓冲外部时钟ECLK，并将被缓冲的时钟ECLK1提供给DLL使能电路320。功率下降进入/退出PWDN是通过DLL使能电路320中的逻辑电路接收的。功率下降退出模式选择信号PD被输入到逻辑门322，其完成PWDN和PD的与非(NAND)操作，以输出DLL_EN信号。DLL_EN信号被输入到另一个逻辑电路，在此情况下为与门324。与门324的另一个输入是经缓冲的时钟ECLK1。DLL_EN信号也被耦合到DLL电路230。为说明目的，功率下降“进入”命令是通过处于“1”的PWDN发信号的，而处于“0”的PWDN发信号为功率下降“退出”。当PD是“0”时，快速唤醒退出模式被选择，当PD是“1”时，慢速唤醒(节电)退出被选择。当PD和PWDN两者都处于“1”时，发信号为功率下降进入和慢速唤醒退出模式，DLL_EN信号为“0”，禁止门324和阻塞缓冲寄存的外部时钟ECLK1，并且ECLK2被保持在“0”电平。内部时钟ICLK不被DLL电路230产生。存储磁心100被置于“功率下降”或者“备用”模式。根据本发明的优选实施例，DLL_EN信号也被用于关断DLL电路230内的电路，进一步降低存储器件的整体功耗。根据另一实施例，DLL_EN信号还被用作为辅助功率下降(SPD)信号，以发出诸如缓冲器和驱动器的其它内部电路关断的信号，由此更进一步节省电力(即省电)。为了SDRAM从该功率下降选择和模式中退出，DLL电路230要求较长时间(例如六个(6)周期)以获得锁相并产生内部ICLK。根据本实施例，当PWDN是“0”时，在功率下降“退出”模式，内部时钟ICLK一直被接通，而与功率下降退出模式选择PD无关。当PWDN是高“1”，或者在功率下降进入模式，并且PD处于“0”时，快速功率下降退出模式被选择，内部时钟ICLK被接通，并且DLL电路230一直被开着。在该功率下降退出结构中，功率下降退出是较快的(例如为两个(2)时钟周期)。DLL_EN信号最好不被用于关断在快速唤醒退出模式中诸如时钟和数据缓冲器的其它电路。本领域技术人员易见，在DLL使能电路320中使用的逻辑门322和324能够被其布尔(Boolean)等价替换，并且有效/禁止逻辑能够被反转，以实现如对DLL使能320说明的相同功能。而且，DLL电路230代表任何反馈电路，其要求锁定周期以完成诸如在PLL，DLL，DCC(工作循环校正)等中的同步。尽管两个(2)时钟周期和六个(6)周期被分别用于快速和节电退出模式，在本实施例中，本领域技术人员易见，快速唤醒退出模式可以是两(2)到四个(4)时钟周期，节电退出模式可以是至少五个(5)，六个(6)到八个(8)时钟周期或者十个(10)时钟周期。
图7A表示在功率下降退出，慢速或者节电唤醒模式中的存储器件的时序图。在时间C1，PD信号通过模式寄存器350从地址A12转换为“1”。时间C3之后，遇到处于“1”的PDWN命令，发功率下降进入信号。在相同时钟周期之内，DLL_EN转换为“0”，禁止内部时钟ICLK和DLL电路230。在时间C6之后，当接收了功率下降退出命令(PWDN转换为“0”)时，DLL_EN达到“1”，DLL电路230被使能，以将外部时钟信号与内部时钟信号ICLK同步。在该周期期间，其可以是六个(6)，八个(8)或者十个(10)时钟周期，存储器不能够被访问，直到内部时钟ICLK被同步到时间C12的ECLK。
参考图7B，即快速唤醒退出模式的时序图，在逻辑“0”的地址A12在时间C1被从模式寄存器350中读出，并且PD一直处于“0”。处于“1”的功率下降进入信号PWDN在时间C3之后被遇到。在这种结构中，DLL_EN被保持在“1”并且从DLL电路230中产生的时钟信号被保持在锁定状态。内部时钟ICLK被保持有效，以驱动存储磁心100。因此，在时间C6，当功率下降退出命令PWDN达到“0”时，存储器的有效命令、读命令或者写命令可以在时间C8的两个(2)时钟周期内开始。
图8表示根据本发明另一个实施例的存储器件。在本实施例中，如图4中说明的存储器件10是由存储控制器20驱动的。命令、地址字段和先前在外部提供的外部时钟信号是由存储控制器20提供的。存储控制器20能够是用于控制SDRAM的任何公知控制器。
根据本发明实施例，当存储器从功率下降模式退出到正常模式时，能够选择存储器的唤醒时间和功耗。该选择可以基于在模式寄存器(MRS)中存储的功率下降退出信息。如果SDRAM中的电力节省是优选的，诸如在移动产品中，则选择较慢唤醒但为省电的模式。如果存储器(例如SDRAM)被采用在高速唤醒是优选计算机的高性能中，则选择快速唤醒功率下降退出模式。
尽管已经说明了本发明的实施例，它们仅仅是说明性的，不限制本发明的精神和范围。本实施例不仅可以被应用到SDRAM，而且可以被应用到具有DLL电路的存储器件或者半导体集成电路。尽管功率下降退出信息被示例地存储在模式寄存器(MRS)的字段A12中，该信息可以被存储在基于用户定义的MRS的任何其它地址字段中。而且，将理解，尽管MRS中存储的DLL电路的唤醒时间被设置为两个(2)/六个(6)时钟周期，可以改变该唤醒时间。功率下降退出信息可以被用来不仅控制锁相环(PLL)电路的操作，而且控制SDRAM中有源终端电路(在Die(电路小片)终端上(ODT))的操作。因此，在不脱离本发明精神和范围的情况下，可以进行各种改进和变化。

Claims (23)

1. 一种用于控制具有以行和列排列的存储单元阵列的存储器的电路，该电路包括：
至少一个地址解码器，用于解码地址字段，并输出用于寻址存储器的解码地址；以及
模式寄存器，用于存储模式寄存器组数据，该数据用于基于地址字段指定存储器的多个操作模式中的至少一个，其中该多个操作模式包括多个功率下降退出模式；
其中该多个功率下降退出模式包括慢速唤醒退出模式和快速唤醒退出模式。
2. 如权利要求1所述的电路，还包括：
时钟发生器，用于产生与外部时钟信号同步的内部时钟信号，以对存储器计时；和
发生器使能电路，用于直接或者间接接收外部时钟信号和功率下降命令，以基于该功率下降命令选择地使能将外部时钟信号输出到时钟发生器。
3. 如权利要求2所述的电路，其中发生器使能电路还接收用于选择地使能功率下降命令的退出模式选择信号，该退出模式选择信号用于选择功率下降退出模式中的至少一个。
4. 如权利要求1所述的电路，其中，在从接收慢速唤醒退出模式开始的第一数目时钟周期之内和从接收快速唤醒退出模式的第二数目时钟周期之内，存储器工作在正常模式中，其中第二数目小于第一数目。
5. 如权利要求4所述的电路，其中第一数目至少为5，第二数目至少为2。
6. 如权利要求2所述的电路，其中发生器使能电路接收退出模式选择信号并输出补充功率下降信号，以使得除了存储单元的电路的功率下降。
7. 如权利要求6所述的电路，其中除了存储单元的电路至少包括时钟发生器部分。
8. 如权利要求3所述的电路，其中地址字段包括A0到A12，退出模式选择信号对应于A8到A12的任何一个。
9. 如权利要求1所述的电路，其中存储器是SDRAM。
10. 如权利要求1所述的电路，其中存储器是DDR SDRAM。
11. 如权利要求2所述的电路，其中时钟发生器是锁相环。
12. 如权利要求2所述的电路，其中时钟发生器是延迟锁定环。
13. 如权利要求2所述的电路，其中时钟发生器是工作循环校正电路。
14. 如权利要求2所述的电路，其中地址字段和功率下降命令是从存储器控制器提供的。
15. 一种用于控制具有以行和列排列的存储单元阵列的存储器的存储系统，包括：
至少一个地址解码器，用于解码地址字段，并输出用于寻址存储器的解码地址；
模式寄存器，用于存储模式寄存器组数据，该数据用于基于地址字段指定存储器的多个操作模式中的至少一个，其中该多个操作模式包括多个功率下降退出模式；和
存储控制器，用于提供用来产生模式寄存器组的信号和地址字段；
其中，该多个功率下降退出模式包括慢速唤醒退出模式和快速唤醒退出模式。
16. 如权利要求15所述的存储系统，还包括：
时钟发生器，用于产生与外部时钟信号同步的内部时钟信号，以对存储器计时；和
发生器使能电路，用于直接或者间接接收外部时钟信号和功率下降命令，以基于该功率下降命令选择地使能将外部时钟信号输出到时钟发生器。
17. 如权利要求16所述的存储系统，其中发生器使能电路还接收用于选择地使能功率下降命令的退出模式选择信号，该退出模式选择信号用于选择功率下降退出模式中的至少一个。
18. 一种用于控制具有以行和列排列的存储单元阵列的存储器的电路，包括：
至少一个地址解码器，用于解码地址字段，并输出用于寻址存储器的解码地址；以及
逻辑电路，用于接收基于地址字段指定存储器的多个操作模式中的至少一个的信号，其中该多个操作模式包括多个功率下降退出模式；
其中该多个功率下降退出模式包括慢速唤醒退出模式和快速唤醒退出模式。
19. 如权利要求18所述的电路，还包括：
时钟发生器，用于产生与外部时钟信号同步的内部时钟信号，以对存储器计时；和
发生器使能电路，用于接收外部时钟信号和功率下降命令，以基于该功率下降命令选择地使能将外部时钟信号输出到时钟发生器。
20. 如权利要求19所述的电路，其中发生器使能电路还接收用于选择地使能功率下降命令的退出模式选择信号，该退出模式选择信号用于选择功率下降退出模式中的至少一个。
21. 一种用于控制具有以行和列排列的存储单元阵列的存储器的方法，该方法包括：
解码地址字段并输出用于寻址存储器的解码地址；以及
存储模式寄存器组数据，该数据用于基于地址字段指定存储器的多个操作模式中的至少一个，其中该多个操作模式包括多个功率下降退出模式；
其中该多个功率下降退出模式包括慢速唤醒退出模式和快速唤醒退出模式。
22. 如权利要求21所述的方法，还包括步骤：
由时钟发生器产生被同步到外部时钟信号的内部时钟信号，该内部时钟信号用于对存储器计时；和
基于多个功率下降退出模式之一和功率下降命令禁止时钟发生器。
23. 如权利要求21所述的方法，还包括步骤：
将地址字段的一个地址比特分配为退出模式选择信号，用于选择多个功率下降退出模式中的一个。
CNB031472761A 2002-07-12 2003-07-11 用于选择功率下降退出的装置和方法 Expired - Lifetime CN100424784C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US39527602P 2002-07-12 2002-07-12
US60/395,276 2002-07-12
US10/281,342 2002-10-28
US10/281,342 US6650594B1 (en) 2002-07-12 2002-10-28 Device and method for selecting power down exit

Publications (2)

Publication Number Publication Date
CN1485858A CN1485858A (zh) 2004-03-31
CN100424784C true CN100424784C (zh) 2008-10-08

Family

ID=29423247

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031472761A Expired - Lifetime CN100424784C (zh) 2002-07-12 2003-07-11 用于选择功率下降退出的装置和方法

Country Status (6)

Country Link
US (1) US6650594B1 (zh)
EP (1) EP1381053B1 (zh)
JP (1) JP4195835B2 (zh)
KR (1) KR100521365B1 (zh)
CN (1) CN100424784C (zh)
TW (1) TWI236022B (zh)

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6832327B1 (en) * 2001-10-02 2004-12-14 Advanced Micro Devices, Inc. Apparatus and method for providing an external clock from a circuit in sleep mode in a processor-based system
KR100502664B1 (ko) * 2003-04-29 2005-07-20 주식회사 하이닉스반도체 온 다이 터미네이션 모드 전환 회로 및 그방법
KR100560297B1 (ko) * 2003-10-29 2006-03-10 주식회사 하이닉스반도체 지연고정루프용 전원 공급 회로를 구비한 반도체 소자
JP4386706B2 (ja) * 2003-11-06 2009-12-16 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
KR100571651B1 (ko) * 2003-12-29 2006-04-17 주식회사 하이닉스반도체 파워다운 모드의 안정적인 탈출을 위한 제어회로
JP4242787B2 (ja) * 2004-01-20 2009-03-25 富士通株式会社 情報処理装置
KR100528164B1 (ko) * 2004-02-13 2005-11-15 주식회사 하이닉스반도체 반도체 기억 소자에서의 온 다이 터미네이션 모드 전환회로 및 그 방법
DE102004041896B4 (de) 2004-08-30 2006-05-18 Infineon Technologies Ag Taktsignal-Synchronisations-Vorrichtung, sowie Taktsignal-Synchronisationsverfahren
US7472289B2 (en) * 2004-12-21 2008-12-30 Intel Corporation Audio noise mitigation for power state transitions
CN101120415B (zh) * 2004-12-24 2012-12-19 斯班逊有限公司 同步型存储装置及其控制方法
KR100638747B1 (ko) 2004-12-28 2006-10-30 주식회사 하이닉스반도체 반도체 기억 소자의 클럭 생성 장치 및 방법
KR100689832B1 (ko) * 2005-06-21 2007-03-08 삼성전자주식회사 위상 동기 루프 및 방법
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8244971B2 (en) * 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8619452B2 (en) 2005-09-02 2013-12-31 Google Inc. Methods and apparatus of stacking DRAMs
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US7609567B2 (en) 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
KR100639230B1 (ko) * 2005-06-30 2006-10-30 주식회사 하이닉스반도체 출력 드라이버 제어 장치를 갖는 동기식 메모리 장치
US20070043895A1 (en) * 2005-08-16 2007-02-22 Adams Chad A Method and apparatus for row based power control of a microprocessor memory array
US7487315B2 (en) 2005-09-14 2009-02-03 Via Technologies, Inc. Accessing apparatus capable of reducing power consumption and accessing method thereof
CN1779849B (zh) * 2005-10-09 2011-04-20 威盛电子股份有限公司 降低功率消耗的存取装置及其存取方法
KR100808052B1 (ko) * 2005-09-28 2008-03-07 주식회사 하이닉스반도체 반도체 메모리 장치
JP2007095265A (ja) * 2005-09-29 2007-04-12 Hynix Semiconductor Inc 遅延固定ループ回路
JP4775141B2 (ja) * 2005-09-29 2011-09-21 株式会社ハイニックスセミコンダクター 遅延固定ループ回路
US7605622B2 (en) 2005-09-29 2009-10-20 Hynix Semiconductor Inc. Delay locked loop circuit
KR100807111B1 (ko) 2005-09-29 2008-02-27 주식회사 하이닉스반도체 출력 제어장치
JP4764270B2 (ja) * 2005-09-29 2011-08-31 株式会社ハイニックスセミコンダクター ロックフェイル防止のための遅延固定ループクロックの生成方法及びその装置
KR100734306B1 (ko) * 2006-01-17 2007-07-02 삼성전자주식회사 딥 파워 다운 모드 탈출 후 전원 레벨을 조기에안정화시키는 메모리 장치
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
KR100784907B1 (ko) * 2006-06-30 2007-12-11 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
JP4267006B2 (ja) * 2006-07-24 2009-05-27 エルピーダメモリ株式会社 半導体記憶装置
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
KR100805698B1 (ko) * 2006-08-31 2008-02-21 주식회사 하이닉스반도체 반도체 메모리 장치
KR100803360B1 (ko) 2006-09-14 2008-02-14 주식회사 하이닉스반도체 Ｐｌｌ 회로 및 그 제어 방법
KR100803361B1 (ko) 2006-09-14 2008-02-14 주식회사 하이닉스반도체 Ｐｌｌ 회로의 루프 필터 및 그 제어 방법
KR100814439B1 (ko) * 2006-11-03 2008-03-17 삼성전자주식회사 파워-업 시간 및 파워-다운 시간 알림회로 및 그 알림방법
US7721130B2 (en) * 2006-11-27 2010-05-18 Qimonda Ag Apparatus and method for switching an apparatus to a power saving mode
EP2102754B1 (en) * 2006-12-20 2013-03-20 Nxp B.V. Clock generation for memory access without a local oscillator
KR100834399B1 (ko) * 2007-01-10 2008-06-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동방법
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
KR100873624B1 (ko) * 2007-11-09 2008-12-12 주식회사 하이닉스반도체 파워 다운 모드 제어 장치 및 이를 포함하는 ｄｌｌ 회로
US8145925B2 (en) * 2007-12-21 2012-03-27 Mosaid Technologies Incorporated Non-volatile semiconductor memory device with power saving feature
KR100902058B1 (ko) * 2008-01-07 2009-06-09 주식회사 하이닉스반도체 반도체 집적 회로 및 그의 제어 방법
KR100935602B1 (ko) * 2008-06-24 2010-01-07 주식회사 하이닉스반도체 클럭 드라이버 및 이를 포함하는 반도체 메모리 장치
WO2010144624A1 (en) 2009-06-09 2010-12-16 Google Inc. Programming of dimm termination resistance values
KR101175244B1 (ko) * 2010-04-29 2012-08-22 에스케이하이닉스 주식회사 반도체장치 및 이의 동작방법, 메모리 시스템
US8824222B2 (en) 2010-08-13 2014-09-02 Rambus Inc. Fast-wake memory
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
CN102081965B (zh) * 2011-02-21 2013-04-10 西安华芯半导体有限公司 一种产生dram内部写时钟的电路
KR101965125B1 (ko) 2012-05-16 2019-08-28 삼성전자 주식회사 칩-투-칩 링크를 통해 공유 메모리로의 억세스를 지원하는 시스템 온칩, 상기 시스템온칩의 동작 방법, 및 상기 시스템온칩을 포함하는 전자 시스템
US8928366B2 (en) 2013-01-16 2015-01-06 Qualcomm Incorporated Method and apparatus for reducing crowbar current
US9213063B2 (en) 2014-03-26 2015-12-15 Freescale Semiconductor, Inc. Reset generation circuit for scan mode exit
US10281975B2 (en) 2016-06-23 2019-05-07 Intel Corporation Processor having accelerated user responsiveness in constrained environment
US10416692B2 (en) * 2017-09-19 2019-09-17 Apple Inc. Method and apparatus for reducing capacitor-induced noise
US10061336B1 (en) * 2017-10-29 2018-08-28 Birad—Research & Development Company Ltd. Switch capacitor in bandgap voltage reference (BGREF)
US10514742B2 (en) 2017-12-28 2019-12-24 Nxp B.V. Power down signal generating circuit
US11113073B2 (en) * 2019-05-29 2021-09-07 Micron Technology, Inc. Dual mode hardware reset
TWI719928B (zh) 2020-08-27 2021-02-21 華邦電子股份有限公司 延遲鎖定迴路的控制電路及其控制方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6215725B1 (en) * 1997-07-23 2001-04-10 Sharp Kabushiki Kaisha Clock-synchronized memory
US20020039325A1 (en) * 2000-09-29 2002-04-04 Kabushiki Kaisha Toshiba Memory card device including a clock generator
CN1343987A (zh) * 2000-09-05 2002-04-10 三星电子株式会社 半导体存储器件及采用其的存储模块和系统
US20020064083A1 (en) * 2000-11-24 2002-05-30 Ryu Dong-Ryul Clock generating circuits controlling activation of a delay locked loop circuit on transition to a standby mode of a semiconductor memory device and methods for operating the same
CN1355536A (zh) * 2000-11-30 2002-06-26 富士通株式会社 具有多个低功耗模式的半导体存储器件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5337285A (en) * 1993-05-21 1994-08-09 Rambus, Inc. Method and apparatus for power control in devices
AU1841895A (en) 1994-02-15 1995-08-29 Rambus Inc. Delay-locked loop
JP3592386B2 (ja) 1994-11-22 2004-11-24 株式会社ルネサステクノロジ 同期型半導体記憶装置
JP2002025288A (ja) * 2000-06-30 2002-01-25 Hitachi Ltd 半導体集積回路
JP2002093167A (ja) * 2000-09-08 2002-03-29 Mitsubishi Electric Corp 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6215725B1 (en) * 1997-07-23 2001-04-10 Sharp Kabushiki Kaisha Clock-synchronized memory
CN1343987A (zh) * 2000-09-05 2002-04-10 三星电子株式会社 半导体存储器件及采用其的存储模块和系统
US20020039325A1 (en) * 2000-09-29 2002-04-04 Kabushiki Kaisha Toshiba Memory card device including a clock generator
US20020064083A1 (en) * 2000-11-24 2002-05-30 Ryu Dong-Ryul Clock generating circuits controlling activation of a delay locked loop circuit on transition to a standby mode of a semiconductor memory device and methods for operating the same
CN1355536A (zh) * 2000-11-30 2002-06-26 富士通株式会社 具有多个低功耗模式的半导体存储器件

Also Published As

Publication number Publication date
CN1485858A (zh) 2004-03-31
JP4195835B2 (ja) 2008-12-17
US6650594B1 (en) 2003-11-18
TW200414217A (en) 2004-08-01
EP1381053B1 (en) 2013-02-13
JP2004047066A (ja) 2004-02-12
KR100521365B1 (ko) 2005-10-12
KR20040007203A (ko) 2004-01-24
EP1381053A3 (en) 2006-05-24
EP1381053A2 (en) 2004-01-14
TWI236022B (en) 2005-07-11

Similar Documents

Publication Publication Date Title
CN100424784C (zh) 用于选择功率下降退出的装置和方法
US6552955B1 (en) Semiconductor memory device with reduced power consumption
US6188637B1 (en) Semiconductor memory device allowing reduction in power consumption during standby
US6212126B1 (en) Semiconductor device including clock generation circuit capable of generating internal clock stably
US5754838A (en) Synchronous dynamic memory device capable of operating over wide range of operation frequencies
JP3807593B2 (ja) クロック生成回路および制御方法並びに半導体記憶装置
US7843745B2 (en) Delay locked operation in semiconductor memory device
US8400868B2 (en) Circuit and method for controlling a clock synchronizing circuit for low power refresh operation
US7835205B2 (en) Delay stage-interweaved analog DLL/PLL
US7639552B2 (en) Delay locked loop and semiconductor memory device with the same
US7489169B2 (en) Self-timed fine tuning control
US6433607B2 (en) Input circuit and semiconductor integrated circuit having the input circuit
US6954388B2 (en) Delay locked loop control circuit
JP2003272380A (ja) 半導体装置
JP2002184864A (ja) 半導体装置
JPH11317080A (ja) 半導体集積回路
KR100343535B1 (ko) 독립적인위상및주파수조정기능을갖는위상동기루프

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20081008