KR101630872B1 - 반도체 집적회로 - Google Patents

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Abstract

[과제] 클럭신호생성부를 디지털 제어하는 레지스터에 대한 제어정보의 저장스텝을 삭감하는 것이다.
[해결수단] 반도체 집적회로는, 클럭신호(ＣＬＫｍ)를 생성하는 디지털제어신호생성부(10), 디지털제어부(20)를 구비하는 클럭생성부를 포함한다. 클럭생성부는, 위상주파수비교기(31), 제어레지스터(22)를 더 구비한다. 비교기(31)에는, 기준신호(ＣＬＫｉｎ)와 피드백 신호(Ｍｏｕｔ)가 공급된다. 제어레지스터(22)에 비교기(31)의 출력신호(ＦＤｏｕｔ)가 공급되며, 제어레지스터(22)는 복수 비트의 디지털 제어정보를 저장한다. 클럭생성부는, 복수의 록킹동작을 위한 복수의 초기설정데이타를 미리 저장하는 제어데이타기억회로(25)를 더 구비한다. 동작선택정보(Ｍｉｎ)에 응답하여 제어데이타기억회로(25)로부터 초기설정데이타(Ｓｅｔ1∼Ｓｅｔ5)가, 제어레지스터(22)의 상위비트에 저장된다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은, 반도체 집적회로에 관한 것으로, 특히 클럭신호생성부를 디지털 제어하는 레지스터에 대한 복수 비트의 디지털 제어정보의 저장스텝을 삭감하는 데에 유익한 기술에 관한 것이다.
반도체 제조기술의 급속한 진전에 따라, 시스템·온칩(ＳＯＣ)이나 마이크로 컴퓨터(ＭＣ) 등의 ＬＳＩ에서는 고집적, 고기능으로 고속동작도 가능하게 된 반면, 특히 전지(電池)구동 휴대기기 등에서는, 스탠바이시(時)의 리크(leak)전류 증대를 억제하기 위한 세심한 전원관리와 동시에, 고속복귀에 대한 요구가 높아져 가고 있다. 즉, 스탠바이시에는 리크전류를 저감하기 위해 ＬＳＩ 내부회로의 동작은 내부회로에 대한 클럭공급이 정지되는 슬립모드로 이행하고, 액티브모드에서의 내부회로의 동작재개에 즈음해서는 클럭공급을 신속하게 행할 필요가 있다.
그런데, 클럭입력신호의 주파수, 및/또는 펄스에지(pulse edge)의 위상(位相)을 기준으로 한 클럭생성회로에는, 크게 나누어 이하의 3종류와 같은 회로가 사용되고 있다.
그 제 1 회로는 ＰＬＬ(위상록드루프, phase locked loop)이며, 일반적으로 는 출력클럭의 주파수는 입력클럭의 주파수를 체배(遞倍)한 것이 된다. ＰＬＬ에서는, 위상비교기(位相比較器)와 가변위상회로(可變位相回路)가 사용됨으로써, 출력클럭을 체배수분(遞倍數分)의 1로 분주(分周)한 피드백 클럭의 위상이 입력클럭의 위상과 본질적으로 일치(록킹)하도록 제어되는 것이다.
다음으로, 제 2 회로는 ＤＬＬ(지연록드루프, delay locked loop)이며, 출력클럭은 입력클럭의 지연에 의해 생성된다. ＤＬＬ에서는, 위상비교기와 가변지연회로(可變遲延回路)가 사용됨으로써, 가변지연회로로부터 생성되는 출력클럭의 위상이 입력클럭의 위상과 본질적으로 어떤 일정 값만큼 지연되도록 제어되는 것이다.
또한, 제 3 회로는 ＦＬＬ(주파수록드루프, frequence locked loop)이며, 일반적으로는 출력클럭의 주파수는 입력클럭의 주파수를 체배한 것이 된다. ＦＬＬ에서는, 주파수비교기와 가변주파수회로(可變周波數回路)가 사용됨으로써, 출력클럭을 체배수분(遞倍數分)의 1로 분주한 피드백 클럭의 주파수가 입력클럭의 주파수와 본질적으로 일치(록킹)하도록 제어되는 것이다. ＦＬＬ의 입력클럭에는 예를 들면 ＲＴＣ(real time clock)용 수정(水晶)진동자로부터의 비교적 낮은 주파수(약 32㎑)가 사용되며, 일반적으로는 ＰＬＬ보다 한 단계 높은 체배수(遞倍數)로 체배되는 출력클럭의 주파수만이 본질적으로 어떤 일정 값이 되도록 제어된다. 따라서, 그 출력클럭을 체배수분의 1로 분주한 피드백 클럭의 펄스에지는, 입력기준클럭의 에지 위상과 반드시 동기되는 것은 아니다. 그러나, ＦＬＬ은 기본적인 로직셀(logic cell)회로만으로 간이하게 구성할 수 있기 때문에, 그 임의 가변의 고주파출력클럭을 원(原)발진의 기준클럭로 하여 사용될 수 있다.
위에 기재된 것 중, ＬＳＩ 내부회로에 클럭신호를 분배할 때의 클럭신호의 스큐(skew)를 저감하기 위해, ＰＬＬ(페이즈록드루프)회로가 빈번하게 사용된다. ＰＬＬ회로는, 일반적으로는, 위상주파수비교기, 차지펌프(charge pump)/루프필터, 전압 또는 전류제어발진기, 버퍼의 아날로그 회로로 구성되어 있다. 클럭입력신호와 버퍼의 클럭출력신호는 위상주파수비교기에 공급되며, 위상주파수비교기의 출력은 차지펌프/루프필터를 통해 전압제어발진기에 공급됨으로써, 클럭입력신호와 클럭출력신호의 위상차(位相差)가 명목상 제로가 되어, 클럭신호의 스큐가 저감된다.
한편, ＬＳＩ 내부회로의 슬립모드에서는 ＰＬＬ회로에 의한 클럭공급을 정지하는 한편, 액티브모드에서의 내부회로의 동작재개에 즈음해서는 ＰＬＬ회로에 의한 클럭공급의 재개가 행해진다. 그러나, ＰＬＬ회로에 의한 클럭공급의 재개에는 목표주파수로 안정될 때 까지의 록킹(locking)시간(세트링 시간)이 필요하며, 슬립모드로부터 액티브모드로의 고속복귀가 요망되고 있다.
한편, 하기 비특허문헌 1에는, 클럭스큐(clock skew)문제를 해결하는 ＰＬＬ이나 ＤＬＬ(지연록드루프)이 기재되며, 또한 아날로그ＤＬＬ과 디지털ＤＬＬ이 기재되어 있다. 아날로그ＤＬＬ은, 저전원전압(低電源電壓)에서 충분한 지연시간을 얻을 수 없으므로 장래의 저전압 응용에 바람직하지 못하며, 제조프로세스 변동의 영향을 받기 쉬워 전원노이즈(電源 niose)에 약함에 대해, 디지털ＤＬＬ은 전원노이즈와 제조프로세스, 전압, 온도 및 부하(ＰＶＴL)의 영향에 강하다. 또한, 아날로그ＤＬＬ과 비교하여, 디지털ＤＬＬ은 대기전류 소비가 낮고, 록킹시간도 짧다고 기재되어 있다.
또한, 하기 비특허문헌 1에는, 디지털ＤＬＬ에서의 록킹을 위한 탐색시간 저감을 위한 바이너리(binary)·서치(search)·알고리즘(2분 탐사법)이 기재됨과 아울러, 레지스터제어나 카운터제어의 디지털ＤＬＬ보다 고속의 록킹시간을 가지는 축차근사(逐次近似)레지스터(ＳＡＲ) 제어의 디지털ＤＬＬ이 기재되어 있다. 6 비트의 지연선(遲延線)이 사용되면, 이론적으로는 ＳＡＲ제어의 디지털ＤＬＬ은 6 클럭주기의 록킹시간을 가지며, 긴 클럭 분배거리에서의 타이트한 동기(同期)를 유지하는 한편, 록킹시간을 단축할 수 있다고 기재되어 있다.
또한, 하기 비특허문헌 2에는, 디지털ＰＬＬ에 사용되는 디지털제어발진기가 기재되며, 이 발진기는 발진기의 ＬＣ탱크에 디지털 제어되는 다수의 양자화용량(量子化容量)을 포함하는 것이다.
게다가 또한, 하기 비특허문헌 3에는, 디지털제어발진기에 고정밀도 14 비트 전류출력 디지털·아날로그 변환회로(ＤＡＣ)를 포함하고, ＲＴＣ주파수의 입력클럭으로부터 고(高)체배의 주파수로 출력클럭을 록킹시키기 위해, 바이너리·서치·알고리즘을 사용한 주파수 체배회로(遞倍回路)가 기재되어 있다. ＲＴＣ주파수는 32768㎑이며, 출력클럭의 고체배의 주파수는 40∼60㎒이다.
한편, 잘 알려져 있는 바와 같이, 축차비교형 Ａ/Ｄ변환기에서 축차근사레지스터(ＳＡＲ)는 비교기의 출력과 로컬 Ｄ／Ａ변환기의 입력 사이에 접속되며, 비교기의 한쪽 입력단자와 다른쪽 입력단자에는 아날로그 입력신호와 로컬 Ｄ／Ａ변환기의 아날로그 출력신호가 공급된다. 아날로그 입력신호의 레벨에 로컬 Ｄ／Ａ변환기의 아날로그 출력신호의 레벨이 일치하도록, 2분 탐사법에 의해 축차근사레지스 터(ＳＡＲ)의 보유데이타가 축차(逐次)갱신됨으로써, 축차근사레지스터로부터 아날로그 입력신호의 디지털 변환 출력신호를 얻을 수 있다.
[비특허문헌 1] Guang-Kaai Dehng et al, "Clock-Deskew Buffer Using a ＳＡＲ-Controlled Delay -Locked Loop", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.35, NO.8, PP.1128-1136, AUGUST 2000.
[비특허문헌 2] Robert Bogdan Staszewski et al, "Digitally Controlled Oscillator(ＤＣＯ)-Based Architecture for RF Frequency Synthesis in a Deep-Submicron CMOS Process", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II : ANALOG AND DIGITAL SIGNAL PROCESSING, VOL.50, NO.11, NOVEMBER 2003 PP.815-828,
[비특허문헌 3] Rafael Fried et al, "A High Resolution Frequency Multiplier for Clock Signal Generation", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.31, NO.7, PP.1059-1062, July 1996.
본 발명자 등은 본 발명에 앞서, 시스템·온칩(ＳＯＣ)이나 마이크로 컴퓨터(ＭＣ) 등의 ＬＳＩ에 탑재되는 클럭분배용 ＦＬＬ(Frequency-Locked Loop)의 개발에 종사했다.
도 1은, 본 발명에 앞서 본 발명자 등에 의해 검토된 ＦＬＬ의 구성을 나타내는 도면이다.
이 ＦＬＬ은, 주파수비교부(ＦＣ)(30), 디지털제어부(20), 지연(遲延)링 발진부의 회로형식의 디지털제어발진기(ＤＣＯ)(10)로 구성되어 있다.
디지털제어발진기(10)는, 한쪽 입력단자에 리셋신호(Reset)가 공급되는 2입력ＮＡＮＤ게이트(11)와, 단위지연량(單位遲延量)(td)의 Ｎ-1 개의 지연셀을 포함하는 디지털제어가변지연회로(12), 출력버퍼(13)로 구성되어 있다. 디지털제어가변지연회로(12)의 지연단수 Ｎ-1은, 디지털제어부(20)에 의한 제어에 의해, 최소값 0에서 최대값 31의 임의 값으로 설정된다. 2입력ＮＡＮＤ게이트(11)도 단위지연량(td)을 가지고 있으므로, 지연링 발진부의 회로형식의 2입력ＮＡＮＤ게이트(11)와 디지털제어가변지연회로(12)와의 합계지연시간 Ｎ·td은, 최소지연시간 1·td으로부터 최대지연시간 32·td의 범위에서 설정될 수 있다.
2입력ＮＡＮＤ게이트(11)의 한쪽 입력단자의 리셋신호(Reset)를 로우레벨 "０"로부터 하이레벨 "１"로 변화시킴으로써, 지연링 발진부의 폐(閉)루프가 활성화되어, 발진클럭신호(ＣＬＫｍ)가 생성된다. 발진클럭신호(ＣＬＫｍ)가 입력단자에 공급되는 출력버퍼(13)의 출력단자로부터, 발진클럭출력신호(ＣＬＫｏｕｔ)가 생성된다. 디지털제어발진기(10)로부터 생성되는 발진클럭신호(ＣＬＫｍ)의 발진주파수(fosc)는, 2입력ＮＡＮＤ게이트(11)와 디지털제어가변지연회로(12)로 이루어지는 지연폐루프의 설정지연단수(設定遲延段數)(Ｎ)와 단위지연량(td)에 의해, 이하와 같이 결정된다.
fosc = 1/(2·Ｎ·td) …(1식)
디지털제어부(20)는, 디코더(decorder)(21)와, 축차근사(逐次近似)레지스터(ＳＡＲ)(22)와, 제어클럭생성회로(ＣＣＧ)(23)로 구성되어 있다. 축차근사레지스터(ＳＡＲ)(22)의 비트(bit) 수(數)는 12 비트로 할 수 있으며, 그것에 의해 원리적으로는 최대 4096까지의 지연제어가 가능하다. 그러나, 축차근사레지스터(ＳＡＲ)(22)의 비트 수는, ＰＶＴ변동에 의한 지연셀의 지연량 변동을 고려하여, 주파수비교부(ＦＣ)(30)의 프로그램·카운터(ＰＣ)(32)의 가변체배수(Ｍ)를 최대 2047로 설정할 수 있도록 11 비트 구성으로 했다. 여기서는, 설명의 간소화를 위해, 축차근사레지스터(22)의 비트 수는, 5 비트로 한다. 5 비트의 축차근사레지스터(ＳＡＲ)(22)의 데이타입력단자에 주파수비교부(30)의 주파수비교기(31)로부터의 비교출력신호(ＦＤｏｕｔ)가 공급되고, 축차근사레지스터(ＳＡＲ)(22)의 6개 타이밍 제어단자에 제어클럭신호생성회로(ＣＣＧ)(23)로부터의 6개 타이밍제어신호(ｃｋｓO∼ｃｋｓ5)가 공급된다. 또한, 제어클럭신호생성회로(ＣＣＧ)(23)의 입력단자에는, 기준주파수신호로서의 입력클럭신호(ＣＬＫｉｎ)가 공급된다. 축차근사레지스터(Ｓ ＡＲ)(22)의 5 비트의 출력데이타(Ｑ1∼Ｑ5)는 디코더(21)의 5개 입력단자에 공급되며, 디코더(21)로부터의 32개 디코딩 출력신호는 디지털제어발진기(10)의 디지털 제어가변지연회로(12)에 공급된다.
주파수비교부(30)는, 주파수비교기(ＦＤ)(31)와, 프로그램·카운터(ＰＣ)(32)로 구성되어 있다. 프로그램·카운터(ＰＣ)(32)는, 디지털제어발진기(10)로부터 생성되는 발진클럭신호(ＣＬＫｍ)의 클럭 수를 카운트 한다. 프로그램·카운터(ＰＣ)(32)는, 발진클럭신호(ＣＬＫｍ)의 클럭 수가 설정된 체배수에 도달할 때까지는 로우레벨(low level) "０"의 출력신호(Ｍｏｕｔ)를 출력하고, 체배수에 도달하면 하이레벨(high level) "１"의 출력신호(Ｍｏｕｔ)를 출력하도록 구성되어 있다. 주파수비교기(31)의 한쪽 입력단자와 다른쪽 입력단자에는, 기준주파수신호로서의 입력클럭신호(ＣＬＫｉｎ)와 프로그램·카운터(32)로부터의 출력신호(Ｍｏｕｔ)가 각각 공급된다. 주파수비교기(31)의 비교출력신호(ＦＤｏｕｔ)는, 입력클럭신호(ＣＬＫｉｎ)가 입력된 시점에서의 프로그램·카운터(32)의 출력신호(Ｍｏｕｔ)의 로우레벨 "０" 또는 하이레벨 "１"에 대응한 값으로서 디지털제어부(20)의 축차근사레지스터(ＳＡＲ)(22)에 공급된다. 프로그램·카운터(32)의 체배수(Ｍ)는, 체배수설정입력단자(Ｍｉｎ)로부터 공급되는 체배수설정데이타에 의해 가변설정 가능하게 된다.
도 2는, 도 1에 나타낸 ＰＬＬ의 디지털제어발진기(10)의 디지털제어가변지연회로(12)의 구성을 나타내는 도면이다. 디지털제어가변지연회로(12)는, 디지털제어발진기(10)의 2입력ＮＡＮＤ게이트(11)의 출력에 접속된 32개 지연유닛(ＤＵ0… ＤＵ31)과 32개 스위치(ＳＷ0…ＳＷ31)에 의해 구성되어 있다. 32개 지연유닛(ＤＵ0…ＤＵ31)의 각(各) 지연유닛은 단위지연량(td)을 가지며, 32개 지연유닛(ＤＵ0…ＤＵ31)의 직렬접속은 2입력ＮＡＮＤ게이트(11)의 출력단자와 다른쪽 입력단자 사이에 접속되어 있다. 발진클럭신호(ＣＬＫｍ)가 생성되는 출력노드와 32개 지연유닛(ＤＵ0…ＤＵ31)의 32개 입력단자 사이에는 32개 스위치(ＳＷ0…ＳＷ31)가 접속되며, 32개 스위치(ＳＷ0…ＳＷ31)의 제어입력은 디지털제어부(20)의 디코더(21)의 32개 출력신호(ＯｕｔO…Ｏｕｔ31)에 의해 구동된다.
디지털제어부(20)의 축차근사레지스터(22)의 5 비트의 출력데이타(Ｑ1∼Ｑ5)가 공급되는 디코더(21)의 32개 출력신호(ＯｕｔO…Ｏｕｔ31)에 응답하여, 32개 스위치(ＳＷ0…ＳＷ31)의 선택된 1개 스위치만이 온 상태로 제어되고, 다른 31개 스위치는 오프 상태로 제어된다. 온 상태로 제어되는 1개 스위치의 장소에 의해, 상기 (1식)의 2입력ＮＡＮＤ게이트(11)와 디지털제어가변지연회로(12)로 이루어지는 지연폐루프의 설정지연단수(Ｎ)가 설정될 수 있다. 최초 스위치(ＳＷO)가 온 상태로 제어되면, 설정지연단수(Ｎ)는 최소 1로 설정되며, 디지털제어발진기(10)의 발진주파수(fOSC)는 최대발진주파수 fosc(max) = 1/(2·td)가 된다. 또한, 최후 스위치(ＳＷ31)가 온 상태로 제어되면, 설정지연단수(Ｎ)는 최대 32로 설정되며, 디지털제어발진기(10)의 발진주파수(fOSC)는 최소발진주파수 fosc(ｍini) = 1/(64·td)가 된다.
따라서, 도 1에 나타내는 ＦＬＬ회로는, ＬＳＩ 내부회로에 공급되는 클럭신 호의 주파수를 가변설정하는 것이 가능하다. 기준주파수신호로서의 입력클럭신호(ＣＬＫｉｎ)의 주파수(fREF)가 일정해도, 프로그램·카운터(32)의 체배수(Ｍ)를 가변설정함으로써, 디지털제어발진기(10)의 발진주파수(fosc)를 변화시키는 것이 가능하다.
즉, 주파수비교기(31)의 한쪽 입력단자의 주파수(fREF)의 기준주파수신호로서의 입력클럭신호(ＣＬＫｉｎ)의 주파수와 다른쪽 입력단자의 가변체배수(Ｍ)의 프로그램·카운터(32)로부터의 카운트 결과에 의한 출력신호(Ｍｏｕｔ)의 주파수가 일치하면, 다음 식의 관계가 성립한다.
fREF = fosc/Ｍ …(2식)
따라서, 상기 (1식)과 상기 (2식)으로부터, 다음 식의 관계가 성립한다.
fosc = l/(2·Ｎ·td)
= Ｍ·fREF …(3식)
fREF = 1/(2·Ｎ·Ｍ·td) …(4식)
즉, 프로그램·카운터(32)의 체배수(Ｍ)를 가변설정함으로써, 디지털제어발진기(10)의 설정지연단수(Ｎ)가 변화하여 기준주파수(fREF)의 Ｍ배의 발진주파수(fosc)가 생성된다. 이것은, 프로그램·카운터(32)의 체배수(Ｍ)가 증가했다고 하면, 주파수비교기(31)에서의 기준주파수(fREF)와 가변체배수(Ｍ)의 프로그램·카운 터(32)로부터의 출력신호(Ｍｏｕｔ)의 주파수가 일치하도록 디지털제어부(20)의 축차근사레지스터(ＳＡＲ)(22)의 보유데이타가 축차갱신되는 것이다. 결과적으로, 상기 (3식)으로부터 분명한 바와 같이, 프로그램·카운터(32)의 체배수(Ｍ)의 증가에 의해, 기준주파수(fREF)의 주파수 체배수가 증가하고, 그것과 반비례하여 디지털제어발진기(10)의 설정지연단수(Ｎ)는 감소하게 된다.
축차근사레지스터(22)의 실제 비트 수는 12 비트이며, 그것에 의해 주파수비교부(30)의 11 비트 구성의 프로그램·카운터(32)의 가변체배수(Ｍ)는 최대 2047로 설정될 수 있다. 예를 들면, 입력클럭신호(ＣＬＫｉｎ)의 기준주파수(fREF)가 30㎑로서, 프로그램·카운터(32)의 가변체배수(Ｍ)가 최대 2047로 설정되었다고 하면, 디지털제어발진기(10)의 발진주파수(fosc)는 약 60㎒가 되고, ＬＳＩ 내부회로는 고속동작을 실행한다. 또한, 가변체배수(Ｍ)가 약 절반인 1028로 설정되었다고 하면, 발진주파수(fosc)는 약 30㎒가 되고, ＬＳＩ 내부회로는 중속(中速)동작을 실행한다. 또한, 가변체배수(Ｍ)가 약 10분의 1인 약 205로 설정되었다고 하면, 발진주파수(fosc)는 약 6㎒가 되고, ＬＳＩ 내부회로는 저속동작을 실행한다.
이하에서, 입력클럭신호(ＣＬＫｉｎ)의 기준주파수(fREF)가 어떤 값으로 설정되고, 프로그램·카운터(32)의 체배수(Ｍ)가 어떤 값으로 설정되며, 디지털제어발진기(10)의 단위지연량(td)이 이미 알려진 경우에, 축차근사레지스터(ＳＡＲ)(22)가 어떻게 하여 디지털제어발진기(10)의 설정지연단수(Ｎ)를 결정하는지를 설명한 다.
도 3은, 도 1에 나타낸 본 발명에 앞서 본 발명자 등에 의해 검토된 ＰＬＬ에서, 기준주파수(fREF), 체배수(Ｍ), 단위지연량(td)이 이미 알려진 경우에, 축차근사레지스터(ＳＡＲ)(22)에 어떻게 하여 디지털제어발진기(10)의 설정지연단수(Ｎ)가 결정되는지를 설명하는 도면이다. 한편, 도 3에서의 설정지연단수(Ｎ)의 결정 알고리즘은, 상기 비특허문헌 1에 기재된 바이너리·서치·알고리즘(2분 탐사법)에 근거하는 것이다.
또한, 도 5는, 도 1에 나타낸 본 발명에 앞서 본 발명자 등에 의해 검토된 ＦＬＬ에서, 디지털제어발진기(10)의 설정지연단수(Ｎ)를 결정하기 위한 디지털제어부(20)에서의 축차근사레지스터(ＳＡＲ)(22)와 제어클럭생성회로(ＣＣＧ)(23)의 구성을 나타내는 도면이다.
우선, 도 5의 축차근사레지스터(ＳＡＲ)(22)는, 데이타입력단자(Ｄ)에 위상 주파수비교부(30)의 주파수비교기(31)의 비교출력신호(ＦＤｏｕｔ)가 공통으로 공급되는 5개 플립플롭(flipflop)(ＦＦ1∼ＦＦ5)에 의해 구성되어 있다. 축차근사레지스터(ＳＡＲ)(22)에는, 제어클럭생성회로(ＣＣＧ)(23)로부터 생성되는 멀티클럭신호(ｃｋｓO∼ｃｋｓ5)가 공급된다.
제어클럭생성회로(ＣＣＧ)(23)로부터의 제 1 클럭신호(ｃｋｓO)는, 제 1 플립플롭(ＦＦ1)의 세트단자(Ｓ1)와 제 2 플립플롭(ＦＦ2)∼제 5 플립플롭(ＦＦ5)의 리셋단자(Ｒ)에 공급된다. 제어클럭생성회로(ＣＣＧ)(23)로부터의 제 2 클럭신호 (ｃｋｓ1)는, 제 1 플립플롭(ＦＦ1)의 클럭단자(Ｃ1)와 제 2 플립플롭(ＦＦ2)의 세트단자(Ｓ2)에 공급된다. 제어클럭생성회로(ＣＣＧ)(23)로부터의 제 3 클럭신호(ｃｋｓ2)는, 제 2 플립플롭(ＦＦ2)의 클럭단자(Ｃ2)와 제 3 플립플롭(ＦＦ3)의 세트단자(Ｓ3)에 공급된다. 제어클럭생성회로(ＣＣＧ)(23)로부터의 제 4 클럭신호(ｃｋｓ3)는, 제 3 플립플롭(ＦＦ3)의 클럭단자(Ｃ3)와 제4 플립플롭(ＦＦ4)의 세트단자(Ｓ4)에 공급된다. 제어클럭생성회로(ＣＣＧ)(23)로부터의 제 5 클럭신호(ｃｋｓ4)는, 제 4 플립플롭(ＦＦ4)의 클럭단자(Ｃ4)와 제 5 플립플롭(ＦＦ5)의 세트단자(Ｓ5)에 공급된다. 제어클럭생성회로(ＣＣＧ)(23)로부터의 제 6 클럭신호(ｃｋｓ5)는, 제 5 플립플롭(ＦＦ5)의 클럭단자(Ｃ5)에 공급된다.
도 5의 제어클럭생성회로(ＣＣＧ)(23)는, 4개 플립플롭(ＦＦ6∼ＦＦ9)과 6개 ＡＮＤ게이트(ＡＮＤ1∼ＡＮＤ6)에 의해 구성되어 있다. 기준주파수신호로서의 입력클럭신호(ＣＬＫｉｎ)가, 제 1 플립플롭(ＦＦ6)의 클럭단자(Ｃ)와 제 1 ＡＮＤ게이트(ＡＮＤ1)∼제 5 ＡＮＤ게이트(ＡＮＤ5)의 제 4 입력단자와 제 6 ＡＮＤ게이트(ＡＮＤ6)의 제 2입력단자에 공급된다. 제 1 플립플롭(ＦＦ6)의 반전(反轉)데이타출력단자(Ｄｑlb)는, 제 1 플립플롭(ＦＦ6)의 데이타입력단자(Ｄ)와 제 2 플립플롭(ＦＦ7)의 클럭단자(Ｃ)와 제 1, 제 3, 제 5 ＡＮＤ게이트(ＡＮＤ1, 3 , 5)의 제 3 입력단자에 공급된다. 제 1 플립플롭(ＦＦ6)의 비반전(非反轉)데이타출력단자(Ｄｑ1)는, 제 2, 제 4 ＡＮＤ게이트(ＡＮＤ2, 4)의 제 3 입력단자에 공급된다. 제 2 플립플롭(ＦＦ7)의 반전데이타출력단자(Ｄｑ2b)는, 제 2 플립플롭(ＦＦ7)의 데이타입력단자(Ｄ)와 제 3 플립플롭(ＦＦ8)의 클럭단자(Ｃ)와 제 1, 제 2 , 제 5 ＡＮＤ 게이트(ＡＮＤ1, 2, 5)의 제 2 입력단자에 공급된다. 제 2 플립플롭(ＦＦ7)의 비반전데이타출력단자(Ｄｑ2)는, 제 3, 제 4 ＡＮＤ게이트(ＡＮＤ3, 4)의 제 2 입력단자에 공급된다. 제 3 플립플롭(ＦＦ8)의 반전데이타출력단자(Ｄｑ3b)는, 제 3 플립플롭(ＦＦ8)의 데이타입력단자(Ｄ)와 제 1∼제 4 ＡＮＤ게이트(ＡＮＤ1∼4)의 제 1 입력단자에 공급된다. 제 3 플립플롭(ＦＦ8)의 비반전데이타출력단자(Ｄｑ3)는, 제 5 ＡＮＤ게이트(ＡＮＤ5)의 제 1 입력단자에 공급된다. 제 1, 제 2, 제 3, 제 4, 제 5 ＡＮＤ게이트(ＡＮＤ1, 2, 3, 4, 5)의 출력단자로부터, 제 1, 제 2, 제 3, 제 4, 제 5 클럭신호(ｃｋｓO, ｃｋｓ1, ｃｋｓ2, ｃｋｓ3, ｃｋｓ4)가 생성되어, 축차근사레지스터(ＳＡＲ)(22)에 공급된다. 제 5 ＡＮＤ게이트(ＡＮＤ5)의 출력단자로부터 생성된 제 5 클럭신호(ｃｋｓ4)는 인버터(ＩＮＶ)를 통해 제 4 플립플롭(ＦＦ9)의 클럭단자(Ｃ)에 공급되며, 제 4 플립플롭(ＦＦ9)의 데이타입력단자(Ｄ)에는 전원전압 Ｖdd의 하이레벨 "１"이 공급되어 있다. 제 4 플립플롭(ＦＦ9)의 비반전데이타출력단자(Ｄｑ4)는 제 6 ＡＮＤ게이트(ＡＮＤ6)의 제 1 입력단자에 공급되며, 제 6 ＡＮＤ게이트(ＡＮＤ6)의 출력단자로부터 제 6 클럭신호(ｃｋｓ5)가 생성되어, 축차근사레지스터(ＳＡＲ)(22)의 제 5 플립플롭(ＦＦ5)의 클럭단자(Ｃ5)에 공급된다. 또한, 제 1 ＡＮＤ게이트(ＡＮＤ1)의 출력단자로부터 생성되는 제 1 클럭신호(ｃｋｓO)는, 제 1∼제 4 플립플롭(ＦＦ6∼9)의 리셋단자(Ｒ)에 공급된다.
도 6은, 도 5에 나타낸 디지털제어부(20)에서의 축차근사레지스터(ＳＡＲ)(22)와 제어클럭생성회로(ＣＣＧ)(23)의 각부(各部)의 파형을 나타낸 것으로, 도 1의 ＦＬＬ에서 디지털제어발진기(10)의 설정지연단수(Ｎ)가 결정되는 모양을 나타내는 도면이다.
기준주파수(fREF)를 가지는 입력클럭신호(ＣＬＫｉｎ)의 도 1에 나타내는 ＦＬＬ에 대한 공급이 이미 개시되어 있고, 도 6의 스텝 0에서 프로그램·카운터(32)의 체배수(Ｍ)가 소정 값으로 설정되어 도 1의 ＦＬＬ의 록킹(locking)동작이 개시된 것으로 한다. 우선, 스텝 0으로부터 이전의 초기상태로서, 제어클럭생성회로(ＣＣＧ)(23)의 3개 플립플롭(ＦＦ6∼ＦＦ8)의 비반전데이타출력단자(Ｄｑ1∼Ｄｑ3)는 전부 로우레벨 "０"이 되고, 반전데이타출력단자(Ｄｑlb∼Ｄｑ3b)는 전부 하이레벨 "１"이 되어 있다.
이 상태에서, 스텝 0의 타이밍에서 하이레벨 "１"의 입력클럭신호(ＣＬＫｉｎ)가 제어클럭생성회로(ＣＣＧ)(23)에 공급됨으로써, 제 1 ＡＮＤ게이트(ＡＮＤ1)의 출력단자로부터, 하이레벨 "１"의 제 1 클럭신호(ｃｋｓO)가 생성된다. 제 1 ＡＮＤ게이트(ＡＮＤ1)의 출력단자로부터 생성된 하이레벨 "１"의 제 1 클럭신호(ｃｋｓO)는 4개 플립플롭(ＦＦ6∼ＦＦ9)의 리셋단자(Ｒ)에 공통으로 공급되므로, 4 개 플립플롭(ＦＦ6∼ＦＦ9)은 전부 리셋상태로 구동된다. 그 결과, 4개의 플립플롭(ＦＦ6∼ＦＦ9)의 비반전데이타출력단자(Ｄｑ1∼Ｄｑ4)는 전부 로우레벨 "０"이며, 또한 3개의 플립플롭(ＦＦ6∼ＦＦ8)의 반전데이타출력단자(Ｄｑlb ∼Ｄｑ3b)는 전부 하이레벨 "１"이다.
다음 스텝 1에서 입력클럭신호(ＣＬＫｉｎ)가 로우레벨 "０"로부터 하이레벨 "１"로 변화하면, 제어클럭생성회로(23)의 1단(段)째 플립플롭(ＦＦ6)의 반전데이 타출력단자(Ｄqlb)의 하이레벨 "１"로 데이타입력단자(Ｄ)가 응답하고, 1단째 플립플롭(ＦＦ6)은 세트상태로 구동된다. 따라서, 스텝 1의 타이밍에서, 1단째 플립플롭(ＦＦ6)의 비반전데이타출력단자(Ｄｑ1)는 로우레벨 "０"로부터 하이레벨 "１"로 변화함에 따라, 제 2 ＡＮＤ게이트(ＡＮＤ2)의 출력단자로부터, 하이레벨 "１"의 제 2 클럭신호(ｃｋｓ1)가 생성된다.
또한 다음 스텝 2에서 입력클럭신호(ＣＬＫｉｎ)가 로우레벨 "０"로부터 하이레벨 "１"로 변화하면, 제어클럭생성회로(23)의 1단째 플립플롭(ＦＦ6)의 반전데이타출력단자(Ｄｑlb)의 로우레벨 "０"로 데이타입력단자(Ｄ)가 응답하고, 1단째 플립플롭(ＦＦ6)은 리셋상태로 구동된다. 따라서, 스텝 2의 타이밍에서, 1단째 플립플롭(ＦＦ6)의 반전데이타출력단자(Ｄｑlb)는 로우레벨 "０"로부터 하이레벨 "１"로 변화함에 따라, 2단째 플립플롭(ＦＦ7)의 반전데이타출력단자(Ｄｑlb)의 하이레벨 "１"로 데이타입력단자(Ｄ)가 응답하고, 2단째 플립플롭(ＦＦ7)은 세트상태로 구동된다. 이 스텝2의 타이밍에서, 2단째 플립플롭(ＦＦ7)7의 비반전데이타출력단자(Ｄｑ2)는 로우레벨 "０"로부터 하이레벨 "１"로 변화함에 따라, 제 3 ＡＮＤ게이트(ＡＮＤ3)의 출력단자로부터, 하이레벨 "１"의 제 3 클럭신호(ｃｋｓ2)가 생성된다.
또한 다음 스텝 3에서 입력클럭신호(ＣＬＫｉｎ)가 로우레벨 "０"로부터 하이레벨 "１"로 변화하면, 제어클럭생성회로(23)의 1단째 플립플롭(ＦＦ6)의 반전데이타출력단자(Ｄｑlb)의 하이레벨 "１"로 데이타입력단자(Ｄ)가 응답하고, 1단째 플립플롭(ＦＦ6)은 세트상태로 구동된다. 따라서, 스텝 3의 타이밍에서, 1단째 플 립플롭(ＦＦ6)의 비반전데이타출력단자(Ｄｑ1)는 로우레벨 "０"로부터 하이레벨 "１"로 변화함에 따라, 2단째 플립플롭(ＦＦ7)은 세트상태로 유지되고, 3단째 플립플롭(ＦＦ8)은 리셋상태로 유지되어 있다. 따라서, 이 스텝 3의 타이밍에서, 제 4 ＡＮＤ게이트(ＡＮＤ4)의 출력단자로부터, 하이레벨 "１"의 제 4 클럭신호(ｃｋｓ3)가 생성된다.
게다가 또한 다음 스텝 4에서 입력클럭신호(ＣＬＫｉｎ)가 로우레벨 "０"로부터 하이레벨 "１"로 변화하면, 제어클럭생성회로(23)의 1단째 플립플롭(ＦＦ6)의 반전데이타출력단자(Ｄｑlb)의 로우레벨 "０"로 데이타입력단자(Ｄ)가 응답하고, 1단째 플립플롭(ＦＦ6)은 리셋상태로 구동된다. 따라서, 스텝 4의 타이밍에서, 1단째 플립플롭(ＦＦ6)의 반전데이타출력단자(Ｄｑlb)는 로우레벨 "０"로부터 하이레벨 "１"로 변화함에 따라, 2단째 플립플롭(ＦＦ7)의 반전데이타출력단자(Ｄｑ2b)의 로우레벨 "０"로 데이타입력단자(Ｄ)가 응답하고, 2단째 플립플롭(ＦＦ7)은 리셋상태로 구동된다. 이 스텝 4의 타이밍에서, 2단째 플립플롭(ＦＦ7)의 비반전데이타출력단자(Ｄｑ2)는 로우레벨 "０"로부터 하이레벨 "１"로 변화하면, 3단째 플립플롭(ＦＦ8)의 반전데이타출력단자(Ｄｑ3b)의 하이레벨 "１"로 데이타입력단자(Ｄ)가 응답하고, 3단째 플립플롭(ＦＦ8)은 세트상태로 구동된다. 따라서, 이 스텝 4의 타이밍에서, 제 5 ＡＮＤ게이트(ＡＮＤ5)의 출력단자로부터, 하이레벨 "１"의 제 5 클럭신호(ｃｋｓ4)가 생성된다.
이 스텝 4과 다음 스텝 5 사이에서, 입력클럭신호(ＣＬＫｉｎ)가 하이레벨 "１"로부터 로우레벨 "０"로 변화하면, 제 5 ＡＮＤ게이트(ＡＮＤ5)의 출력단자의 제 5 클럭신호(ｃｋｓ4)도 하이레벨 "１"로부터 로우레벨 "０"로 변화한다. 따라서, 인버터(ＩＮＶ)를 통해 제 4 플립플롭(ＦＦ9)의 클럭단자(Ｃ)에 공급되는 신호는 로우레벨 "０"로부터 하이레벨 "１"로 변화하므로, 데이타입력단자(Ｄ)에 공급된 전원전압 Ｖdd의 하이레벨 "１"에 의해, 제 4 플립플롭(ＦＦ9)은 세트상태로 구동된다. 따라서, 제 4 플립플롭(ＦＦ9)의 비반전데이타출력단자(Ｄｑ4)는, 하이레벨 "１"로 유지된다. 그 결과, 스텝 5 이후에서는 입력클럭신호(ＣＬＫｉｎ)의 하이레벨 "１"과 로우레벨 "０" 사이의 변화에 응답하여 제 6 ＡＮＤ게이트(ＡＮＤ6)의 출력단자의 제 6 클럭신호(ｃｋｓ5)도 하이레벨 "１"과 로우레벨 "０" 사이에서 변화한다.
한편, 최초 스텝 0의 타이밍에서 최초로 생성된 하이레벨 "１"의 제 1 클럭신호(ｃｋｓO)는, 축차근사레지스터(ＳＡＲ)(22)의 제 1 플립플롭(ＦＦ1)의 세트단자(Ｓ1)와 제 2 플립플롭(ＦＦ2)∼제 5 플립플롭(ＦＦ5)의 리셋단자(Ｒ)에 공급된다. 따라서, 스텝 0의 타이밍에서는, 축차근사레지스터(ＳＡＲ)(22)의 내부에서 제 1 플립플롭(ＦＦ1)은 세트상태로 구동되며, 그 외의 제 2 플립플롭(ＦＦ2)∼제 5 플립플롭(ＦＦ5)은 리셋상태로 구동된다. 그 결과, 축차근사레지스터(ＳＡＲ)(22)로부터 디코더(21)에 공급되는 5 비트의 출력데이타(Ｑ1, Ｑ2, Ｑ3, Ｑ4, Ｑ5)는, "１００００"의 초기코드를 가지는 제어 워드(word)가 된다.
이렇게 하면, 도 2에 나타내는 디코더(21)는 "１００００"의 코드를 가지는 축차근사레지스터(ＳＡＲ)(22)의 5 비트의 출력데이타(Ｑ1∼Ｑ5)에 응답하고, 32개의 출력신호(Ｏｕｔ0∼Ｏｕｔ31) 중 선택된 1개의 출력신호(Ｏｕｔ16)만을 하이레 벨 "１"로 하고, 다른 모든 출력신호를 로우레벨 "０"로 한다. 따라서, 도 2에 나타내는 디지털제어발진기(10)의 디지털제어가변지연회로(12)에서 32개 스위치(ＳＷO∼ＳＷ31)의 중간의 1개 스위치(ＳＷ16)만이 온 상태로 제어되고, 다른 모든 스위치는 오프 상태로 제어된다. 이때의 디지털제어발진기(10)의 2입력ＮＡＮＤ게이트(11)와 디지털제어가변지연회로(12)로 이루어지는 지연폐루프의 설정지연단수(Ｎ)는 최소값 1과 최대값 32의 절반인 16이 된다. 따라서, 디지털제어발진기(10)는, 발진주파수 fosc = 1/(2·16·td)에서 발진동작을 개시한다. 한편, 단위지연량(td)은, ＬＳＩ 제조프로세스의 편차나 전원전압이나 온도의 변동의 영향에 의해 변동한다.
도 1에 나타내는 ＦＬＬ에서 디지털제어발진기(10)가 제 1 회째 발진동작을 개시하면, 발진클럭신호(ＣＬＫｍ)는 프로그램·카운터(32)에서 미리 설정된 가변체배수(Ｍ)에 따라 클럭 수가 카운트 된다. 주파수비교기(31)에는, 기준주파수신호로서의 입력클럭신호(ＣＬＫｉｎ)와 프로그램·카운터(32)로부터의 클럭 수 카운트 결과를 나타내는 출력신호(Ｍｏｕｔ)가 각각 공급된다. 주파수비교기(31)의 비교출력신호(ＦＤｏｕｔ)는, 입력클럭신호(ＣＬＫｉｎ)가 입력된 시점의 프로그램·카운터(32)로부터의 출력신호(Ｍｏｕｔ)의 레벨에 대응한 로우레벨 "０" 또는 하이레벨 "１"로서 디지털제어부(20)의 축차근사레지스터(ＳＡＲ)(22)에 공급된다. 단위지연량(td)의 변동에 의해 발진클럭신호(ＣＬＫｍ)의 주파수는, 목표로 하는 주파수보다 낮은 경우도 있고, 높은 경우도 있다. 주파수가 낮은 경우에는 주파수비교 기(31)의 비교출력신호(ＦＤｏｕｔ)는 로우레벨 "０"이 되고, 주파수가 높은 경우에는 주파수비교기(31)의 비교출력신호(ＦＤｏｕｔ)는 하이레벨 "１"이 된다.
축차근사레지스터(ＳＡＲ)(22)의 초기코드"１００００"를 이용한 도 1의 ＦＬＬ의 디지털제어발진기(10)의 제 1 회째 발진동작의 주파수의 낮고 높음의 결과를 나타내는 비교출력신호(ＦＤｏｕｔ)의 신호레벨은, 다음과 같이 하여 축차근사레지스터(ＳＡＲ)(22)의 제 1 플립플롭(ＦＦ1)에 저장된다. 그것은, 도 6의 스텝 1의 타이밍에서, 도 5의 제 1 플립플롭(ＦＦ1)의 클럭단자(Ｃ1)에 공급되는 제 2 클럭신호(ｃｋｓ1)의 하이레벨 "１"에 응답하여 비교출력신호(ＦＤｏｕｔ)의 신호레벨이 데이타입력단자(Ｄ)로부터 저장된다. 예를 들면, 발진클럭(ＣＬＫｍ)의 주파수가 낮은 경우의 로우레벨 "０"에 의해 제 1 플립플롭(ＦＦ1)은 리셋되므로, 축차근사레지스터(ＳＡＲ)(22)의 1 비트째 출력데이타(Ｑ1)는 로우레벨 "０"이 된다. 또한, 주파수가 높은 경우의 하이레벨 "１"에 의해 제 1 플립플롭(ＦＦ1)은 세트되므로, 축차근사레지스터(ＳＡＲ)(22)의 1 비트째 출력데이타(Ｑ1)는 하이레벨 "１"이 된다. 어느 경우에도, 제 2 클럭신호(ｃｋｓ1)의 하이레벨 "１"은 제 2 플립플롭(ＦＦ2)의 세트단자(Ｓ2)에 공급되므로, 축차근사레지스터(ＳＡＲ)(22)의 2 비트째 출력데이타(Ｑ2)는 하이레벨 "１"이 된다. 또한, 축차근사레지스터(ＳＡＲ)(22)의 3 비트째로부터 5 비트째 출력데이타(Ｑ3, Ｑ4, Ｑ5)는, "０００"의 데이타 코드로 유지되어 있다.
도 3의 스텝 1은, 축차근사레지스터(22)의 스텝 0의 초기코드 "１００００"를 이용한 ＦＬＬ의 디지털제어발진기의 제 1 회째 발진동작의 결과인 비교출력신 호(ＦＤｏｕｔ)를 사용한 주파수의 낮고 높음에 대응하는 축차근사레지스터(22)의 1 비트째 출력데이타(Ｑ1)의 비트·패턴을 나타내고 있다. 1 비트째 출력데이타(Ｑ1)가 로우레벨 "０"인 때는 주파수가 낮은 경우를 나타내고 있고, 축차근사레지스터(22)의 제어코드는 "０１０００"로 변경되어, 스텝 2의 ＦＬＬ의 디지털제어발진기의 제 2 회째 발진동작이 개시된다. 1 비트째 출력데이타(Ｑ1)가 하이레벨 "１"인 때는 주파수가 높은 경우를 나타내고 있고, 축차근사레지스터(22)의 제어코드는 "１１０００"으로 변경되어, 스텝 2의 ＦＬＬ의 디지털제어발진기의 제 2 회째 발진동작이 개시된다.
도 6의 스텝 2에서 도 1에 나타내는 ＦＬＬ에서 디지털제어발진기(10)가 제 2 회째 발진동작을 개시하면, 제 2 회째 발진동작의 주파수의 낮고 높음의 결과를 나타내는 비교출력신호(ＦＤｏｕｔ)의 신호레벨은, 다음과 같이 하여 축차근사레지스터(ＳＡＲ)(22)의 제 2 플립플롭(ＦＦ2)에 저장된다. 그것은, 도 6의 스텝 2의 타이밍에서, 도 5의 제 2 플립플롭(ＦＦ2)의 클럭단자(Ｃ2)에 공급되는 제 3 클럭신호(ｃｋｓ2)의 하이레벨 "１"에 응답하여, 비교출력신호(ＦＤｏｕｔ)의 신호레벨이 데이타입력단자(Ｄ)로부터 저장된다. 예를 들면, 주파수가 낮은 경우의 로우레벨 "０"에 의해 제 2 플립플롭(ＦＦ2)은 리셋되므로, 축차근사레지스터(ＳＡＲ)(22)의 2 비트째 출력데이타(Ｑ2)는 로우레벨 "０"이 된다. 또한, 주파수가 높은 경우의 하이레벨 "１"에 의해 제 2 플립플롭(ＦＦ2)은 세트되므로, 축차근사레지스터(ＳＡＲ)(22)의 2 비트째 출력데이타(Ｑ2)는 하이레벨 "１"이 된다. 어느 경우에도, 제 3 클럭신호(ｃｋｓ2)의 하이레벨 "１"은 제 3 플립플롭(ＦＦ3)의 세트단자 (Ｓ3)에 공급되므로, 축차근사레지스터(ＳＡＲ)(22)의 3 비트째 출력데이타(Ｑ4)는 하이레벨 "１"이 된다. 또한, 축차근사레지스터(ＳＡＲ)(22)의 4 비트째로부터 5 비트째 출력데이타(Ｑ4, Ｑ5)는, "００"의 데이타 코드로 유지되어 있다.
도 3의 스텝 2은, 축차근사레지스터(22)의 스텝 1의 제어코드 "０１０００" 또는 제어코드 "１１０００"를 이용한 제 2 회째 발진동작의 결과인 비교출력신호(ＦＤｏｕｔ)를 사용한 주파수의 낮고 높음에 대응하는 축차근사레지스터(22)의 2 비트째 출력데이타(Ｑ2)의 비트·패턴을 나타내고 있다. 2 비트째 출력데이타(Ｑ2)가 로우레벨 "０"인 때는 주파수가 낮은 경우를 나타내고 있고, 축차근사레지스터(22)의 제어코드는 "００１００" 또는 "１０１００"으로 변경되어, 스텝 3의 ＦＬＬ의 디지털제어발진기의 제 3 회째 발진동작이 개시된다. 2 비트째 출력데이타 Ｑ2가 하이레벨 "１"인 때는 주파수가 높은 경우를 나타내고 있고, 축차근사레지스터(22)의 제어코드는 "０１１００" 또는 "１１１００"으로 변경되어, 스텝 3의 ＦＬＬ의 디지털제어발진기의 제 3 회째 발진동작이 개시된다.
도 6의 스텝 3에서 도 1에 나타내는 ＦＬＬ에서 디지털제어발진기(10)가 제 3 회째 발진동작을 개시하면, 제 3 회째 발진동작의 주파수의 낮고 높음의 결과를 나타내는 비교출력신호(ＦＤｏｕｔ)의 신호레벨은, 다음과 같이 하여 축차근사레지스터(ＳＡＲ)(22)의 제 3 플립플롭(ＦＦ3)에 저장된다. 그것은, 도 6의 스텝 3의 타이밍에서, 도 5의 제 3 플립플롭(ＦＦ3)의 클럭단자(Ｃ3)에 공급되는 제 4 클럭신호(ｃｋｓ3)의 하이레벨 "１"에 응답하여, 비교출력신호(ＦＤｏｕｔ)의 신호레벨이 데이타입력단자(Ｄ)로부터 저장된다. 예를 들면, 주파수가 낮은 경우의 로우레 벨 "０"에 의해 제 3 플립플롭(ＦＦ3)은 리셋되므로, 축차근사레지스터(ＳＡＲ)(22)의 3 비트째 출력데이타(Ｑ3)는 로우레벨 "０"이 된다. 또한, 주파수가 높은 경우의 하이레벨 "１"에 의해 제 3 플립플롭(ＦＦ3)은 세트되므로, 축차근사레지스터(ＳＡＲ)(22)의 3 비트째 출력데이타(Ｑ3)는 하이레벨 "１"이 된다. 어느 경우에도, 제 4 클럭신호(ｃｋｓ3)의 하이레벨 "１"은 제 4 플립플롭(ＦＦ4)의 세트단자(Ｓ4)에 공급되므로, 축차근사레지스터(ＳＡＲ)(22)의 4 비트째 출력데이타(Ｑ4)는 하이레벨 "１"이 된다. 또한, 축차근사레지스터(ＳＡＲ)(22)의 5 비트째 출력데이타(Ｑ5)는, "０"의 데이타 코드로 유지되어 있다.
도 3의 스텝 3은, 축차근사레지스터(22)의 스텝 2의 제어코드 "００１００", "０１１００", "１０１００", "１１１００"의 어느 하나를 이용한 제 2 회째 발진동작의 결과인 비교출력신호(ＦＤｏｕｔ)를 사용한 주파수의 낮고 높음에 대응하는 축차근사레지스터(22)의 3 비트째 출력데이타(Ｑ3)의 비트·패턴을 나타내고 있다. 3 비트째 출력데이타(Ｑ3)가 로우레벨 "０"인 때는 주파수가 낮은 경우를 나타내고 있으며, 축차근사레지스터(22)의 좌측의 4개 제어코드의 어느 1개로 변경되어, 스텝 4의 ＦＬＬ의 디지털제어발진기의 제 4 회째 발진동작이 개시된다. 3 비트째 출력데이타(Ｑ3)가 하이레벨 "１"인 때는 주파수가 높은 경우를 나타내고 있으며, 축차근사레지스터(22)의 우측의 4개 제어코드의 어느 1개로 변경되어, 스텝 4의 ＦＬＬ의 디지털제어발진기의 제 4 회째 발진동작이 개시된다.
도 6의 스텝 4에서 도 1에 나타내는 ＦＬＬ에서 디지털제어발진기(10)가 제 4 회째 발진동작을 개시하면, 제 4 회째 발진동작의 주파수의 낮고 높음의 결과를 나타내는 비교출력신호(ＦＤｏｕｔ)의 신호레벨은, 다음과 같이 하여 축차근사레지스터(ＳＡＲ)(22)의 제 4 플립플롭(ＦＦ4)에 저장된다. 그것은, 도 6의 스텝 4의 타이밍에서, 도 5의 제 4 플립플롭(ＦＦ4)의 클럭단자(Ｃ4)에 공급되는 제 5 클럭신호(ｃｋｓ4)의 하이레벨 "１"에 응답하여 비교출력신호(ＦＤｏｕｔ)의 신호레벨이 데이타입력단자(Ｄ)로부터 저장된다. 예를 들면, 주파수가 낮은 경우의 로우레벨 "０"에 의해 제 4 플립플롭(ＦＦ4)은 리셋되므로, 축차근사레지스터(ＳＡＲ)(22)의 4 비트째 출력데이타(Ｑ4)는 로우레벨 "０"이 된다. 또한, 주파수가 높은 경우의 하이레벨 "１"에 의해 제 4 플립플롭(ＦＦ4)은 세트되므로, 축차근사레지스터(ＳＡＲ)(22)의 4 비트째 출력데이타(Ｑ4)는 하이레벨 "１"이 된다. 어느 경우에도, 제 5 클럭신호(ｃｋｓ4)의 하이레벨 "１"은 제 5 플립플롭(ＦＦ5)의 세트단자(Ｓ5)에도 공급되므로, 축차근사레지스터(ＳＡＲ)(22)의 5 비트째 출력데이타(Ｑ5)는 하이레벨 "１"이 된다.
도 3의 스텝 4은, 축차근사레지스터(22)의 스텝 3의 8개 제어코드의 어느 1개를 이용한 제 3 회째 발진동작의 결과인 비교출력신호(ＦＤｏｕｔ)를 사용한 주파수의 낮고 높음에 대응하는 축차근사레지스터(22)의 4 비트째 출력데이타(Ｑ4)의 비트·패턴을 나타내고 있다. 4 비트째 출력데이타(Ｑ4)가 로우레벨 "０"인 때는 주파수가 낮은 경우를 나타내고 있으며, 축차근사레지스터(22)의 좌측의 8개 제어코드의 어느 1개로 변경되어, 스텝 5의 ＦＬＬ의 디지털제어발진기의 제 5 회째 발진동작이 개시된다. 4 비트째 출력데이타(Ｑ4)가 하이레벨 "１"인 때는 주파수가 높은 경우를 나타내고 있으며, 축차근사레지스터(22)의 우측의 8개 제어코드의 어 느 1개로 변경되어, 스텝 5의 ＦＬＬ의 디지털제어발진기의 제 5 회째 발진동작이 개시된다.
도 6의 스텝 5에서 도 1에 나타내는 ＦＬＬ에서 디지털제어발진기(10)가 제 5 회째 발진동작을 개시하면, 제 4 회째 발진동작의 주파수의 낮고 높음의 결과를 나타내는 비교출력신호(ＦＤｏｕｔ)의 신호레벨은, 다음과 같이 하여 축차근사레지스터(ＳＡＲ)(22)의 제 5 플립플롭(ＦＦ5)에 저장된다. 그것은, 도 6의 스텝 5의 타이밍에서, 도 5의 제 5 플립플롭(ＦＦ5)의 클럭단자(Ｃ5)에 공급되는 제 6 클럭신호(ｃｋｓ5)의 하이레벨 "１"에 응답하여 비교출력신호(ＦＤｏｕｔ)의 신호레벨이 데이타입력단자(Ｄ)로부터 저장된다. 예를 들면, 주파수가 낮은 경우의 로우레벨 "０"에 의해 제 5 플립플롭(ＦＦ5)은 리셋되므로, 축차근사레지스터(ＳＡＲ)(22)의 5 비트째 출력데이타(Ｑ5)는 로우레벨 "０"이 된다. 또한, 주파수가 높은 경우의 하이레벨 "１"에 의해 제 5 플립플롭(ＦＦ5)은 세트되므로, 축차근사레지스터(ＳＡＲ)(22)의 5 비트째 출력데이타(Ｑ5)는 하이레벨 "１"이 된다.
도 3의 스텝 5은, 축차근사레지스터(22)의 스텝 4의 16개 제어코드의 어느 1개를 이용한 제 4 회째 발진동작의 결과인 비교출력신호(ＦＤｏｕｔ)를 사용한 주파수의 낮고 높음에 대응하는 축차근사레지스터(22)의 5 비트째 출력데이타(Ｑ5)의 비트·패턴을 포함하는 전(全) 비트 출력데이타(Ｑ1∼Ｑ5)를 나타내고 있다. 5 비트째 출력데이타(Ｑ5)가 로우레벨 "０"인 때는 주파수가 낮은 경우를 나타내고 있으며, 축차근사레지스터(22)의 좌측의 16개 디시멀(decimal) 값이 짝수의 최종 제어코드의 어느 1개로 변경되고, ＦＬＬ의 디지털제어발진기(10)의 설정지연단수 (Ｎ)가 최종적으로 설정되어, 정식(正式)인 발진동작이 개시된다. 5 비트째 출력데이타(Ｑ5)가 하이레벨 "１"인 때는 주파수가 높은 경우를 나타내고 있으며, 축차근사레지스터(22)의 우측의 16개 디시멀(decimal) 값이 홀수의 최종 제어코드의 어느 1개로 변경되고, ＦＬＬ의 디지털제어발진기(10)의 설정지연단수(Ｎ)가 최종적으로 설정되어, 정식(正式)인 발진동작이 개시된다.
이상과 같이 하여, 도 1에 나타낸 본 발명에 앞서 본 발명자 등에 의해 검토된 ＦＬＬ에서, 기준주파수(fREF), 단위지연량(td)이 이미 알려진 경우에, 체배수(Ｍ)의 값이 결정됨으로써, 축차근사레지스터(ＳＡＲ)(22)에 디지털제어발진기(10)의 설정지연단수(Ｎ)가 결정되는 것이다.
도 4는, 도 1에 나타낸 ＬＬ에서, 가변체배기로서의 프로그램·카운터(32)의 가변체배수(Ｍ)와 디지털제어발진기(10)의 설정지연단수(Ｎ)의 관계를 나타내는 도면이다.
상기 (4식)로부터 명확한 바와 같이, 기준주파수(fREF)와 단위지연량(td)이 일정하면, 가변체배수(Ｍ)와 설정지연단수(Ｎ)는 역비례 관계이다. 즉, 가변체배수(Ｍ)가 감소하면 설정지연단수(Ｎ)는 증가하고, 가변체배수(Ｍ)가 증가하면 설정지연단수(Ｎ)는 감소한다. 기준주파수 발진회로에 수정진동자를 사용함으로써 온도 변화나 전원전압 변동에 대해서도 안정된 기준주파수(fREF)를 얻을 수 있지만, 도 1의 ＦＬＬ의 디지털제어가변지연회로(12)의 단위지연량(td)은 비교적 큰 온도 의존성을 가지고 있다. 도 4의 특성 Ｌｔｐ은, ＦＬＬ을 탑재한 반도체 집적회로의 반 도체 칩이 실온 부근에서의 ＦＬＬ의 가변체배수(Ｍ)와 설정지연단수(Ｎ)의 관계를 나타내는 것이다. 또한, 도 4의 특성 Ｌｍａｘ은, ＦＬＬ을 탑재한 반도체 집적회로의 반도체 칩이 저온이 되고, 단위지연량(td)이 감소한 상황에서의 ＦＬＬ의 가변체배수(Ｍ)와 설정지연단수(Ｎ)의 관계를 나타내는 것이다. 또한, 도 4의 특성 Ｌｍｉｎｉ은, ＦＬＬ을 탑재한 반도체 집적회로의 반도체 칩이 고온이 되고, 단위지연량(td)이 증가한 상황에서의 ＦＬＬ의 가변체배수(Ｍ)와 설정지연단수(Ｎ)의 관계를 나타내는 것이다.
이와 같이, 도 1의 ＦＬＬ의 디지털제어가변지연회로(12)의 단위지연량(td)은 비교적 큰 온도 의존성을 가지고 있으므로, 결정된 체배수(Ｍ)의 값과 칩 온도에 의존하는 단위지연량(td)에 대응하도록, 축차근사레지스터(ＳＡＲ)(22)에 디지털제어발진기(10)의 설정지연단수(Ｎ)가 설정되는 것이다.
그러나, 축차근사레지스터(ＳＡＲ)(22)에 디지털제어발진기(10)의 최종적인 설정지연단수(Ｎ)가 설정될 때까지는, 도 6으로부터 명확한 바와 같이 축차근사레지스터(ＳＡＲ)(22)의 비트 수에 비례한 스텝 수가 필요하게 된다. 도 6의 예에서는, 축차근사레지스터(ＳＡＲ)(22)는 5 비트로 적으므로, 스텝 수(數)가 5에서 최종적인 설정지연단수(Ｎ)가 설정될 수 있다.
또한, 상술한 바와 같이 프로그램·카운터(32)에 최대값 2047의 가변체배수(Ｍ)를 설정하므로, 축차근사레지스터(ＳＡＲ)(22)의 실제 비트 수는 12 비트이며, 최종적인 설정지연단수(Ｎ)가 설정되는 스텝 수도 12 스텝으로 큰 값이 되는 것이 판명되었다.
또한, 복수 비트의 축차근사레지스터(ＳＡＲ)를 포함하는 ＦＬＬ에서는, 결정된 체배수에 대응하는 복수 스텝에 의한 축차근사레지스터(ＳＡＲ)에 대한 최종적인 설정지연단수의 설정 후, ＦＬＬ의 록킹(locking)동작이 개시되므로, ＦＬＬ의 록킹시간(세트 링 시간)도 길다고 하는 문제도 분명하게 되었다. ＦＬＬ의 록킹시간이 길면, ＦＬＬ 생성클럭이 정지되는 슬립 상태로부터 ＦＬＬ 생성클럭의 공급재개에 의한 액티브상태로의 동작회복시간도 길어진다고 하는 문제도 있다.
본 발명은, 이상과 같은 본 발명에 앞선 본 발명자 등의 검토 결과, 이루어진 것이다.
따라서, 본 발명의 목적으로 하는 바는, 클럭신호생성부를 디지털 제어하는 레지스터에 대한 복수 비트의 디지털 제어정보의 저장스텝을 삭감하는 데에 있다. 또한, 본 발명의 다른 목적으로 하는 바는, 복수 비트의 디지털 제어정보를 저장하는 축차근사레지스터(ＳＡＲ)를 포함하는 ＦＬＬ, ＰＬＬ 또는 ＤＬＬ에서, 록킹시간을 삭감하는 데에 있다.
본 발명의 상기 및 그 외의 목적으로 신규한 특징은, 본 명세서의 기술(記述) 및 첨부 도면으로부터 명확해질 것이다.
본원에서 개시되는 발명 중 대표적인 것에 대해 간단히 설명하면 하기와 같다.
즉, 본 발명의 대표적인 반도체 집적회로는, 클럭신호(ＣＬＫｍ)을 생성하는 디지털 제어 클럭신호생성부(10)와, 상기 디지털 제어 클럭신호생성부(10)를 제어 하는 디지털제어부(20)를 구비하는 클럭생성부를 포함한다. 상기 클럭생성부(10, 20, 30)는, 비교기(31)와, 제어레지스터(22)를 더 구비한다.
상기 비교기(31)에 기준신호(ＣＬＫｉｎ)가 공급되며, 상기 비교기(31)에 상기 클럭신호(ＣＬＫｍ)로부터 생성된 피드백 신호(Ｍｏｕｔ)가 피드백 경로(32)를 통해 공급된다. 상기 제어레지스터(22)에 상기 비교기(31)의 출력신호(ＦＤｏｕｔ)가 공급되며, 상기 제어레지스터(22)는 복수 비트의 디지털 제어정보를 저장한다.
상기 제어레지스터가 소정 값의 디지털 제어정보를 저장하면, 상기 피드백 신호가 상기 기준신호와 록킹 한다. 상기 클럭생성부는, 복수의 동작상태로 동작한다.
상기 클럭생성부는, 상기 제어레지스터(22)에 접속된 제어데이타기억회로(25)를 더 구비한다. 상기 제어데이타기억회로(25)에는, 상기 복수의 동작상태의 동작을 위한 복수의 초기설정데이타가 미리 저장된다.
상기 클럭생성부에 의한 상기 1개의 동작상태의 동작에 앞서, 상기 1개의 동작상태를 선택하는 동작선택정보(Ｍｉｎ)가 상기 제어데이타기억회로(25)에 공급된다. 상기 동작선택정보(Ｍｉｎ)에 응답하여 상기 제어데이타기억회로(25)로부터 상기 1개의 동작상태의 상기 동작을 위한 초기설정데이타(Ｓｅｔ1∼Ｓｅｔ5)가, 상기 제어레지스터(22)의 상위비트에 저장된다(도 7 참조).
본원에서 개시되는 발명 중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 하기와 같다. 즉, 본 발명에 의하면, 클럭신호생성부를 디지털 제어하는 레지스터에 대한 복수 비트의 디지털 제어정보의 저장스텝을 삭감할 수 있다.
《대표적인 실시형태》
우선, 본원에서 개시되는 발명의 대표적인 실시형태에 대해 개요를 설명한다. 대표적인 실시형태에 대한 개요 설명에서 괄호를 붙여 참조하는 도면의 참조부호는 그것이 붙여진 구성요소의 개념에 포함되는 것을 예시함에 지나지 않는다.
[1] 본 발명의 대표적인 실시형태에 의한 반도체 집적회로는, 발진클럭신호(ＣＬＫｍ)를 생성하는 디지털제어발진기(10)와, 상기 디지털제어발진기로부터 생성되는 상기 발진클럭신호의 위상 및 주파수의 적어도 한쪽을 제어하는 디지털제어부(20)를 구비하는 클럭생성부를 포함한다.
상기 클럭생성부(10, 20, 30)는, 비교기(31)와, 카운터(32)와, 제어레지스터(22)를 구비하는 것이다.
상기 카운터(32)의 입력단자에 상기 디지털제어발진기(10)로부터 생성되는 상기 발진클럭신호(ＣＬＫｍ)가 공급됨으로써, 상기 카운터(32)의 출력단자로부터 출력신호(Ｍｏｕｔ)가 생성된다. 상기 비교기(31)의 한쪽 입력단자에 기준신호(ＣＬＫｉｎ)가 공급되며, 상기 비교기(31)의 다른쪽 입력단자에 상기 카운터(32)의 상기 출력단자로부터 생성된 상기 출력신호(Ｍｏｕｔ)가 공급된다.
상기 제어레지스터(22)에 상기 비교기(31)의 출력신호(ＦＤｏｕｔ)가 공급됨으로써, 상기 제어레지스터(22)는 상기 디지털제어발진기(10)를 제어하기 위한 복수 비트의 디지털 제어정보(Ｑ1∼Ｑ5)를 저장한다.
상기 비교기(31)와, 상기 제어레지스터(22)와, 상기 디지털제어발진기(10)와, 상기 카운터(32)는, 위상록드루프(ＰＬＬ)과 주파수록드루프(ＦＬＬ)의 적어도 한쪽인 록드 루프(ＬＬ)를 구성한다.
상기 제어레지스터(22)가 소정 값을 가지는 디지털 제어정보를 저장함으로써, 상기 비교기(31)의 상기 다른쪽 입력단자의 상기 출력신호(Ｍｏｕｔ)의 위상 및 주파수의 적어도 한쪽이 상기 비교기(31)의 상기 한쪽 입력단자의 상기 기준신호(ＣＬＫｉｎ)의 위상 및 주파수의 적어도 한쪽과 록킹 하는 것이다.
상기 록드 루프(ＬＬ)는, 상기 기준신호(ＣＬＫｉｎ)가 복수의 주파수로 설정되는지, 또는, 상기 카운터(32)가 복수의 체배비로 설정되는지에 의해, 복수의 동작상태로 동작하는 것이 가능하게 구성되어 있다.
상기 기준신호(ＣＬＫｉｎ)가 상기 복수의 주파수로부터 선택된 1개의 주파수로 설정되는지, 또는, 상기 카운터(32)가 상기 복수의 체배비로부터 선택된 1개의 체배비로 설정되는지에 의해, 상기 록드 루프(ＬＬ)는 상기 복수의 동작상태로부터 선택된 1개의 동작상태로 동작하는 것이다.
상기 클럭생성부는, 상기 제어레지스터(22)에 접속된 제어데이타기억회로(25)를 더 구비하는 것이다. 상기 제어데이타기억회로(25)에는, 상기 록드 루프(ＬＬ)에 의한 상기 복수의 동작상태의 동작을 위한 복수의 초기설정데이타가 미리 저장되는 것이 가능하다.
상기 록드 루프(ＬＬ)에 의한 상기 1개의 동작상태의 동작에 앞서, 상기 1개의 동작상태를 선택하는 동작선택정보(Ｍｉｎ)가 상기 제어데이타기억회로(25)에 공급된다.
상기 동작선택정보(Ｍｉｎ)에 응답하여 상기 제어데이타기억회로(25)로부터 상기 1개의 동작상태의 상기 동작을 위한 초기설정데이타(Ｓｅｔ1∼Ｓｅｔ5)가 상기 제어레지스터(22)의 상위비트에 저장되는 것이다(도 7, 도 8, 도 9∼도 12 참조).
상기 실시형태에 의하면, 록드 루프(ＬＬ)가 복수의 동작상태로부터 선택된 1개의 동작상태로 동작할 때에, 이 선택된 1개의 동작상태에 대응하는 초기설정데이타(Ｓｅｔ1 ∼Ｓｅｔ5)가 제어레지스터(22)의 상위비트에 저장되는 것이다. 따라서, 제어레지스터(22)의 복수 비트의 디지털 제어정보(Ｑ1∼Ｑ5)를 바이너리·서치·알고리즘 등에 의한 복수 스텝의 전부를 사용하여 결정할 필요가 없어진다. 그 결과, 록드 루프(ＬＬ)의 디지털제어발진기(10)을 제어하기 위한 복수 비트의 디지털 제어정보(Ｑ1∼Ｑ5)를 저장하는 제어레지스터(22)에 대한 복수 비트의 디지털 제어정보의 저장스텝을 삭감할 수 있다.
적합한 실시형태에서는, 상기 1개의 동작상태의 상기 동작 사이에, 상기 제어레지스터(22)의 상기 상위비트 이외의 하위비트에는 상기 비교기(31)의 상기 출력신호(ＦＤｏｕｔ)가 공급된다.
상기 적합한 실시형태에 의하면, 록드 루프(ＬＬ)의 디지털제어발진기(10)가 큰 특성 편차나 전원전압 의존성이나 온도 의존성을 가지고 있다고 해도, 제어레지스터(22)의 하위비트에는 이들의 변동을 흡수할 수 있는 디지털 제어정보가 저장된다. 그 결과, 록드 루프(ＬＬ)는 복수의 동작상태의 어느 동작상태로 설정된다고 해도, 정확한 록킹동작을 실행할 수 있다.
더 적합한 실시형태에서는, 상기 클럭생성부는, 상기 기준신호(ＣＬＫｉｎ)에 응답하여 서로 위상이 다른 멀티클럭제어신호(ｃｋｓO∼ｃｋｓ5)를 생성하는 제어클럭생성회로(23)를 더 구비하는 것이다(도 5 참조).
상기 동작선택정보(Ｍｉｎ)에 응답하여 상기 제어데이타기억회로(25)는, 상기 초기설정데이타(Ｓｅｔ1∼Ｓｅｔ5)가 저장되는 상기 제어레지스터(22)의 상기 상위비트를 나타내는 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)를 생성하는 것이다.
상기 제어클럭생성회로(23)로부터 생성되는 상기 멀티클럭제어신호의 최초 클럭제어신호(ｃｋｓO)의 타이밍에서, 상기 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)에 의해 지정된 상기 제어레지스터(22)의 상기 상위비트에 상기 초기설정데이타가 저장되는 것이다.
상기 최초 클럭제어신호(ｃｋｓO) 후에 상기 제어클럭생성회로(23)로부터 생성되는 상기 멀티클럭제어신호의 후속 클럭제어신호(ｃｋｓ1, ｃｋｓ2…)의 타이밍에서, 상기 제어레지스터(22)의 상기 하위비트에 상기 비교기(31)의 상기 출력신호(ＦＤｏｕｔ)가 공급되는 것이다.
또한 더 적합한 실시형태에서는, 상기 카운터(32)는 상기 복수의 체배비로부터 선택되는 임의의 1개의 체배비로 동작가능한 가변 카운터로서 구성되어 있다.
상기 동작선택정보(Ｍｉｎ)는, 상기 가변 카운터로서 구성된 상기 카운터(32)의 상기 임의의 1개의 체배비를 선택하는 것이다.
구체적인 하나의 실시형태에서는, 상기 디지털제어발진기(10)는, 상기 제어 레지스터(22)의 상기 복수 비트의 디지털 제어정보(Ｑ1∼Ｑ5)에 의해 지연단수(Ｎ)가 제어가능한 디지털 제어 가변지연회로(12)를 포함하는 지연링 발진부(11, 12)에 의해 구성되어 있다(도 7 참조).
다른 구체적인 하나의 실시형태에서는, 상기 디지털제어발진기(10)는, 상기 제어레지스터(22)의 상기 복수 비트의 디지털 제어정보(Ｑ1∼Ｑ5)에 의해 제어되는 복수의 양자화용량(量子化容量)을 ＬＣ탱크에 포함하는 것이다.
가장 구체적인 하나의 실시형태에서는, 상기 록드 루프(ＬＬ)의 상기 디지털제어발진기(10)의 상기 발진클럭신호(ＣＬＫｍ)로부터 생성되는 출력클럭신호(ＣＬＫｏｕｔ)는 반도체 칩(100)의 내부회로(42, 43)에 동작클럭으로서 공급되는 것이다(도 15 참조).
[2] 본 발명의 다른 관점의 대표적인 실시형태에 의한 반도체 집적회로는, 기준신호(ＣＬＫｉｎ)를 지연함으로써 지연클럭신호(ＣＬＫｍ)를 생성하는 디지털 제어 지연유닛(10)과, 상기 디지털 제어 지연유닛으로부터 생성되는 상기 지연클럭신호의 위상 및 주파수의 적어도 한쪽을 제어하는 디지털제어부(20)를 구비하는 클럭생성부를 포함한다.
상기 클럭생성부(10, 20, 30)는, 비교기(33)와, 제어레지스터(22)와, 출력버퍼(13)를 구비하는 것이다.
상기 출력버퍼(13)의 입력단자에 상기 디지털 제어 지연유닛(10)로부터 생성된 상기 지연클럭신호(ＣＬＫｍ)가 공급됨으로써, 상기 출력버퍼(13)의 출력단자로부터 출력클럭신호(ＣＬＫｏｕｔ)가 생성된다. 상기 비교기(33)의 한쪽 입력단자에 는 상기 기준신호(ＣＬＫｉｎ)이 공급되며, 상기 비교기(33)의 다른쪽 입력단자에는 상기 출력버퍼(13)로부터 생성된 상기 출력클럭신호(ＣＬＫｏｕｔ)가 공급된다.
상기 제어레지스터(22)에 상기 비교기(33)의 출력신호(ＦＤｏｕｔ)가 공급됨으로써, 상기 제어레지스터(22)는 상기 디지털 제어 지연유닛(10)을 제어하기 위한 복수 비트의 디지털 제어정보(Ｑ1∼Ｑ5)를 저장하는 것이다.
상기 비교기(33)와, 상기 제어레지스터(22)와, 상기 디지털 제어 지연유닛(10)은, 지연록드루프(ＤＬＬ)을 구성한다.
상기 제어레지스터(22)가 소정 값을 가지는 디지털 제어정보를 저장함으로써, 상기 비교기(33)의 상기 다른쪽 입력단자의 상기 출력클럭신호(ＣＬＫｏｕｔ)의 위상 및 주파수의 적어도 한쪽이 상기 비교기(33)의 상기 한쪽 입력단자의 상기 기준신호(ＣＬＫｉｎ)의 위상 및 주파수의 적어도 한쪽과 록킹 하는 것이다.
상기 지연록드루프(ＤＬＬ)는, 상기 기준신호(ＣＬＫｉｎ)가 복수의 주파수로 설정되는지, 또는, 상기 출력버퍼(13)가 복수의 지연량으로 설정되는지에 의해, 복수의 동작상태로 동작하는 것이 가능하게 구성되어 있다. 상기 기준신호(ＣＬＫｉｎ)가 상기 복수의 주파수로부터 선택된 1개의 주파수로 설정되는지, 또는, 상기 출력버퍼(13)가 상기 복수의 지연량으로부터 선택된 1개의 지연량으로 설정되는지에 의해, 상기 지연록드루프(ＤＬＬ)는 상기 복수의 동작상태로부터 선택된 1개의 동작상태로 동작한다.
상기 클럭생성부는, 상기 제어레지스터(22)에 접속된 제어데이타기억회로(25)를 더 구비하는 것이다. 상기 제어데이타기억회로(25)에는, 상기 지연록드루 프(ＤＬＬ)에 의한 상기 복수의 동작상태의 동작을 위한 복수의 초기설정데이타가 미리 저장되는 것이 가능하다.
상기 지연록드루프(ＤＬＬ)에 의한 상기 1개의 동작상태의 동작에 앞서, 상기 1개의 동작상태를 선택하는 동작선택정보(Ｌｉｎ)가 상기 제어데이타기억회로(25)에 공급된다. 상기 동작선택정보(Ｌｉｎ)에 응답하여 상기 제어데이타기억회로(25)로부터 상기 1개의 동작상태의 상기 동작을 위한 초기설정데이타(Ｓｅｔ1∼Ｓｅｔ5)가, 상기 제어레지스터(22)의 상위비트에 저장되는 것이다(도 15 참조).
상기 실시형태에 의하면, ＤＬＬ이 복수의 동작상태로부터 선택된 1개의 동작상태로 동작할 때에, 이 선택된 1개의 동작상태에 대응하는 초기설정데이타(Ｓｅｔ1∼Ｓｅｔ5)가 제어레지스터(22)의 상위비트에 저장되는 것이다. 따라서, 제어레지스터(22)의 복수 비트의 디지털 제어정보(Ｑ1∼Ｑ5)를 바이너리·서치·알고리즘 등에 의한 복수 스텝의 전부를 사용하여 결정할 필요가 없어진다. 그 결과, ＤＬＬ의 디지털 제어 지연유닛(10)을 제어하기 위한 복수 비트의 디지털 제어정보(Ｑ1∼Ｑ5)를 저장하는 제어레지스터(22)에 대한 복수 비트의 디지털 제어정보의 저장스텝을 삭감할 수 있다.
적합한 실시형태에서는, 상기 1개의 동작상태의 상기 동작 사이에, 상기 제어레지스터(22)의 상기 상위비트 이외의 하위비트에는 상기 비교기(33)의 상기 출력신호(ＦＤｏｕｔ)가 공급된다.
상기 적합한 실시형태에 의하면, ＤＬＬ의 디지털 제어 지연유닛(10)이 큰 특성 편차나 전원전압 의존성이나 온도 의존성을 가지고 있다고 해도, 제어레지스 터(22)의 하위비트에는 이들의 변동을 흡수할 수 있는 디지털 제어정보가 저장된다. 그 결과, ＤＬＬ은 복수의 동작상태의 어느 동작상태로 설정된다고 해도, 정확한 록킹동작을 실행할 수 있다.
더 적합한 실시형태에서는, 상기 클럭생성부는, 상기 기준신호(ＣＬＫｉｎ)에 응답하여 서로 위상이 다른 멀티클럭제어신호(ｃｋｓO∼ｃｋｓ5)를 생성하는 제어클럭생성회로(23)를 더 구비하는 것이다(도 15 참조).
상기 동작선택정보(Ｌｉｎ)에 응답하여 상기 제어데이타기억회로(25)는, 상기 초기설정데이타(Ｓｅｔ1∼Ｓｅｔ5)가 저장되는 상기 제어레지스터(22)의 상기 상위비트를 나타내는 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)를 생성하는 것이다.
상기 제어클럭생성회로(23)로부터 생성되는 상기 멀티클럭제어신호의 최초 클럭제어신호(ｃｋｓO)의 타이밍에서, 상기 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)에 의해 지정된 상기 제어레지스터(22)의 상기 상위비트에 상기 초기설정데이타가 저장되는 것이다.
상기 최초 클럭제어신호(ｃｋｓO) 후에 상기 제어클럭생성회로(23)로부터 생성되는 상기 멀티클럭제어신호의 후속 클럭제어신호(ｃｋｓ1, ｃｋｓ2…)의 타이밍에서, 상기 제어레지스터(22)의 상기 하위비트에 상기 비교기(33)의 상기 출력신호(ＦＤｏｕｔ)가 공급되는 것이다.
또한 더 적합한 실시형태에서는, 상기 출력버퍼(13)는 상기 복수의 지연량으로부터 선택되는 임의의 1개 지연량으로 동작가능한 가변 지연기(遲延器)로서 구성되어 있다.
상기 동작선택정보(Ｌｉｎ)는, 상기 가변 지연기로서 구성된 상기 출력버퍼(13)의 상기 임의의 1개 지연량을 선택하는 것이다.
구체적인 하나의 실시형태에서는, 상기 디지털 제어 지연유닛(10)은, 상기 제어레지스터(22)의 상기 복수 비트의 디지털 제어정보(Ｑ1∼Ｑ5)에 의해 지연단수(Ｎ)가 제어가능한 디지털 제어 가변지연회로(12)에 의해 구성되어 있다(도 15 참조).
가장 구체적인 하나의 실시형태에서는, 상기 지연록드루프(ＤＬＬ)의 상기 출력버퍼(13)로부터 생성되는 상기 출력클럭신호(ＣＬＫｏｕｔ)는 반도체 칩(100)의 내부회로(42, 43)에 동작클럭으로서 공급되는 것이다(도 15 참조).
[3] 본 발명의 또 다른 관점의 대표적인 실시형태에 의한 반도체 집적회로는, 클럭신호(ＣＬＫｍ)를 생성하는 디지털 제어 클럭신호생성부(10)와, 상기 디지털 제어 클럭신호생성부로부터 생성되는 상기 클럭신호의 위상 및 주파수의 적어도 한쪽을 제어하는 디지털제어부(20)를 구비하는 클럭생성부를 포함한다.
상기 클럭생성부(10, 20, 30)는, 입력되는 2개 신호의 위상차를 디지털신호로 변환하는 타임·투·디지털변환기(ＴＤＣ)로서의 위상주파수비교기(31)와, 제어레지스터(22)를 구비하는 것이다.
상기 비교기(31)의 한쪽 입력단자에 기준신호(ＣＬＫｉｎ)가 공급되며, 상기 비교기(31)의 다른쪽 입력단자에 상기 클럭신호(ＣＬＫｍ)로부터 생성된 피드백 신호(Ｍｏｕｔ , ＣＬＫｏｕｔ)가 피드백 경로(32, 13)를 통해 공급된다.
상기 제어레지스터(22)에 상기 비교기(31)의 출력신호(ＦＤｏｕｔ)가 공급됨 으로써, 상기 제어레지스터(22)는 상기 디지털 제어 클럭신호생성부(10)를 제어하기 위한 복수 비트의 디지털 제어정보(Ｑ1∼Ｑ5)를 저장한다.
상기 위상주파수비교기(31)와, 상기 제어레지스터(22)와, 상기 디지털 제어 클럭신호생성부(10)와, 상기 피드백 경로(32, 13)는, 디지털 제어 페이즈록드루프(ＰＬＬ)를 구성한다.
상기 제어레지스터가 소정 값을 가지는 디지털 제어정보를 저장함으로써, 상기 비교기의 상기 다른쪽 입력단자에 공급되는 상기 피드백 신호의 위상 및 주파수의 적어도 한쪽이 상기 비교기의 상기 한쪽 입력단자에 공급되는 상기 기준신호의 위상 및 주파수의 적어도 한쪽과 록킹 하는 것이다.
상기 클럭생성부(10, 20, 30)는, 상기 기준신호(ＣＬＫｉｎ)가 복수의 주파수로 설정되는지, 또는, 상기 피드백 경로(32, 13)가 복수의 제어량으로 설정되는지에 의해, 복수의 동작상태로 동작하는 것이 가능하게 구성되어 있다.
상기 기준신호(ＣＬＫｉｎ)가 상기 복수의 주파수로부터 선택된 1개 주파수로 설정되는지, 또는, 상기 피드백 경로가 상기 복수의 제어량으로부터 선택된 1개 제어량으로 설정되는지에 의해, 상기 클럭생성부는 상기 복수의 동작상태로부터 선택된 1개 동작상태로 동작하는 것이다.
상기 클럭생성부는, 상기 제어레지스터(22)에 접속된 제어데이타기억회로(25)를 더 구비하는 것이다. 상기 제어데이타기억회로(25)에는, 상기 클럭생성부에 의한 상기 복수의 동작상태의 동작을 위한 복수의 초기설정데이타가 미리 저장되는 것이 가능하다.
상기 클럭생성부에 의한 상기 1개 동작상태의 동작에 앞서, 상기 1개 동작상태를 선택하는 동작선택정보(Ｍｉｎ)가 상기 제어데이타기억회로(25)에 공급된다. 상기 동작선택정보(Ｍｉｎ)에 응답하여 상기 제어데이타기억회로(25)로부터 상기 1개 동작상태의 상기 동작을 위한 초기설정데이타(Ｓｅｔ1∼Ｓｅｔ5)가, 상기 제어레지스터(22)의 상위비트에 저장되는 것이다(도 17 참조).
상기 실시형태에 의하면, 클럭생성부가 복수의 동작상태로부터 선택된 1개 동작상태로 동작할 때에, 이 선택된 1개 동작상태에 대응하는 초기설정데이타(Ｓｅｔ1∼Ｓｅｔ5 )가 제어레지스터(22)의 상위비트에 저장되는 것이다. 따라서, 제어레지스터(22)의 복수 비트의 디지털 제어정보(Ｑ1∼Ｑ5)를 바이너리·서치·알고리즘 등에 의한 복수 스텝의 전부를 사용하여 결정할 필요가 없어진다. 그 결과, 클럭생성부의 디지털 제어 클럭신호생성부(10)를 제어하기 위한 복수 비트의 디지털 제어정보(Ｑ1∼Ｑ5)를 저장하는 제어레지스터(22)에 대한 복수 비트의 디지털 제어정보의 저장스텝을 삭감할 수 있다.
적합한 실시형태에서는, 상기 1개 동작상태의 상기 동작 사이에, 상기 제어레지스터(22)의 상기 상위비트 이외의 하위비트에는 상기 비교기(31)의 상기 출력신호(ＦＤｏｕｔ)가 공급된다.
상기 적합한 실시형태에 의하면, 클럭생성부의 디지털 제어 클럭신호생성부(10)가 큰 특성 편차나 전원전압 의존성이나 온도 의존성을 가지고 있다고 해도, 제어레지스터(22)의 하위비트에는 이들의 변동을 흡수할 수 있는 디지털 제어정보가 저장된다. 그 결과, ＰＬＬ은 복수의 동작상태의 어느 동작상태로 설정된다고 해도, 정확한 록킹동작을 실행할 수 있다.
더 적합한 실시형태에서는, 상기 클럭생성부는, 상기 기준신호(ＣＬＫｉｎ)에 응답하여 서로 위상이 다른 멀티클럭제어신호(ｃｋｓO∼ｃｋｓ5)를 생성하는 제어클럭생성회로(23)를 더 구비하는 것이다(도 17 참조).
상기 동작선택정보(Ｍｉｎ)에 응답하여 상기 제어데이타기억회로(25)는, 상기 초기설정데이타(Ｓｅｔ1∼Ｓｅｔ5)가 저장되는 상기 제어레지스터(22)의 상기 상위비트를 나타내는 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)를 생성하는 것이다.
상기 제어클럭생성회로(23)로부터 생성되는 상기 멀티클럭제어신호의 최초 클럭제어신호(ｃｋｓO)의 타이밍에서, 상기 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)에 의해 지정된 상기 제어레지스터(22)의 상기 상위비트에 상기 초기설정데이타가 저장되는 것이다.
상기 최초 클럭제어신호(ｃｋｓO) 후에 상기 제어클럭생성회로(23)로부터 생성되는 상기 멀티클럭제어신호의 후속 클럭제어신호(ｃｋｓ1, ｃｋｓ2…)의 타이밍에서, 상기 제어레지스터(22)의 상기 하위비트에 상기 비교기(31)의 상기 출력신호(ＦＤｏｕｔ)가 공급되는 것이다.
구체적인 하나의 실시형태에서는, 상기 디지털 제어 클럭신호생성부(10)는, 상기 제어레지스터(22)의 상기 복수 비트의 디지털 제어정보(Ｑ1∼Ｑ5)에 의해 지연단수(Ｎ)가 제어가능한 디지털 제어 가변지연회로(12)에 의해 구성되어 있다(도 17 참조).
더 구체적인 하나의 실시형태에서는, 상기 디지털제어발진기(10)는, 상기 제 어레지스터(22)의 상기 복수 비트의 디지털 제어정보(Ｑ1∼Ｑ5)에 의해 제어되는 복수의 양자화용량을 ＬＣ탱크에 포함하는 것이다.
다른 구체적인 하나의 실시형태에서는, 상기 디지털 제어 클럭신호생성부(10)는, 복수의 지연셀을 포함하는 지연링에 의해 구성되어 있다. 상기 제어레지스터(22)와 상기 지연링 사이에는 Ｄ／Ａ변환기가 접속되며, 상기Ｄ／Ａ변환기는 상기 제어레지스터(22)의 상기 복수 비트의 디지털 제어정보(Ｑ1∼Ｑ5)에 응답하여 상기 지연링의 상기 복수의 지연셀의 동작전류를 출력할 수 있는 전류출력형 Ｄ／Ａ변환기이다.
가장 구체적인 하나의 실시형태에서는, 상기 클럭생성부로부터 생성되는 상기 출력클럭신호(ＣＬＫｏｕｔ)는 반도체 칩(100)의 내부회로(42, 43)에 동작클럭으로서 공급된다(도 16 참조).
《실시형태의 설명》
다음으로, 실시형태에 대해 더 상술한다. 한편, 발명을 실시하기 위한 최선의 형태를 설명하기 위한 전체 도면에서, 상기 도면과 동일한 기능을 가지는 부품에는 동일한 부호를 붙여, 그 반복 설명은 생략한다.
《ＦＬＬ의 기본적인 구성》
도 7은, 본 발명의 실시형태에 의한 ＦＬＬ의 기본적인 구성을 나타내는 도면이다.
도 7의 ＦＬＬ도, 도 1과 마찬가지로, 주파수비교부(30), 디지털로직으로서의 디지털제어부(20), 지연링 발진부의 회로형식의 디지털제어발진기(ＤＣＯ)(10) 로 구성되어 있다.
디지털제어발진기(10)는, 한쪽 입력단자에 리셋신호 Reset가 공급되는 2입력 ＮＡＮＤ게이트(11)와, 단위지연량(td)의 Ｎ-1개 지연셀을 포함하는 디지털 제어 가변지연회로(12), 출력버퍼(13)로 구성되어 있다.
디지털제어부(20)는, 디코더(21)와, 축차근사레지스터(ＳＡＲ)(22)와, 제어클럭생성회로(ＣＣＧ)(23)로 구성되어 있다. 축차근사레지스터(22)(ＳＡＲ)의 비트 수는, 실제는 12 비트이며, 그것에 의해 주파수비교부(30)의 11 비트 구성의 프로그램·카운터(ＰＣ)(32)의 가변체배수 Ｍ는 최대 2047로 설정될 수 있다. 여기서는, 설명의 간소화를 위해, 축차근사레지스터(ＳＡＲ)(22)의 비트 수는 5 비트로 되어 있다.
주파수비교부(30)는, 주파수비교기(ＦＤ)(31)와, 가변체배기로서의 프로그램·카운터(ＰＣ)(32)로 구성되어 있다.
도 1의 ＦＬＬ과 비교하면, 도 7의 ＦＬＬ의 디지털제어부(20)에는, 클럭선택회로(ＣＳ)(24), 제어데이타기억회로(ＬＵＴ)(25), 상위비트설정회로(ＵＢＳ)(26)가 추가되어 있다.
체배수 설정 입력단자(Ｍｉｎ)로부터 프로그램·카운터(ＰＣ)(32)에 공급되는 체배수 Ｍ가, 제어데이타기억회로(ＬＵＴ)(25)에도 공급된다. 공급되는 체배수 Ｍ에 응답하여 제어데이타기억회로(ＬＵＴ)(25)는, 공급된 분주수(分周數) Ｍ에 대응하는 설정지연단수(Ｎ)의 상위비트를 출력하여 축차근사레지스터(ＳＡＲ)(22)의 상위비트의 플립플롭에 초기설정(初期設定)한다. 이 상위비트는, 이하와 같이 설정 될 수 있다.
상기 (4식)과 도 4에서 설명한 바와 같이, 프로그램·카운터(32)의 가변체배수 Ｍ와 디지털제어발진기(10)의 설정지연단수(Ｎ)는 역비례의 관계이다. 즉, 가변체배수 Ｍ가 감소하면 설정지연단수(Ｎ)는 증가하고, 가변체배수 Ｍ가 증가하면 설정지연단수(Ｎ)는 감소한다.
또한, 도 4로부터 명확한 바와 같이, 가변체배수 Ｍ가 큰 영역에서는 단위지연량(td)의 변동에 의한 설정지연단수(Ｎ)의 변동은 비교적 작은 것이 되고, 가변체배수 Ｍ가 작은 영역에서는 단위지연량(td)의 변동에 의한 설정지연단수(Ｎ)의 변동은 비교적 큰 것이 된다.
즉, 작은 값의 가변체배수 Ｍ로부터 제어데이타기억회로(ＬＵＴ)(25)로부터 상기 역비례의 관계에 따라 생성되는 설정지연단수(Ｎ)는, 비교적 낮은 정밀도를 가지고 있다. 따라서, 이 비교적 낮은 정밀도에 따라, 작은 값의 가변체배수 Ｍ에 대응하는 설정지연단수(Ｎ)의 상위비트가 설정된다. 도 4의 예에서는, 디지털제어발진기(10)의 설정지연단수(Ｎ)에 대응하는 축차근사레지스터(ＳＡＲ)(22)에 설정되는 5 비트 중 상위 2 비트가, 제어데이타기억회로(ＬＵＴ)(25)로부터 출력되어, 축차근사레지스터(ＳＡＲ)(22)의 상위비트의 플립플롭에 초기설정된다.
즉, 도 4의 예에서는, 가변체배수 Ｍ가 15부터 10까지의 체배수 Ｍ가 큰 영역에서는, 큰 체배수에 응답하여 제어데이타기억회로(ＬＵＴ)(25)로부터 초기설정데이타 "００"가 생성되어 축차근사레지스터(ＳＡＲ)(22)의 상위비트의 플립플롭에 초기설정된다. 또한, 가변체배수 Ｍ가 10부터 7까지의 체배수 Ｍ가 비교적 큰 영역 에서는, 비교적 큰 체배수에 응답하여 제어데이타기억회로(ＬＵＴ)(25)로부터 초기설정데이타 "０１"가 생성되어 축차근사레지스터(ＳＡＲ)(22)의 상위비트의 플립플롭에 초기설정된다. 또한, 가변체배수 Ｍ가 7부터 5.5까지의 체배수 Ｍ가 비교적 작은 영역에서는, 비교적 작은 체배수에 응답하여 제어데이타기억회로(ＬＵＴ)(25)로부터 초기설정데이타 "１０"가 생성되어 축차근사레지스터(ＳＡＲ)(22)의 상위비트의 플립플롭에 초기설정된다. 또한, 가변체배수 Ｍ가 5.5이하의 체배수 Ｍ가 작은 영역에서는, 작은 체배수에 응답하여 제어데이타기억회로(ＬＵＴ)(25)로부터 초기설정데이타 "１１"가 생성되어 축차근사레지스터(ＳＡＲ)(22)의 상위비트의 플립플롭에 초기설정된다.
또한 도 7의 ＦＬＬ에서는, 축차근사레지스터(ＳＡＲ)(22)의 초기설정은, 공급되는 체배수 Ｍ에 응답하여 제어데이타기억회로(ＬＵＴ)(25)가 축차근사레지스터(22)에 대한 초기설정에 사용되는 초기설정제어신호(Ｓｅｔ1, Ｓｅｔ2, Ｓｅｔ3, Ｓｅｔ4, Ｓｅｔ5)를 생성하여 상위비트설정회로(ＵＢＳ)(26)에 공급함으로써 실행된다. 또한 도 7의 ＦＬＬ에서는, 축차근사레지스터(ＳＡＲ)(22)의 초기설정이 행해지는 상위비트 수는, 공급되는 체배수 Ｍ에 응답해서 제어데이타기억회로(ＬＵＴ)(25)가 생성하여 클럭선택회로(ＣＳ)(24)에 공급하는 선택신호 Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3에 의해 지시된다. 즉, 선택신호 Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3가 데이타 "１１１"이면, 축차근사레지스터(ＳＡＲ)(22)의 상위 3 비트의 플립플롭에 초기설정이 실행된다. 또한, 선택신호 Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3가 데이타 "１１０"이면 축차근사레지스터(ＳＡＲ)(22)의 상위 2 비트의 플립플롭에 초기설정이 실행되며, 또한 선택신호 Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3가 데이타 "１００"이면 축차근사레지스터(ＳＡＲ)(22)의 상위 1 비트의 플립플롭에만 초기설정이 실행된다.
또한 축차근사레지스터(22)에 대한 초기설정 후에, 선택신호 Ｓｅｌ1∼Ｓｅｌ3는, 위상주파수비교기(31)의 비교출력신호 ＦＤｏｕｔ의 신호레벨을 제어클럭생성회로(23)로부터의 멀티클럭신호 ｃｋｓO∼ｃｋｓ5의 타이밍에서 축차근사레지스터(22)의 하위비트의 플립플롭에 설정할 때의 선택에도 사용된다.
《축차근사레지스터에 대한 설정지연단수의 상위비트의 초기설정》
체배수 설정 입력단자(Ｍｉｎ)에 공급되는 체배수 Ｍ에 응답하여 제어데이타기억회로(25)로부터 생성되는 초기설정제어신호 Ｓｅｔ1∼Ｓｅｔ5가 공급되는 상위비트설정회로(26)에 의한 제어에 의해, 설정지연단수(Ｎ)의 상위비트가 축차근사레지스터(22)의 상위비트의 플립플롭에 초기설정될 수 있다.
도 8은, 도 7에 나타낸 본 발명의 실시형태에 의한 ＦＬＬ의 디지털제어부(20)의 축차근사레지스터(ＳＡＲ)(22)와 상위비트설정회로(ＵＢＳ)(26)와 클럭선택회로(ＣＳ)(24)의 구성을 나타내는 도면이다.
도 8의 우측에 나타내는 바와 같이, 축차근사레지스터(ＳＡＲ)(22)는, 데이타입력단자(Ｄ)에 주파수비교부(30)의 주파수비교기(31)의 비교출력신호 ＦＤｏｕｔ가 공통에 공급되는 5개 플립플롭(ＦＦ1∼ＦＦ5)에 의해 구성되어 있다. 또한, 상위비트설정회로(ＵＢＳ)(26)는, 5개 인버터와, 10개 ＡＮＤ회로와, 4개 ＯＲ회로를 포함하고 있다. 상위비트설정회로(ＵＢＳ)(26)의 5개 인버터에는, 제어데이타기억회로(ＬＵＴ)(25)로부터의 초기설정에 사용되는 초기설정제어신호 Ｓｅｔ1∼Ｓｅ ｔ5가 각각 공급되어 있다. 상위비트설정회로(ＵＢＳ)(26)의 10개 ＡＮＤ회로에는, 제어클럭생성회로(23)로부터의 멀티클럭신호 ｃｋｓO∼ｃｋｓ5의 제 1 클럭신호 ｃｋｓO가 공급된다.
도 4의 예에서, 가변체배수 Ｍ가 10부터 15까지의 체배수 Ｍ가 큰 영역에서는, 큰 체배수에 응답하여 제어데이타기억회로(25)로부터 생성되는 초기설정제어신호 Ｓｅｔ1∼Ｓｅｔ5의 상위 2 비트 신호 Ｓｅｔ1, Ｓｅｔ2는 "００"의 초기설정데이타가 된다. 제 1 클럭신호 ｃｋｓO가 하이레벨 "１"이 되는 초기설정 타이밍에서, 상위 2 비트 신호 Ｓｅｔ1, Ｓｅｔ2는 "００"의 초기설정데이타에 응답하여 축차근사레지스터(ＳＡＲ)(22)의 상위 2 비트 신호의 플립플롭(ＦＦ1, ＦＦ2)의 리셋단자(Ｒ)가 하이레벨 "１"로 구동된다. 그 결과, 축차근사레지스터(ＳＡＲ)(22)의 상위 2 비트 신호의 플립플롭(ＦＦ1, ＦＦ2)에는, "００"의 초기설정데이타가 저장된다. 한편, 이때에는, 초기설정제어신호 Ｓｅｔ1∼Ｓｅｔ5의 하위 3 비트 신호 Ｓｅｔ3, Ｓｅｔ4, Ｓｅｔ5는 "０００"의 데이타이므로, 축차근사레지스터(ＳＡＲ)(22)의 하위 3 비트 신호의 플립플롭(ＦＦ3, ＦＦ4, ＦＦ5)에는 "０００"의 데이타가 저장된다.
도 4의 예에서, 가변체배수 Ｍ가 7부터 10까지의 체배수 Ｍ가 비교적 큰 영역에서는, 비교적 큰 체배수에 응답하여 제어데이타기억회로(25)로부터 생성되는 초기설정제어신호 Ｓｅｔ1∼Ｓｅｔ5의 상위 2 비트 신호 Ｓｅｔ1, Ｓｅｔ2는 "０１"의 초기설정데이타가 된다. 제 1 클럭신호 ｃｋｓO가 하이레벨 "１"이 되는 초기설정 타이밍에서, 상위 2 비트 신호 Ｓｅｔ1, Ｓｅｔ2는 "０１"의 초기설정데이 타에 응답하여, 축차근사레지스터(ＳＡＲ)(22)의 상위 2 비트 신호의 플립플롭(ＦＦ1, ＦＦ2)에는, "０１"의 초기설정데이타가 저장된다. 한편, 이때에도, 초기설정제어신호 Ｓｅｔ1∼Ｓｅｔ5의 하위 3 비트 신호 Ｓｅｔ3, Ｓｅｔ4, Ｓｅｔ5는 "０００"의 데이타이므로, 축차근사레지스터(ＳＡＲ)(22)의 하위 3 비트 신호의 플립플롭(ＦＦ3, ＦＦ4, ＦＦ5)에는 "０００"의 데이타가 저장된다.
도 4의 예에서, 가변체배수 Ｍ가 5.5부터 7까지의 체배수 Ｍ가 비교적 작은 영역에서는, 비교적 작은 체배수에 응답하여 제어데이타기억회로(25)로부터 생성되는 초기설정제어신호 Ｓｅｔ1 ∼Ｓｅｔ5의 상위 2 비트 신호 Ｓｅｔ1, Ｓｅｔ2는 "１０"의 초기설정데이타가 된다. 제 1 클럭신호 ｃｋｓO가 하이레벨 "１"이 되는 초기설정 타이밍에서, 상위 2 비트 신호 Ｓｅｔ1, Ｓｅｔ2는 "１０"의 초기설정데이타에 응답하여, 축차근사레지스터(ＳＡＲ)(22)의 상위 2 비트 신호의 플립플롭(ＦＦ1, ＦＦ2)에는, "１０"의 초기설정데이타가 저장된다. 한편, 이때에도, 초기설정제어신호 Ｓｅｔ1∼Ｓｅｔ5의 하위 3 비트 신호 Ｓｅｔ3, Ｓｅｔ4, Ｓｅｔ5는 "０００"의 데이타이므로, 축차근사레지스터(ＳＡＲ)(22)의 하위 3 비트 신호의 플립플롭(ＦＦ3, ＦＦ4, ＦＦ5)에는 "０００"의 데이타가 저장된다.
도 4의 예에서, 가변체배수 Ｍ가 5.5이하의 체배수 Ｍ가 작은 영역에서는, 작은 체배수에 응답하여 제어데이타기억회로(25)로부터 생성되는 초기설정제어신호 Ｓｅｔ1∼Ｓｅｔ5의 상위 2 비트 신호 Ｓｅｔ1, Ｓｅｔ2는 "１１"의 초기설정데이타가 된다. 제 1 클럭신호 ｃｋｓO가 하이레벨 "１"이 되는 초기설정 타이밍에서, 상위 2 비트 신호 Ｓｅｔ1, Ｓｅｔ2는 "１１"의 초기설정데이타에 응답하여 축차근 사레지스터(ＳＡＲ)(22)의 상위 2 비트 신호의 플립플롭(ＦＦ1, ＦＦ2)의 세트단자(Ｓ)가 하이레벨 "１"로 구동된다. 그 결과, 축차근사레지스터(ＳＡＲ)(22)의 상위 2 비트 신호의 플립플롭(ＦＦ1, ＦＦ2)에는, "１１"의 초기설정데이타가 저장된다. 한편, 이때에도, 초기설정제어신호 Ｓｅｔ1∼Ｓｅｔ5의 하위 3 비트 신호 Ｓｅｔ3, Ｓｅｔ4, Ｓｅｔ5는 "０００"데이타이므로, 축차근사레지스터(ＳＡＲ)(22)의 하위 3 비트 신호의 플립플롭(ＦＦ3, ＦＦ4, ＦＦ5)에는 "０００"의 데이타가 저장된다.
또한, ＬＳＩ 제조프로세스의 편차가 작고 전원전압이나 온도 변동의 영향이 작으면, 축차근사레지스터(ＳＡＲ)(22)의 상위 3 비트 또는 그 이상의 상위 수(數) 비트의 플립플롭에 초기설정데이타를 저장할 수 있다.
도 8의 좌측에 나타내는 바와 같이, 도 7의 ＦＬＬ의 클럭선택회로(ＣＳ)(24)에는 도 5에 나타낸 제어클럭생성회로(ＣＣＧ)(23)로부터의 멀티클럭신호 ｃｋｓO∼ｃｋｓ5가 공급됨에 따라 제어데이타기억회로(ＬＵＴ)(25)로부터의 선택신호 Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3가 공급된다. 3개 인버터(ＩＮＶ1, ＩＮＶ2, ＩＮＶ3)에 선택신호 Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3가 공급됨으로써, 3개의 반전(反轉)선택신호가 생성된다. 또한, 도 8의 좌측에 나타낸 클럭선택회로(ＣＳ)(24)로부터는, 멀티선택클럭신호 ｃ1∼ｃ5가 생성되어, 도 8의 우측의 축차근사레지스터(ＳＡＲ)(22)에 공급된다.
클럭드 인버터(Ｉｎｖ11Ａ)의 신호입력단자와 제어입력단자에 제 2 클럭신호 ｃｋｓ1와 선택신호 Ｓｅｌ1의 반전신호가 각각 공급되며, 이 클럭드 인버터(Ｉｎ ｖ11Ａ)의 출력신호가 공급되는 인버터(Ｉｎｖ11Ｂ)에 의해 제 1 선택클럭신호 ｃ1가 생성된다.
클럭드 인버터(Ｉｎｖ12Ａ)의 신호입력단자와 제어입력단자에 제 2 클럭신호 ｃｋｓ1와 선택신호 Ｓｅｌ1가 각각 공급되며, 클럭드 인버터(Ｉｎｖ12Ｂ)의 신호입력단자와 제어입력단자에 클럭드 인버터(Ｉｎｖ12Ａ)의 출력신호와 선택신호 Ｓｅｌ2의 반전신호가 각각 공급된다. 클럭드 인버터(Ｉｎｖ12Ｂ)의 출력신호는 ＯＲ회로(ＯＲ2)의 제 1 입력단자에 공급되어, ＯＲ회로(ＯＲ2)의 출력단자로부터 제 2 선택클럭신호 ｃ2가 생성된다.
도 13은, 도 7의 ＦＬＬ의 클럭선택회로(ＣＳ)(24)의 복수의 클럭드 인버터(Ｉｎｖ11Ａ, Ｉｎｖ11Ｂ…)의 구성을 나타내는 도면이다. 도 13에 나타내는 바와 같이, 복수의 클럭드 인버터(Ｉｎｖ11Ａ, Ｉｎｖ11Ｂ…) 각각은, 입력단자(Ｉｎ)로부터 출력단자(Ｏｕｔ)에 대한 신호반전의 신호전달이 인에이블(enable) 상태와 디스에이블(disable) 상태로 제어되는 인버터이다.
각(各) 클럭드 인버터의 제어입력단자(Ｓｅｌ)에 하이레벨 "１"의 제어신호가 공급되면, 클럭드 인버터 내부의 ＮＭＯＳ트랜지스터(transistor)(Ｑｎ2)와 ＰＭＯＳ트랜지스터(Ｑｐ2)가 온 상태로 제어되어, ＣＭＯＳ트랜지스터(Ｑｎ1, Ｑｐ1)가 입력단자(Ｉｎ)의 신호를 반전하여 출력단자(Ｏｕｔ)를 구동할 수 있다. 또한, 클럭드 인버터의 제어입력단자(Ｓｅｌ)에 로우레벨 "０"의 제어신호가 공급되면, 클럭드 인버터 내부의 ＮＭＯＳ트랜지스터(Ｑｎ2)와 ＰＭＯＳ트랜지스터(Ｑｐ2)가 오프 상태로 제어되고, ＣＭＯＳ트랜지스터(Ｑｎ1, Ｑｐ1)도 오프 상태가 되 어, 출력단자(Ｏｕｔ)의 구동이 정지된다. 이 디스에이블 상태에서는, 구동능력이 작은 ＰＭＯＳ트랜지스터(Ｑｐ3)에 의해, 출력단자(Ｏｕｔ)는 하이레벨 "１"인 전원전압(Ｖdd)의 레벨로 약하게 풀업(pull up) 된다.
도 8의 좌측의 클럭선택회로(ＣＳ)(24)에 제어데이타기억회로(ＬＵＴ)(25)로부터 전부 하이레벨 "１"의 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)가 공급되면, 클럭선택회로(ＣＳ)(24) 내부의 클럭드 인버터(Ｉｎｖ12Ａ, Ｉｎｖ13Ａ, Ｉｎｖ14Ａ)가 인에이블 상태가 된다. 따라서, 제어클럭생성회로(ＣＣＧ)(23)로부터의 제 2 클럭신호(ｃｋｓ1)는, 클럭선택회로(ＣＳ)(24) 내부의 클럭드 인버터(Ｉｎｖ12Ａ, Ｉｎｖ13Ａ, Ｉｎｖ14Ａ)와 인버터(Ｉｎｖ14Ｂ)를 통해 ＯＲ회로(ＯＲ4)의 제 1 입력단자에 전달된다. 그 결과, 제어클럭생성회로(ＣＣＧ)(23)로부터의 제 2 클럭신호(ｃｋｓ1)에 응답하여, 클럭선택회로(ＣＳ)(24)의 ＯＲ회로(ＯＲ4)의 출력으로부터 제 4 멀티선택클럭신호(ｃ4)가 생성된다.
또한, 클럭선택회로(ＣＳ)(24) 내부의 클럭드 인버터(Ｉｎｖ22Ａ, Ｉｎｖ23Ａ, Ｉｎｖ24Ａ)가 인에이블 상태가 된다. 따라서, 제어클럭생성회로(ＣＣＧ)(23)로부터의 제 3 클럭신호(ｃｋｓ2)는, 클럭선택회로(ＣＳ)(24) 내부의 클럭드 인버터(Ｉｎｖ22Ａ, Ｉｎｖ23Ａ, Ｉｎｖ24Ａ)와 인버터(Ｉｎｖ24Ｂ)를 통해 ＯＲ회로(ＯＲ5)의 제 1 입력단자에 전달된다. 그 결과, 제어클럭생성회로(ＣＣＧ)(23)로부터의 제 3 클럭신호(ｃｋｓ2)에 응답하여, 클럭선택회로(ＣＳ)(24)의 ＯＲ회로(ＯＲ5)의 출력으로부터 제 5 멀티선택클럭신호(ｃ5)가 생성된다.
《축차근사레지스터의 상위 3 비트의 초기설정》
도 9는, 도 7의 ＦＬＬ에서 클럭선택회로(ＣＳ)(24)에 제어데이타기억회로(ＬＵＴ)(25)로부터 전부 하이레벨 "１"의 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)가 공급된 경우의 ＦＬＬ 각부(各部)의 파형을 나타낸 것으로, 디지털제어발진기(10)의 설정지연단수(設定遲延段數)(Ｎ)가 설정되는 모양을 나타내는 도면이다.
기준주파수(fREF)를 가지는 입력클럭신호(ＣＬＫｉｎ)의 도 7에 나타내는 ＦＬＬ에 대한 공급이 개시되어 있고, 도 9의 스텝 0에서 프로그램·카운터(32)의 체배수(Ｍ)가 소정 값으로 설정되어 도 7의 ＦＬＬ의 록킹(locking)동작이 개시된 것으로 한다. 우선, 스텝 0보다 이전의 초기상태로서, 제어클럭생성회로(ＣＣＧ)(23)의 3개 플립플롭(ＦＦ6∼ＦＦ8)의 비반전(非反轉)데이타출력단자(Ｄｑ1∼Ｄｑ3)는 전부 로우레벨 "０"이 되고, 반전(反轉)데이타출력단자(Ｄｑlb∼Ｄｑ3b)는 전부 하이레벨 "１"이 되어 있다.
이 상태에서, 도 9의 스텝 0의 타이밍에서 하이레벨 "１"의 입력클럭신호(ＣＬＫｉｎ)가 도 5의 제어클럭생성회로(ＣＣＧ)(23)에 공급됨으로써, 제 1 ＡＮＤ게이트(ＡＮＤ1)의 출력단자로부터, 하이레벨 "１"의 제 1 클럭신호(ｃｋｓO)가 생성된다. 제 1 ＡＮＤ게이트(ＡＮＤ1)의 출력단자로부터 생성된 하이레벨 "１"의 제 1 클럭신호(ｃｋｓO)는 4개 플립플롭(ＦＦ6∼ＦＦ9)의 리셋단자(Ｒ)에 공통으로 공급되므로, 4개 플립플롭(ＦＦ6∼ＦＦ9)은 전부 리셋상태로 구동된다. 그 결과, 4개 플립플롭(ＦＦ6∼ＦＦ9)의 비반전데이타출력단자(Ｄｑ1∼Ｄｑ4)는 전부 로우레벨 "０"이며, 또 3개 플립플롭(ＦＦ6∼ＦＦ8)의 반전데이타출력단자(Ｄｑlb∼Ｄｑ3b)는 전부 하이레벨 "１"이다.
한편, 도 9의 스텝 0의 하이레벨 "１"의 제 1 클럭신호(ｃｋｓO)에 응답하여 제어데이타기억회로(25)로부터 생성되는 초기설정제어신호(Ｓｅｔ1∼Ｓｅｔ5)의 상위 3 비트 신호(Ｓｅｔ1 ∼Ｓｅｔ3)의 초기설정데이타가 축차근사레지스터(22)의 상위 3 비트 신호의 플립플롭(ＦＦ1∼ＦＦ3)에 저장된다. 상위 3 비트 신호의 플립플롭(ＦＦ1∼ＦＦ3)에 저장되는 초기설정데이타는, 8개 "０００", "００１", "０１０", "０１１", "１００", "１０１", "１１０", "１１１"의 어느 데이타가 된다. 한편, 이때에는, 상술한 바와 같이 축차근사레지스터(ＳＡＲ)(22)의 하위 2 비트 신호의 플립플롭(ＦＦ4∼ＦＦ5)에는, "００"의 데이타가 저장된다.
《주파수비교기의 출력에 의한 하위 2 비트의 설정》
도 6의 스텝1과 마찬가지로, 도9의 스텝 1에서 입력클럭신호(ＣＬＫｉｎ)가 로우레벨 "０"로부터 하이레벨 "１"로 변화하면, 제어클럭생성회로(ＣＣＧ)(23)로부터 하이레벨 "１"의 제 2 클럭신호(ｃｋｓ1)가 생성된다. 이때에, 도 8의 클럭선택 회로(ＣＳ)(24)에 제어데이타기억회로(ＬＵＴ)(25)로부터 전부 하이레벨 "１"의 선택신호(Ｓｅｌ1 , Ｓｅｌ2, Ｓｅｌ3)가 공급되어 있다. 따라서, 도 9의 스텝 1에서 제어클럭생성회로(ＣＣＧ)(23)로부터의 하이레벨 "１"의 제 2 클럭신호(ｃｋｓ1)에 응답하여, 클럭선택회로(ＣＳ)(24)의 ＯＲ회로(ＯＲ4)의 출력으로부터 하이레벨 "１"의 제 4 멀티선택클럭신호(ｃ4)가 생성된다.
한편, 이때에는 축차근사레지스터(ＳＡＲ)(22)의 스텝 0의 초기설정데이타를 이용한 도 7의 ＦＬＬ의 디지털제어발진기의 제 1 회째 발진동작의 결과인 주파수 비교기(ＦＤ)(31)의 비교출력신호(ＦＤｏｕｔ)가 생성되어 있다. 비교출력신호(ＦＤｏｕｔ)가 로우레벨 "０"인 때는 주파수가 낮은 경우를 나타내고 있고, 도 9의 스텝 1에서 하이레벨 "１"의 제 2 클럭신호(ｃｋｓ1)와 제 4 멀티선택클럭신호(ｃ4)에 응답하여 로우레벨 "０"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 4 비트째 플립플롭(ＦＦ4)에 저장된다. 비교출력신호(ＦＤｏｕｔ)가 하이레벨 "１"인 때는 주파수가 높은 경우를 나타내고 있으며, 도 9의 스텝 1에서 하이레벨 "１"의 제 2 클럭신호(ｃｋｓ1)와 제 4 멀티선택클럭신호(ｃ4)에 응답하여 하이레벨 "１"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 4 비트째 플립플롭(ＦＦ4)에 저장된다. 또한, 도 9의 스텝 1에서는, 클럭선택회로(ＣＳ)(24)로부터의 제 1 멀티선택클럭신호(ｃ1), 제 2 멀티선택클럭신호(ｃ2), 제 3 멀티선택클럭신호(ｃ3)는, 전부 로우레벨 "０"이 되어 있다. 그 결과, 도 9의 스텝 0에서 축차근사레지스터(ＳＡＲ)(22)의 상위 3 비트 신호의 플립플롭(ＦＦ1∼ＦＦ3)에 저장된 초기설정데이타의 데이타 재기록이 금지될 수 있다.
도 6의 스텝 2와 마찬가지로, 도 9의 스텝 2에서 입력클럭신호(ＣＬＫｉｎ)가 로우레벨 "０"로부터 하이레벨 "１"로 변화하면, 제어클럭생성회로(ＣＣＧ)(23)로부터 하이레벨 "１"의 제 3 클럭신호(ｃｋｓ2)가 생성된다. 이때에, 도 8의 클럭선택회로(ＣＳ)(24)에 제어데이타기억회로(ＬＵＴ)(25)로부터 전부 하이레벨 "１"의 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)가 공급되어 있다. 따라서, 도 9의 스텝 2에서 제어클럭생성회로(ＣＣＧ)(23)로부터의 하이레벨 "１"의 제 3 클럭신호(ｃｋｓ2)에 응답하여, 클럭선택회로(ＣＳ)(24)의 ＯＲ회로(ＯＲ5)의 출력으로부터 하이 레벨 "１"의 제 5 멀티선택클럭신호(ｃ5)가 생성된다.
한편, 이때에는 축차근사레지스터(ＳＡＲ)(22)의 스텝 1의 설정데이타를 이용한 도 7의 ＦＬＬ의 디지털제어발진기의 제 2 회째 발진동작의 결과인 주파수비교기(ＦＤ)(31)의 비교출력신호(ＦＤｏｕｔ)가 생성되어 있다. 비교출력신호(ＦＤｏｕｔ)가 로우레벨 "０"인 때는 주파수가 낮은 경우를 나타내고 있으며, 도 9의 스텝 2에서 하이레벨 "１"의 제 3 클럭신호(ｃｋｓ2)와 제 5 멀티선택클럭신호(ｃ5)에 응답하여 로우레벨 "０"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 5 비트째 플립플롭(ＦＦ5)에 저장된다. 비교출력신호(ＦＤｏｕｔ)가 하이레벨 "１"인 때는 주파수가 높은 경우를 나타내고 있으며, 도 9의 스텝 2에서 하이레벨 "１"의 제 3 클럭신호(ｃｋｓ2)와 제 5 멀티선택클럭신호(ｃ5)에 응답하여 하이레벨 "１"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 5 비트째 플립플롭(ＦＦ5)에 저장된다. 또한, 도 9의 스텝 2에서는, 클럭선택회로(ＣＳ)(24)로부터의 제 1 멀티선택클럭신호(ｃ1)∼제 4 멀티선택클럭신호(ｃ4)는, 전부 로우레벨 "０"이 되어 있다. 그 결과, 도 9의 스텝 0에서 축차근사레지스터(ＳＡＲ)(22)의 상위 4 비트 신호의 플립플롭(ＦＦ1∼ＦＦ4)에 저장된 설정데이타의 데이타 재기록이 금지될 수 있다.
이 도 9의 경우에서는 스텝 0에서 제어데이타기억회로(25)로부터의 상위 3 비트 신호의 초기설정제어신호(Ｓｅｔ1∼Ｓｅｔ3)가 축차근사레지스터(22)의 상위 3 비트 신호의 플립플롭(ＦＦ1∼ＦＦ3)에 저장되므로, 스텝 2까지 디지털제어발진기(10)의 설정지연단수(Ｎ)의 설정을 고속으로 완료할 수 있다.
《축차근사레지스터의 상위 2 비트의 초기설정》
도 10은, 도 7의 ＦＬＬ에서 클럭선택회로(ＣＳ)(24)에 제어데이타기억회로(ＬＵＴ)(25)로부터 데이타 "１１０"의 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)가 공급된 경우의 ＦＬＬ 각부의 파형을 나타낸 것으로, 디지털제어발진기(10)의 설정지연단수(Ｎ)가 설정되는 모양을 나타내는 도면이다.
기준주파수(fREF)를 가지는 입력클럭신호(ＣＬＫｉｎ)의 도 1에 나타내는 ＦＬＬ에 대한 공급이 이미 개시되어 있고, 도 10의 스텝 0에서 프로그램·카운터(32)의 체배수(Ｍ)가 소정 값으로 설정되어 도 7의 ＦＬＬ의 록킹동작이 개시된 것으로 한다. 우선, 스텝 0보다 이전의 초기상태로서, 제어클럭생성회로(ＣＣＧ)(23)의 3개 플립플롭(ＦＦ6∼ＦＦ8)의 비반전데이타출력단자(Ｄｑ1∼Ｄｑ3)는 전부 로우레벨 "０"이 되고, 반전데이타출력단자(Ｄｑlb∼Ｄｑ3b)는 전부 하이레벨 "１"이 되어 있다.
이 상태에서, 도 10의 스텝 0의 타이밍에서 하이레벨 "１"의 입력클럭신호(ＣＬＫｉｎ)가 도 5의 제어클럭생성회로(ＣＣＧ)(23)에 공급됨으로써, 제 1 ＡＮＤ게이트(ＡＮＤ1)의 출력단자로부터, 하이레벨 "１"의 제 1 클럭신호(ｃｋｓO)가 생성된다. 제 1 ＡＮＤ게이트(ＡＮＤ1)의 출력단자로부터 생성된 하이레벨 "１"의 제 1 클럭신호(ｃｋｓO)는 4개 플립플롭(ＦＦ6∼ＦＦ9)의 리셋단자(Ｒ)에 공통으로 공급되므로, 4개 플립플롭(ＦＦ6∼ＦＦ9)은 전부 리셋상태로 구동된다. 그 결과, 4개 플립플롭(ＦＦ6∼ＦＦ9)의 비반전데이타출력단자(Ｄｑ1∼Ｄｑ4)는 전부 로우레 벨 "０"이며, 또한 3개 플립플롭(ＦＦ6∼ＦＦ8)의 반전데이타출력단자(Ｄｑlb∼Ｄｑ3b)는 전부 하이레벨 "１"이다.
한편, 도 10의 스텝 0의 하이레벨 "１"의 제 1 클럭신호(ｃｋｓO)에 응답하여 제어데이타기억회로(25)로부터 생성되는 초기설정제어신호(Ｓｅｔ1∼Ｓｅｔ5)의 상위 2 비트 신호(Ｓｅｔ1, Ｓｅｔ2)의 초기설정데이타가 축차근사레지스터(22)의 상위 2 비트 신호의 플립플롭(ＦＦ1, ＦＦ2)에 저장된다. 상위 2 비트 신호의 플립플롭(ＦＦ1, ＦＦ2)에 저장되는 초기설정데이타는, 4개의 "００", "０１", "１０", "１１"의 어느 데이타가 된다. 한편, 이때에는, 축차근사레지스터(ＳＡＲ)(22)의 하위 3 비트 신호의 플립플롭(ＦＦ3∼ＦＦ5)에는, "０００"의 데이타가 저장된다.
《주파수비교기의 출력에 의한 하위 3 비트의 설정》
도 6의 스텝 1과 마찬가지로, 도 10의 스텝 1에서 입력클럭신호(ＣＬＫｉｎ)가 로우레벨 "０"로부터 하이레벨 "１"로 변화하면, 제어클럭생성회로(ＣＣＧ)(23)로부터 하이레벨 "１"의 제 2 클럭신호(ｃｋｓ1)가 생성된다. 이때에, 도 8의 클럭선택회로(ＣＳ)(24)에 제어데이타기억회로(ＬＵＴ)(25)로부터 데이타 "１１０"의 선택신호(Ｓｅｌ1 , Ｓｅｌ2, Ｓｅｌ3)가 공급되어 있다. 따라서, 도 10의 스텝 1에서 제어클럭생성회로(ＣＣＧ)(23)로부터의 하이레벨 "１"의 제 2 클럭신호(ｃｋｓ1)에 응답하여, 클럭선택회로(ＣＳ)(24)의 ＯＲ회로(ＯＲ3)의 출력으로부터 하이레벨 "１"의 제 3 멀티선택클럭신호(ｃ3)가 생성된다.
한편, 이때에는 축차근사레지스터(ＳＡＲ)(22)의 스텝 0의 초기설정데이타를 이용한 도 7의 ＦＬＬ의 디지털제어발진기의 제 1 회째 발진동작의 결과인 주파수 비교기(ＦＤ)(31)의 비교출력신호(ＦＤｏｕｔ)가 생성되어 있다. 비교출력신호(ＦＤｏｕｔ)가 로우레벨 "０"인 때는 주파수가 낮은 경우를 나타내고 있으며, 도 10의 스텝 1에서 하이레벨 "１"의 제 2 클럭신호(ｃｋｓ1)와 제 3 멀티선택클럭신호(ｃ3)에 응답하여 로우레벨 "０"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 3 비트째 플립플롭(ＦＦ3)에 저장된다. 비교출력신호(ＦＤｏｕｔ)가 하이레벨 "１"인 때는 주파수가 높은 경우를 나타내고 있으며, 도 10의 스텝 1에서 하이레벨 "１"의 제 2 클럭신호(ｃｋｓ1)와 제 3 멀티선택클럭신호(ｃ3)에 응답하여 하이레벨 "１"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 3 비트째 플립플롭(ＦＦ3)에 저장된다. 또한, 도 10의 스텝 1에서는, 클럭선택회로(ＣＳ)(24)로부터의 제 1 멀티선택클럭신호(ｃ1), 제 2 멀티선택클럭신호(ｃ2)는, 전부 로우레벨 "０"이 되어 있다. 그 결과, 도 10의 스텝 0에서 축차근사레지스터(ＳＡＲ)(22)의 상위 2 비트 신호의 플립플롭(ＦＦ1, ＦＦ2)에 저장된 초기설정데이타의 데이타 재기록이 금지될 수 있다.
도 6의 스텝 2와 마찬가지로, 도 10의 스텝 2에서 입력클럭신호(ＣＬＫｉｎ)가 로우레벨 "０"로부터 하이레벨 "１"로 변화하면, 제어클럭생성회로(ＣＣＧ)(23)로부터 하이레벨 "１"의 제 3 클럭신호(ｃｋｓ2)가 생성된다. 이때에, 도 8의 클럭선택회로(ＣＳ)(24)에 제어데이타기억회로(ＬＵＴ)(25)로부터 데이타 "１１０"의 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)가 공급되어 있다. 따라서, 도 10의 스텝 2에서 제어클럭생성회로(ＣＣＧ)(23)로부터의 하이레벨 "１"의 제 3 클럭신호(ｃｋｓ2)에 응답하여, 클럭선택회로(ＣＳ)(24)의 ＯＲ회로(ＯＲ4)의 출력으로부터 하이레 벨 "１"의 제 4 멀티선택클럭신호(ｃ4)가 생성된다.
한편, 이때에는 축차근사레지스터(ＳＡＲ)(22)의 스텝 1의 설정데이타를 이용한 도 7의 ＦＬＬ의 디지털제어발진기의 제 2 회째 발진동작의 결과인 주파수비교기(ＦＤ)(31)의 비교출력신호(ＦＤｏｕｔ)가 생성되어 있다. 비교출력신호(ＦＤｏｕｔ)가 로우레벨 "０"인 때는 주파수가 낮은 경우를 나타내고 있으며, 도 10의 스텝 2에서 하이레벨 "１"의 제 3 클럭신호(ｃｋｓ2)와 제 4 멀티선택클럭신호(ｃ4)에 응답하여 로우레벨 "０"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 4 비트째 플립플롭(ＦＦ4)에 저장된다. 비교출력신호(ＦＤｏｕｔ)가 하이레벨 "１"인 때는 주파수가 높은 경우를 나타내고 있으며, 도 10의 스텝 2에서 하이레벨 "１"의 제 3 클럭신호(ｃｋｓ2)와 제 4 멀티선택클럭신호(ｃ4)에 응답하여 하이레벨 "１"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 4 비트째 플립플롭(ＦＦ4)에 저장된다. 또한, 도 10의 스텝 2에서는, 클럭선택회로(ＣＳ)(24)로부터의 제 1 멀티선택클럭신호(ｃ1)∼제 3 멀티선택클럭신호(ｃ3)는, 전부 로우레벨 "０"이 되어 있다. 그 결과, 도 10의 스텝 0에서 축차근사레지스터(ＳＡＲ)(22)의 상위 3 비트 신호의 플립플롭(ＦＦ1∼ＦＦ3)에 저장된 설정데이타의 데이타 재기록이 금지될 수 있다.
도 6의 스텝3과 마찬가지로, 도 10의 스텝 3에서 입력클럭신호(ＣＬＫｉｎ)가 로우레벨 "０"로부터 하이레벨 "１"로 변화하면, 제어클럭생성회로(ＣＣＧ)(23)로부터 하이레벨 "１"의 제 4 클럭신호(ｃｋｓ3)가 생성된다. 이때에, 도 8의 클럭선택회로(ＣＳ)(24)에 제어데이타기억회로(ＬＵＴ)(25)로부터 데이타 "１１０"의 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)가 공급되어 있다. 따라서, 도 10의 스텝 2에서 제어클럭생성회로(ＣＣＧ)(23)로부터의 하이레벨 "１"의 제 4 클럭신호(ｃｋｓ3)에 응답하여, 클럭선택회로(ＣＳ)(24)의 ＯＲ회로(ＯＲ4)의 출력으로부터 하이레벨 "１"의 제 5 멀티선택클럭신호(ｃ5)가 생성된다.
또한, 이때에는 축차근사레지스터(ＳＡＲ)(22)의 스텝 2의 설정데이타를 이용한 도 7의 ＦＬＬ의 디지털제어발진기의 제 3 회째 발진동작의 결과인 주파수비교기(ＦＤ)(31)의 비교출력신호(ＦＤｏｕｔ)가 생성되어 있다. 비교출력신호(ＦＤｏｕｔ)가 로우레벨 "０"인 때는 주파수가 낮은 경우를 나타내고 있으며, 도 10의 스텝 3에서 하이레벨 "１"의 제 4 클럭신호(ｃｋｓ3)와 제 5 멀티선택클럭신호(ｃ5)에 응답하여 로우레벨 "０"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 5 비트째 플립플롭(ＦＦ5)에 저장된다. 비교출력신호(ＦＤｏｕｔ)가 하이레벨 "１"인 때는 주파수가 높은 경우를 나타내고 있으며, 도 10의 스텝 3에서 하이레벨 "１"의 제 4 클럭신호(ｃｋｓ3)와 제 5 멀티선택클럭신호(ｃ5)에 응답하여 하이레벨 "１"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 5 비트째 플립플롭(ＦＦ5)에 저장된다. 또한, 도 10의 스텝 3에서는, 클럭선택회로(ＣＳ)(24)로부터의 제 1 멀티선택클럭신호(ｃ1)∼제 4 멀티선택클럭신호(ｃ4)는, 전부 로우레벨 "０"이 되어 있다. 그 결과, 도 10의 스텝 0에서 축차근사레지스터(ＳＡＲ)(22)의 상위 4 비트 신호의 플립플롭(ＦＦ1∼ＦＦ4)에 저장된 설정데이타의 데이타 재기록이 금지될 수 있다.
이 도 10의 경우에서는 스텝 0에서 제어데이타기억회로(25)로부터의 상위 2 비트 신호의 초기설정제어신호(Ｓｅｔ1∼Ｓｅｔ2)가 축차근사레지스터(22)의 상위 2 비트 신호의 플립플롭(ＦＦ1∼ＦＦ2)에 저장되므로, 스텝 3까지 디지털제어발진기(10)의 설정지연단수(Ｎ)의 설정을 비교적 고속으로 완료할 수 있다.
《축차근사레지스터의 상위 1 비트의 초기설정》
도 11은, 도 7의 ＦＬＬ에서 클럭선택회로(ＣＳ)(24)에 제어데이타기억회로(ＬＵＴ)(25)로부터 데이타 "１００"의 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)가 공급된 경우의 ＦＬＬ 각부의 파형을 나타낸 것으로, 디지털제어발진기(10)의 설정지연단수(Ｎ)가 설정되는 모양을 나타내는 도면이다.
기준주파수(fREF)를 가지는 입력클럭신호(ＣＬＫｉｎ)의 도 1에 나타내는 ＦＬＬ에 대한 공급이 이미 개시되어 있고, 도 11의 스텝 0에서 프로그램·카운터(32)의 체배수(Ｍ)가 소정 값으로 설정되어 도 7의 ＦＬＬ의 록킹동작이 개시된 것으로 한다. 우선, 스텝 0보다 이전의 초기상태로서, 제어클럭생성회로(ＣＣＧ)(23)의 3개 플립플롭(ＦＦ6∼ＦＦ8)의 비반전데이타출력단자(Ｄｑ1∼Ｄｑ3)는 전부 로우레벨 "０"이 되고, 반전데이타출력단자(Ｄｑlb∼Ｄｑ3b)는 전부 하이레벨 "１"이 되어 있다.
이 상태에서, 도 11의 스텝 0의 타이밍에서 하이레벨 "１"의 입력클럭신호(ＣＬＫｉｎ)가 도 5의 제어클럭생성회로(ＣＣＧ)(23)에 공급됨으로써, 제 1 ＡＮＤ게이트(ＡＮＤ1)의 출력단자로부터, 하이레벨 "１"의 제 1 클럭신호(ｃｋｓO)가 생성된다. 제 1 ＡＮＤ게이트(ＡＮＤ1)의 출력단자로부터 생성된 하이레벨 "１"의 제 1 클럭신호(ｃｋｓO)는 4개 플립플롭(ＦＦ6∼ＦＦ9)의 리셋단자(Ｒ)에 공통으로 공급되므로, 4개 플립플롭(ＦＦ6∼ＦＦ9)은 전부 리셋상태로 구동된다. 그 결과, 4개 플립플롭(ＦＦ6∼ＦＦ9)의 비반전데이타출력단자(Ｄｑ1∼Ｄｑ4)는 전부 로우레벨 "０"이며, 또한 3개 플립플롭(ＦＦ6∼ＦＦ8)의 반전데이타출력단자(Ｄｑlb∼Ｄｑ3b)는 전부 하이레벨 "１"이다.
한편, 도 11의 스텝 0의 하이레벨 "１"의 제 1 클럭신호(ｃｋｓO)에 응답하여 제어데이타기억회로(25)로부터 생성되는 초기설정제어신호(Ｓｅｔ1∼Ｓｅｔ5)의 상위 1 비트 신호(Ｓｅｔ1)의 초기설정데이타가 축차근사레지스터(22)의 상위 1 비트 신호의 플립플롭(ＦＦ1)에 저장된다. 상위 1 비트 신호의 플립플롭(ＦＦ1)에 저장되는 초기설정데이타는, 2개의 "０", "１"의 어느 데이타가 된다. 한편, 이때에는, 축차근사레지스터(ＳＡＲ)(22)의 하위 4 비트 신호의 플립플롭(ＦＦ2∼ＦＦ5)에는, "００００"의 데이타가 저장된다.
《주파수비교기의 출력에 의한 하위 4 비트의 설정》
도 6의 스텝1과 마찬가지로, 도 11의 스텝 1에서 입력클럭신호(ＣＬＫｉｎ)가 로우레벨 "０"로부터 하이레벨 "１"로 변화하면, 제어클럭생성회로(ＣＣＧ)(23)로부터 하이레벨 "１"의 제 2 클럭신호(ｃｋｓ1)가 생성된다. 이때에, 도 8의 클럭선택회로(ＣＳ)(24)에 제어데이타기억회로(ＬＵＴ)(25)로부터 데이타 "１００"의 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)가 공급되어 있다. 따라서, 도 11의 스텝 1에서 제어클럭생성회로(ＣＣＧ)(23)로부터의 하이레벨 "１"의 제 2 클럭신호(ｃｋｓ1)에 응답하여, 클럭선택회로(ＣＳ)(24)의 ＯＲ회로(ＯＲ2)의 출력으로부터 하이레 벨 "１"의 제 2 멀티선택클럭신호(ｃ2)가 생성된다.
한편, 이때에는 축차근사레지스터(ＳＡＲ)(22)의 스텝 0의 초기설정데이타를 이용한 도 7의 ＦＬＬ의 디지털제어발진기의 제 1 회째 발진동작의 결과인 주파수비교기(ＦＤ)(31)의 비교출력신호(ＦＤｏｕｔ)가 생성되어 있다. 비교출력신호(ＦＤｏｕｔ)가 로우레벨 "０"인 때는 주파수가 낮은 경우를 나타내고 있으며, 도 11의 스텝 1에서 하이레벨 "１"의 제 2 클럭신호(ｃｋｓ1)와 제 2 멀티선택클럭신호(ｃ2)에 응답하여 로우레벨 "０"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 2 비트째 플립플롭(ＦＦ2)에 저장된다. 비교출력신호(ＦＤｏｕｔ)가 하이레벨 "１"인 때는 주파수가 높은 경우를 나타내고 있으며, 도 11의 스텝 1에서 하이레벨 "１"의 제 2 클럭신호(ｃｋｓ1)와 제 2 멀티선택클럭신호(ｃ2)에 응답하여 하이레벨 "１"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 2 비트째 플립플롭(ＦＦ2)에 저장된다. 또한, 도 11의 스텝 1에서는, 클럭선택회로(ＣＳ)(24)로부터의 제 1 멀티선택클럭신호(ｃ1)는, 로우레벨 "０"이 되어 있다. 그 결과, 도 11의 스텝 0에서 축차근사레지스터(ＳＡＲ)(22)의 상위 1 비트 신호의 플립플롭(ＦＦ1)에 저장된 초기설정데이타의 데이타 재기록이 금지될 수 있다.
도 6의 스텝 2와 마찬가지로, 도 11의 스텝 2에서 입력클럭신호(ＣＬＫｉｎ)가 로우레벨 "０"로부터 하이레벨 "１"로 변화하면, 제어클럭생성회로(ＣＣＧ)(23)로부터 하이레벨 "１"의 제 3 클럭신호(ｃｋｓ2)가 생성된다. 이때에, 도 8의 클럭선택회로(ＣＳ)(24)에 제어데이타기억회로(ＬＵＴ)(25)로부터 데이타 "１００"의 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)가 공급되어 있다. 따라서, 도 10의 스텝 2에 서 제어클럭생성회로(ＣＣＧ)(23)로부터의 하이레벨 "１"의 제 3 클럭신호(ｃｋｓ2)에 응답하여, 클럭선택회로(ＣＳ)(24)의 ＯＲ회로(ＯＲ3)의 출력으로부터 하이레벨 "１"의 제 3 멀티선택클럭신호(ｃ3)가 생성된다.
한편, 이때에는 축차근사레지스터(ＳＡＲ)(22)의 스텝 1의 설정데이타를 이용한 도 7의 ＦＬＬ의 디지털제어발진기의 제 2 회째 발진동작의 결과인 주파수비교기(ＦＤ)(31)의 비교출력신호(ＦＤｏｕｔ)가 생성되어 있다. 비교출력신호(ＦＤｏｕｔ)가 로우레벨 "０"인 때는 주파수가 낮은 경우를 나타내고 있으며, 도 11의 스텝 2에서 하이레벨 "１"의 제 3 클럭신호(ｃｋｓ2)와 제 3 멀티선택클럭신호(ｃ3)에 응답하여 로우레벨 "０"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 3 비트째 플립플롭(ＦＦ3)에 저장된다. 비교출력신호(ＦＤｏｕｔ)가 하이레벨 "１"인 때는 주파수가 높은 경우를 나타내고 있으며, 도 11의 스텝 2에서 하이레벨 "１"의 제 3 클럭신호(ｃｋｓ2)와 제 3 멀티선택클럭신호(ｃ3)에 응답하여 하이레벨 "１"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 3 비트째 플립플롭(ＦＦ3)에 저장된다. 또한, 도 11의 스텝 2에서는, 클럭선택회로(ＣＳ)(24)로부터의 제 1 멀티선택클럭신호(ｃ1)∼제 2 멀티선택클럭신호(ｃ2)는, 전부 로우레벨 "０"이 되어 있다. 그 결과, 도 11의 스텝 0에서 축차근사레지스터(ＳＡＲ)(22)의 상위 2 비트 신호의 플립플롭(ＦＦ1∼ＦＦ2)에 저장된 설정데이타의 데이타 재기록이 금지될 수 있다.
도 6의 스텝 3과 마찬가지로, 도 11의 스텝 3에서 입력클럭신호(ＣＬＫｉｎ)가 로우레벨 "０"로부터 하이레벨 "１"로 변화하면, 제어클럭생성회로(ＣＣＧ)(23) 로부터 하이레벨 "１"의 제 4 클럭신호(ｃｋｓ3)가 생성된다. 이때에, 도 8의 클럭선택회로(ＣＳ)(24)에 제어데이타기억회로(ＬＵＴ)(25)로부터 데이타 "１００"의 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)가 공급되어 있다. 따라서, 도 11의 스텝 3에서 제어클럭생성회로(ＣＣＧ)(23)로부터의 하이레벨 "１"의 제 4 클럭신호(ｃｋｓ3)에 응답하여, 클럭선택회로(ＣＳ)(24)의 ＯＲ회로(ＯＲ3)의 출력으로부터 하이레벨 "１"의 제 4 멀티선택클럭신호(ｃ4)가 생성된다.
한편, 이때에는 축차근사레지스터(ＳＡＲ)(22)의 스텝 1의 설정데이타를 이용한 도 7의 ＦＬＬ의 디지털제어발진기의 제 3 회째 발진동작의 결과인 주파수비교기(ＦＤ)(31)의 비교출력신호(ＦＤｏｕｔ)가 생성되어 있다. 비교출력신호(ＦＤｏｕｔ)가 로우레벨 "０"인 때는 주파수가 낮은 경우를 나타내고 있으며, 도 11의 스텝 3에서 하이레벨 "１"의 제 4 클럭신호(ｃｋｓ4)와 제 4 멀티선택클럭신호(ｃ4)에 응답하여 로우레벨 "０"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 4 비트째 플립플롭(ＦＦ4)에 저장된다. 비교출력신호(ＦＤｏｕｔ)가 하이레벨 "１"인 때는 주파수가 높은 경우를 나타내고 있으며, 도 11의 스텝 3에서 하이레벨 "１"의 제 4 클럭신호(ｃｋｓ4)와 제 4 멀티선택클럭신호(ｃ4)에 응답하여 하이레벨 "１"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 4 비트째 플립플롭(ＦＦ4)에 저장된다. 또한, 도 11의 스텝 3에서는, 클럭선택회로(ＣＳ)(24)로부터의 제 1 멀티선택클럭신호(ｃ1)∼제 3 멀티선택클럭신호(ｃ3)는, 전부 로우레벨 "０"이 되어 있다. 그 결과, 도 11의 스텝 0에서 축차근사레지스터(ＳＡＲ)(22)의 상위 3 비트 신호의 플립플롭(ＦＦ1∼ＦＦ3)에 저장된 설정데이타의 데이타 재기록 이 금지될 수 있다.
도 6의 스텝 4와 마찬가지로, 도 11의 스텝 4에서 입력클럭신호(ＣＬＫｉｎ)가 로우레벨 "０"로부터 하이레벨 "１"로 변화하면, 제어클럭생성회로(ＣＣＧ)(23)로부터 하이레벨 "１"의 제 5 클럭신호(ｃｋｓ4)가 생성된다. 이때에, 도 8의 클럭선택회로(ＣＳ)(24)에 제어데이타기억회로(ＬＵＴ)(25)로부터 데이타 "１００"의 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)가 공급되어 있다. 따라서, 도 11의 스텝 4에서 제어클럭생성회로(ＣＣＧ)(23)로부터의 하이레벨 "１"의 제 5 클럭신호(ｃｋｓ4)에 응답하여, 클럭선택회로(ＣＳ)(24)의 ＯＲ회로(ＯＲ5)의 출력으로부터 하이레벨 "１"의 제 5 멀티선택클럭신호(ｃ5)가 생성된다.
또한, 이때에는 축차근사레지스터(ＳＡＲ)(22)의 스텝 3의 설정데이타를 이용한 도 7의 ＦＬＬ의 디지털제어발진기의 제 4 회째 발진동작의 결과인 주파수비교기(ＦＤ)(31)의 비교출력신호(ＦＤｏｕｔ)가 생성되어 있다. 비교출력신호(ＦＤｏｕｔ)가 로우레벨 "０"인 때는 주파수가 낮은 경우를 나타내고 있으며, 도 11의 스텝 4에서 하이레벨 "１"의 제 5 클럭신호(ｃｋｓ4)와 제 5 멀티선택클럭신호(ｃ5)에 응답하여 로우레벨 "０"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 5 비트째 플립플롭(ＦＦ5)에 저장된다. 비교출력신호(ＦＤｏｕｔ)가 하이레벨 "１"인 때는 주파수가 높은 경우를 나타내고 있으며, 도 11의 스텝 4에서 하이레벨 "１"의 제 5 클럭신호(ｃｋｓ4)와 제 5 멀티선택클럭신호(ｃ5)에 응답하여 하이레벨 "１"의 비교출력신호(ＦＤｏｕｔ)가 축차근사레지스터(22)의 5 비트째 플립플롭(ＦＦ5)에 저장된다. 또한, 도 11의 스텝 4에서는, 클럭선택회로(ＣＳ)(24)로부 터의 제 1 멀티선택클럭신호(ｃ1)∼제 4 멀티선택클럭신호(ｃ4)는, 전부 로우레벨 "０"이 되어 있다. 그 결과, 도 11의 스텝 0에서 축차근사레지스터(ＳＡＲ)(22)의 상위 4 비트 신호의 플립플롭(ＦＦ1∼ＦＦ4)에 저장된 설정데이타의 데이타 재기록이 금지될 수 있다.
이 도 11의 경우에서는 스텝 0에서 제어데이타기억회로(25)로부터의 상위 1 비트 신호의 초기설정제어신호(Ｓｅｔ1)가 축차근사레지스터(22)의 상위 1 비트 신호의 플립플롭(ＦＦ1)에 저장되므로, 스텝 4까지 디지털제어발진기(10)의 설정지연단수(Ｎ)의 설정을 비교적 고속으로 완료할 수 있다.
《축차근사레지스터에서의 초기설정이 없는 경우》
도 12는, 도 7의 ＦＬＬ에서 클럭선택회로(ＣＳ)(24)에 제어데이타기억회로(ＬＵＴ)(25)로부터 데이타 "０００"의 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)가 공급된 경우의 ＦＬＬ 각부의 파형을 나타낸 것으로, 디지털제어발진기(10)의 설정지연단수(Ｎ)가 설정되는 모양을 나타내는 도면이다.
상기 설명에서는, 도 7에 나타낸 ＦＬＬ의 디지털제어부(20)의 축차근사레지스터(ＳＡＲ)(22)의 비트 수는 5 비트로 설명하고 있지만, 11 비트의 프로그램·카운터(32)의 최대 2047의 가변체배수(Ｍ)에 대응하기 위해 축차근사레지스터(ＳＡＲ)(22)의 실제 비트 수는 12 비트이다. 그 결과, 제어데이타기억회로(ＬＵＴ)(25)의 메모리 용량의 제한에 의해, 체배수설정입력단자(Ｍｉｎ)로부터 프로그램·카운터(ＰＣ)(32)에 공급되는 모든 체배수(Ｍ)에 대응하는 축차근사레지스터(ＳＡＲ)(22)의 설정지연단수(Ｎ)의 상위(上位)비트를 제어데이타기억회로(ＬＵＴ)(25) 에 저장할 수 없는 경우가 있다.
제어데이타기억회로(ＬＵＴ)(25)에 저장된 설정지연단수(設定遲延段數)(Ｎ)의 상위비트에 대응하지 않은 체배수(Ｍ)가 체배수설정입력단자(Ｍｉｎ)로부터 공급되면, 제어데이타기억회로(ＬＵＴ)(25)는 초기설정의 선택이 불가능한 것을 나타내는 데이타 "０００"의 선택신호(Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3)를 클럭선택회로(ＣＳ)(24)에 공급한다. 따라서, 클럭선택회로(ＣＳ)(24)에서는, 클럭드 인버터(Ｉｎｖ11Ａ, Ｉｎｖ21Ａ, Ｉｎｖ31Ａ, Ｉｎｖ41Ａ, Ｉｎｖ51Ａ)가 활성화되므로, 제어클럭생성회로(23)로부터의 멀티클럭신호(ｃｋｓ1∼ｃｋｓ5)는, 클럭선택회로(ＣＳ)(24)의 멀티선택클럭신호(ｃ1∼ｃ5)로서 출력된다. 또한, 이때에는, 제어데이타기억회로(ＬＵＴ)(25)는, 도 3의 바이너리·서치·알고리즘(2분 탐사법)의 초기코드 "１００００"를 가지는 초기설정제어신호(Ｓｅｔ1, Ｓｅｔ2, Ｓｅｔ3, Ｓｅｔ4, Ｓｅｔ5)를 생성하여 상위비트설정회로(ＵＢＳ)(26)에 공급한다.
따라서, 도 12의 스텝 0에서는, 제어클럭생성회로(ＣＣＧ)(23)로부터의 제 1 클럭신호(ｃｋｓO)에 응답하여, 축차근사레지스터(ＳＡＲ)(22)의 제 1 플립플롭(ＦＦ1)∼제 5 플립플롭(ＦＦ5)에 초기코드 "１００００"가 저장될 수 있다.
그 후, 도 6과 마찬가지로, 도 12의 스텝 1, 스텝 2, 스텝 3, 스텝 4, 스텝 5의 각(各) 스텝에서 위상비교출력(位相比較出力)(ＦＤｏｕｔ)이 축차근사레지스터(ＳＡＲ)(22)의 제 1∼제 5 플립플롭(ＦＦ1∼5)의 각(各) 플립플롭에 저장된다.
이와 같이 하여 도 12의 경우에서는 스텝 0에서는 축차근사레지스터(22)에 대한 초기설정이 실행되지 않지만, 스텝 5까지 축차근사레지스터(ＳＡＲ)(22)의 제 1∼제 5 플립플롭(ＦＦ1∼ＦＦ5)에 디지털제어발진기(10)의 설정지연단수(Ｎ)의 설정을 완료할 수 있다.
《ＰＬＬ의 다른 구성》
본 발명은, 가변체배기(可變遞倍器)으로서의 프로그램·카운터(ＰＣ)(32)를 구비하는 ＦＬＬ과는 다른 별개 구성의 클럭생성회로, 즉 위상(位相)록드루프(ＰＬＬ)에도 적용하는 것이 가능하다.
도 17은, 본 발명의 다른 실시형태에 의한 ＰＬＬ의 기본적인 구성을 나타내는 도면이다.
도 17에 나타내는 ＰＬＬ에서는, 도 7에 나타내는 ＦＬＬ에서의 가변체배기으로서의 프로그램·카운터(32)는, 도 17에 나타내는 바와 같이 분주비(Ｍ)가 고정 값인 고정분주기(固定分周器)로 구성된다. 그 대신에, 도 17에서는, 위상주파수비교기(31)의 한쪽 입력단자에 공급되는 기준주파수신호로서의 입력클럭신호(ＣＬＫｉｎ)의 주파수(fREF)가, 고(고속), 중(중속), 저(저속)으로 변화된다.
입력클럭신호(ＣＬＫｉｎ)의 주파수(fREF)가 고(高), 중(中), 저(低)로 변화해도, 도 17에 나타내는 ＰＬＬ이 록킹동작을 행하기 위해서는, 상기 (4식)으로부터 명확한 바와 같이 입력클럭신호(ＣＬＫｉｎ)의 주파수(fREF)의 고, 중, 저의 변화에 대응하여 디지털제어발진기(10)의 설정지연단수(Ｎ)는 소(小), 중(中), 대(大)로 변화할 필요가 있다.
ＰＬＬ을 록킹시키는 디지털제어발진기(10)의 설정지연단수(Ｎ)를 디지털 제 어하는 축차근사레지스터(ＳＡＲ)의 디지털 제어정보의 저장스텝을 삭감시키기 위해, 입력클럭신호(ＣＬＫｉｎ)의 주파수(fREF)가 고, 중, 저의 어느 정보가, 제어데이타기억회로(ＬＵＴ)(25)에 공급된다. 제어데이타기억회로(ＬＵＴ)(25)로부터 입력클럭신호(ＣＬＫｉｎ)의 주파수(fREF)에 대응하는 디지털제어발진기(10)의 소, 중, 대의 설정지연단수(Ｎ)의 상위비트가 출력되어, 축차근사레지스터(ＳＡＲ)(22)의 상위비트의 플립플롭에 초기설정된다.
이 축차근사레지스터(ＳＡＲ)(22)의 상위비트의 플립플롭에 대한 초기설정 후, 바이너리·서치·알고리즘에 따라 축차근사레지스터(ＳＡＲ)의 하위비트의 플립플롭에 순차적으로 디지털 제어정보가 저장되어, 도 17의 ＰＬＬ이 록킹동작을 완료하는 것이다.
또한, 다른 구성의 ＰＬＬ은, 도 17에 나타내는 분주기의 분주비(Ｍ)가 고, 중, 저로 가변될 수 있는 가변분주기(可變分周器)로 구성된다. 그 대신에, 위상주파수비교기(31)의 한쪽 입력단자에 공급되는 기준주파수신호로서의 입력클럭신호(ＣＬＫｉｎ)의 주파수(fREF)는 고정 값이 되어, 가변설정된 분주비(Ｍ)에 반비례하여 디지털제어발진기(10)의 설정지연단수(Ｎ)가 소, 중, 대로 변화하도록 하면, 발진클럭(ＣＬＫｍ)의 주파수는 고, 중, 저로 변화된다. 이 경우도, 상기와 마찬가지로, 축차비교(逐次比較)레지스터(ＳＡＲ)(22)의 상위비트를 초기설정함으로써 디지털 제어정보의 저장스텝을 삭감시킬 수 있다.
《제어데이타기억회로의 구성》
도 14는, 도 7 또는 도 17에 나타낸 본 발명의 실시형태에 의한 ＦＬＬ 또는 ＰＬＬ의 디지털제어부(20)의 제어데이타기억회로(ＬＵＴ)(25)의 구성을 나타내는 도면이다.
도 14에 나타내는 바와 같이, 제어데이타기억회로(ＬＵＴ)(25)는, 가변체배수 또는 가변분주수(Ｍ)의 저장영역, 초기설정제어신호(Ｓｅｔ1∼Ｓｅｔ3)의 저장영역, 선택신호(Ｓｅｌ1∼Ｓｅｌ3)의 저장영역, 동작모드(Mode)의 저장영역을 포함하고 있다.
도 7 또는 도 17에 나타낸 ＦＬＬ 또는 ＰＬＬ의 체배수 또는 분주수 설정입력단자(Ｍｉｎ)에 공급되는 체배수 또는 분주수(141)가, 제어데이타기억회로(ＬＵＴ)(25)의 가변체배수 또는 분주수(Ｍ)의 저장영역에 공급된다. 이렇게 하면, 제어데이타기억회로(ＬＵＴ)(25)의 선택신호(Ｓｅｌ1∼Ｓｅｌ3)의 저장영역으로부터, 체배수 또는 분주수(141)에 대응하는 초기설정제어신호(Ｓｅｔ1∼Ｓｅｔ3)(142)가 생성된다. 가변체배수 또는 가변분주수(Ｍ)(141)가 15부터 10까지인 경우에는, 초기설정제어신호(Ｓｅｔ1∼Ｓｅｔ3)(142)는 초기설정데이타 "０００"이 된다. 가변분주수(Ｍ)(141)가 10∼7까지인 경우에는, 초기설정제어신호(Ｓｅｔ1∼Ｓｅｔ3)(142)는 초기설정데이타 "０１０"이 된다. 가변분주수(Ｍ)(141)가 7∼5.5까지인 경우에는, 초기설정제어신호(Ｓｅｔ1∼Ｓｅｔ3)(142)는 초기설정데이타 "１００"이 된다. 가변분주수(Ｍ)(141)가 5.5이하인 경우에는, 초기설정제어신호(Ｓｅｔ1∼Ｓｅｔ3)(142)는 초기설정데이타 "１１０"이 된다.
도 14의 제어데이타기억회로(ＬＵＴ)(25)의 동작모드(Mode)의 저장영역에는, 제 1 모드정보와 제 2 모드정보와 제 3 모드정보가 저장되어 있다.
동작모드(Mode)의 저장영역에 제 1 모드정보에 대응하는 정보(143)가 공급되면, 제어데이타기억회로(25)의 선택신호(Ｓｅｌ1∼Ｓｅｌ3)의 저장영역으로부터 축차근사(逐次近似)레지스터(ＳＡＲ)(22)의 초기설정이 상위 1 비트만의 플립플롭(ＦＦ1)인 것을 나타내는 데이타 "１００"의 선택신호(144)가 생성된다.
동작모드(Mode)의 저장영역에 제 2 모드정보에 대응하는 정보(143)가 공급되면, 제어데이타기억회로(25)의 선택신호(Ｓｅｌ1∼Ｓｅｌ3)의 저장영역으로부터 축차근사레지스터(ＳＡＲ)(22)의 초기설정이 상위 2 비트의 플립플롭(ＦＦ1∼2)인 것을 나타내는 데이타 "１１０"의 선택신호(144)가 생성된다.
동작모드(Mode)의 저장영역에 제 3 모드정보에 대응하는 정보(143)가 공급되면, 제어데이타기억회로(25)의 선택신호(Ｓｅｌ1∼Ｓｅｌ3)의 저장영역으로부터 축차근사레지스터(ＳＡＲ)(22)의 초기설정이 상위 2 비트의 플립플롭(ＦＦ1∼2)인 것을 나타내는 데이타 "１１１"의 선택신호(144)가 생성된다.
도 14의 제어데이타기억회로(ＬＵＴ)(25)는, 룩업 테이블(look-up table)형 랜덤 액세스 메모리로 구성될 수 있다. 도 7 또는 도 17에 나타낸 본 발명의 실시형태에 의한 ＦＬＬ 또는 ＰＬＬ의 전원투입시의 시스템 초기화 시퀸스(sequence)에서, 제어데이타기억회로(ＬＵＴ)(25)의 각 저장영역의 데이타는 ＦＬＬ 또는 ＰＬＬ의 시스템의 불휘발성 메모리로부터 로드(load)될 수 있다.
《ＤＬＬ의 구성》
도 15는, 본 발명의 다른 실시형태에 의한 ＤＬＬ(지연록드루프)의 기본적인 구성을 나타내는 도면이다.
도 15의 ＤＬＬ에서는, 도 7의 ＦＬＬ의 지연(遲延)링 발진기가 생략되는 대신에, 입력버퍼(15)를 통해 공급되는 입력클럭신호(ＣＬＫｉｎ)를 지연하는 디지털 제어 가변지연회로(12)와 출력버퍼(13)를 포함하는 디지털 제어 가변지연유닛(10)이 배치되어 있다.
입력클럭신호(ＣＬＫｉｎ)는 입력버퍼(15)를 통해 위상비교기(位相比較器)(ＰＤ)(33)의 한쪽 입력단자에 공급되며, 출력버퍼(13)로부터의 출력클럭신호(ＣＬＫｏｕｔ)는 귀환단자(歸還端子)(ＣＬＫｆｂ)와 다른 입력버퍼(16)를 통해 위상비교기(33)의 다른쪽 입력단자에 공급된다. 축차근사레지스터(ＳＡＲ)(22)의 6 비트 출력데이타(Ｑ1∼Ｑ6)는 디코더(21)의 6개 입력단자에 공급되며, 디코더(21)로부터의 64개 디코딩(decoding)출력신호는 디지털 제어 가변지연유닛(10)의 디지털 제어 가변지연회로(12)에 공급된다.
도 15의 ＤＬＬ에서는, 위상비교기(33)에서의 입력클럭신호(ＣＬＫｉｎ)의 위상과 출력클럭신호(ＣＬＫｏｕｔ)의 위상이 록킹할 수 있는 디지털 제어 가변지연 회로(12)에서의 설정지연단수(Ｎ)를, 바이너리·서치·알고리즘(2분 탐사법)에 따라 설정할 수 있다. 즉, 도 15의 ＤＬＬ에서는, 도 7의 ＦＬＬ과 마찬가지로 ＤＬＬ의 디지털제어부(20)의 축차근사레지스터(ＳＡＲ)(22)에는, 제어클럭생성회로(ＣＣＧ)(23), 클럭선택회로(ＣＳ)(24), 제어데이타기억회로(ＬＵＴ)(25), 상위비트 설정회로(ＵＢＳ)(26)가 접속되어 있다.
지연설정입력단자(Ｌｉｎ)로부터 공급되는 지연설정수치가, 제어데이타기억 회로(ＬＵＴ)(25)에도 공급된다. 공급되는 설정수치에 응답하여 제어데이타기억회로(ＬＵＴ)(25)는, 공급된 설정수치에 대응하는 설정지연단수(Ｎ)의 상위비트를 출력하여 축차근사레지스터(ＳＡＲ)(22)의 상위비트의 플립플롭에 초기설정한다.
예를 들면, 지연설정입력단자(Ｌｉｎ)로부터 공급되는 지연설정수치는, 출력클럭신호(ＣＬＫｏｕｔ)의 부하용량(ＣＬ)이 중(重), 중(中), 경(輕)의 어느 식별정보를 포함하는 것이다. 출력클럭신호(ＣＬＫｏｕｔ)의 부하용량(ＣＬ)이 중(重), 중(中), 경(輕)에 대응하여, 출력버퍼(13)와 부하용량(ＣＬ)에 의한 출력지연량은 대(大), 중(中), 소(小)로 변화하므로, 디지털 제어 가변지연회로(12)에서의 지연량은 소, 중, 대로 제어되지 않으면 안된다. 따라서, 부하용량(ＣＬ)의 중(重), 중(中), 경(輕)의 식별정보에 응답하여 제어데이타기억회로(ＬＵＴ)(25)는, 디지털 제어 가변지연회로(12)에서의 설정지연단수(Ｎ)가 각각 소, 중, 대가 되도록 축차근사레지스터(ＳＡＲ)(22)의 상위비트의 플립플롭에 초기설정을 실행하는 것이다.
또한, 출력버퍼(13)의 출력구동능력을 대, 중, 소로 변화 가능하게 함으로써, 출력버퍼(13)가 복수의 출력지연량으로부터 선택되는 임의의 1개 지연량으로 동작가능한 가변지연기로서 구성되는 것도 가능하다.
또한, 상술한 본 발명의 다른 구성의 ＰＬＬ과 마찬가지로, 본 발명의 또 다른 실시형태에 의한 ＤＬＬ에서는, 위상비교기(33)의 한쪽 입력단자에 공급되는 기준주파수신호로서의 입력클럭신호(ＣＬＫｉｎ)의 주파수(fREF)가 고(高), 중(中), 저(低)로 변화된다. 한편, 도 15의 ＤＬＬ에서의 디지털 제어 가변지연유닛(10)의 디지털 제어 가변지연회로(12)와 출력버퍼13에서의 지연시간이 입력클럭신호(ＣＬＫｉｎ)의 주파수(fREF)의 주기(周期)와 같은 경우에, 도 15의 ＤＬＬ이 록킹동작을 실행할 수 있다.
입력클럭신호(ＣＬＫｉｎ)의 주파수(fREF)가 고, 중, 저로 변화하면, 입력클럭신호(ＣＬＫｉｎ)의 주파수(fREF)의 주기는 단(短), 중(中), 장(長)으로 변화한다. 따라서, 입력클럭신호(ＣＬＫｉｎ)의 주파수(fREF)가 고, 중, 저로 변화함에 응답하여, 도 15의 ＤＬＬ에서의 디지털 제어 가변지연유닛(10)의 디지털 제어 가변지연회로(12)와 출력버퍼(13)에서의 지연시간을 단(短), 중(中), 장(長)으로 변화시킬 필요가 있다.
도 15의 ＤＬＬ을 록킹시키는 디지털 제어 가변지연유닛(10)의 설정지연단수(Ｎ)를 디지털 제어하는 축차근사레지스터(ＳＡＲ)의 디지털 제어정보의 저장스텝을 삭감시키기 위해, 입력클럭신호(ＣＬＫｉｎ)의 주파수(fREF)가 고, 중, 저의 어느 정보가, 제어데이타기억회로(ＬＵＴ)(25)에 공급된다. 제어데이타기억회로(ＬＵＴ)(25)로부터 입력클럭신호(ＣＬＫｉｎ)의 주파수(fREF)에 대응하는 디지털 제어 가변지연유닛(10)의 소, 중, 대의 설정지연단수(Ｎ)의 상위비트가 출력되어, 축차근사레지스터(ＳＡＲ)(22)의 상위비트의 플립플롭에 초기설정된다.
이 축차근사레지스터(ＳＡＲ)(22)의 상위비트의 플립플롭에 대한 초기설정 후, 바이너리·서치·알고리즘에 따라 축차근사레지스터(ＳＡＲ)의 하위비트의 플립플롭에 순차적으로 디지털 제어정보가 저장되어, 도 15의 ＤＬＬ이 록킹동작을 완료하는 것이다.
《시스템·온칩》
도 16은, 도 7의 ＦＬＬ과 도 15의 ＤＬＬ과 도 17의 디지털 제어ＰＬＬ의 어느 것을 코어(core)회로블록(42)의 클럭공급회로(60)로서 사용한 시스템·온칩(ＳＯＣ)(100)을 나타내는 도면이다.
도 16에서는, ＬＳＩ 외부의 수정진동자(40)가 접속된 발진기(41)로 형성된 저주파 입력클럭신호(ＣＬＫｉｎ)가 셀렉터(selector)(61)를 통해 코어회로블록(42)의 아날로그 ＰＬＬ(421)에 직접 공급될 수도 있다. 또한, 도 16에서는, 발진기(41)로부터 형성된 저주파 입력클럭신호(ＣＬＫｉｎ)는 클럭공급회로(60)에 공급됨으로써, 클럭공급회로(60)에서 형성되는 고주파클럭이 셀렉터(61)를 통해 코어회로블록(42)의 아날로그 ＰＬＬ(421)에 공급될 수도 있다.
종래 시스템·온칩(ＳＯＣ)에서는, 고집적·고기능을 실현하기 위해, 예를 들면 500㎒ 정도 이상의 초고속동작클럭의 출력이 요구된다. 한편, ＳＯＣ에 탑재되는 아날로그 ＰＬＬ의 주파수(周波數) 체배수(遞倍數)는 일반적으로는 몇 배에서 몇 십배 정도로 제한되기 때문에, 아날로그 ＰＬＬ에 공급되는 입력기준클럭신호는 수 ㎒에서 몇 십㎒의 높은 주파수가 된다. ＳＯＣ에 탑재되는 아날로그 ＰＬＬ에 높은 주파수의 입력기준클럭신호를 공급하기 위해서는 고가인 수정진동자가 필요하게 된다.
한편, 도 16에 나타내는 바와 같이, ＦＬＬ, ＰＬＬ, ＤＬＬ의 어느 것을 클럭공급회로(60)로서 내장한 시스템·온칩(ＳＯＣ)(100)의 발진기(41)에는 저렴한 수정진동자(40)가 접속되며, 발진기(41)는 약 30㎑의 저주파수 발진클럭신호(ＣＬＫｉｎ)를 발진하는 것이다. 코어회로블록(42)의 아날로그 ＰＬＬ(421)의 체배율(遞倍率)이 10으로 낮아도, 클럭공급회로(60)로서 ＦＬＬ, ＰＬＬ, ＤＬＬ의 어느 것을 채용하여, 클럭공급회로(60)의 프로그램·카운터(ＰＣ)(32)의 가변체배수 또는 분주수(Ｍ)를 최대 2047로 설정하는 것이다. 따라서, 클럭공급회로(60)는, 약 60㎒의 주파수인 고속동작클럭신호(ＣＬＫｏｕｔ)를 출력한다. 그 결과, 코어회로블록(42)에서 주파수 체배율이 10인 아날로그 ＰＬＬ(421)은, 약 600㎒의 초고속동작클럭신호(ＣＬＫｏｕｔ)를 형성한다. 따라서, 이러한 약 600㎒의 초고속동작클럭신호(ＣＬＫｏｕｔ)가 공급되는 코어회로블록(42)은, 초고속동작을 실행할 수 있다.
클럭공급회로(60)의 프로그램·카운터(ＰＣ)(32)의 가변체배수 또는 가변분주수(Ｍ)를 절반인 1028로 설정함으로써, 클럭공급회로(60)는 약 30㎒의 중속(中速)동작클럭신호(ＣＬＫｏｕｔ)를 출력한다. 그 결과, 코어회로블록(42)에서 주파수 체배율이 10인 아날로그 ＰＬＬ(421)은 약 300㎒의 고속동작클럭신호(ＣＬＫｏｕｔ)를 형성한다. 이러한 약 300㎒의 고속동작클럭신호(ＣＬＫｏｕｔ)가 공급되는 코어회로블록(42)과 주변 모듈(module)(43)은, 고속동작을 실행할 수 있다.
클럭공급회로(60)의 프로그램·카운터(ＰＣ)(32)의 가변체배수 또는 가변분주수(Ｍ)를 10분의 1인 205로 설정함으로써, 클럭공급회로(60)는 약 6㎒의 저속동 작클럭신호(ＣＬＫｏｕｔ)를 출력한다. 그 결과, 코어회로블록(42)에서 주파수 체배율이 10인 아날로그 ＰＬＬ(421)은 약 60㎒의 저속동작클럭신호(ＣＬＫｏｕｔ)를 형성한다. 이러한 약 60㎒의 저속동작클럭신호(ＣＬＫｏｕｔ)가 공급되는 코어회로블록(42)은, 저속동작을 실행할 수 있다. 한편, 코어회로블록(42)은, 아날로그 ＰＬＬ(421) 이외에, 중앙처리유닛(422), 내부ＲＡＭ(423), 기능블록(424)을 포함하고 있다. 또한, 주변 모듈(43)은, 로직부(logic部)(431), 기능블록(432), 내장ＲＯＭ(433), 인터페이스부(interface部)(434)를 포함하고 있다.
발진기(41)에 접속되는 수정진동자(40)로서, 약 60㎒의 고주파로 공진하는 고가의 수정진동자가 채용되는 것도 있다. 이 경우에는, 수정진동자(40)와 발진기(41)의 조합이 약 60㎒의 고속동작발진클럭신호(ＣＬＫｉｎ)을 발진하는 것이며, 클럭제어부(50)는 셀렉터(61)를 제어함으로써 약 60㎒의 고속동작발진클럭신호(ＣＬＫｉｎ)를 코어회로블록(42)에 공급하는 것이다.
이상 본 발명자에 의해 이루어진 발명을 실시형태에 근거하여 구체적으로 설명했지만, 본 발명은 그것에 한정됨이 없이, 그 요지를 일탈하지 않는 범위에서 다양하게 변경가능한 것은 말할 필요도 없다.
예를 들면, 도 7에 나타낸 ＦＬＬ에서, 디지털제어발진기(10)의 2입력ＮＡＮＤ게이트(11)와 디지털 제어 가변지연회로(12)로 이루어지는 지연링 발진부 대신에, 상기 비특허문헌 2에 기재된 바와 같은 ＬＣ탱크에 디지털 제어되는 다수 개의 양자화용량을 포함하는 발진기를 채용할 수 있다.
또한, 지연(遲延)링을 구성하는 지연셀의 단수(段數)를 제어하는 대신에, 지 연링을 구성하는 고정수(固定數) 개의 지연셀의 동작전류의 전류값을 제어하여 지연량이 제어되는 발진을 채용할 수도 있다. 지연셀의 동작전류의 제어는, 디지털제어부(20)의 축차근사레지스터(ＳＡＲ)(22)의 디지털 제어정보(Ｑ1∼Ｑ5)에 응답하여 지연셀의 동작전류를 출력할 수 있는 전류출력형 Ｄ／Ａ변환기에 의해 가능해진다.
또한, 제어데이타기억회로의 메모리 용량의 제한에 의해, 분주수설정입력단자로부터 공급되는 모든 분주수(Ｍ)에 대응하는 축차근사레지스터의 설정지연단수의 상위비트를 제어데이타기억회로에 저장할 수 없는 경우의 대응으로서, 바이너리·서치·알고리즘 이외의 다른 적합한 탐사법의 초기코드를 설정해도 좋다.
또한, 제어데이타기억회로(ＬＵＴ)(25)로서는, 룩업 테이블형 랜덤 액세스 메모리 이외에도, ＬＳＩ내장 플래시 메모리 등의 불휘발성 메모리로 구성될 수 있다. 그렇게 함으로써, ＦＬＬ, ＰＬＬ, ＤＬＬ의 어느 것의 전원투입시의 시스템 초기화 시퀸스에서 시스템 불휘발성 메모리로부터 룩업 테이블형 ＲＡＭ에 대한 로드(load) 작업을 생략할 수 있다.
도 1은 본 발명에 앞서 본 발명자 등에 의해 검토된 ＦＬＬ의 구성을 나타내는 도면이다.
도 2는 도 1에 나타낸 ＦＬＬ의 디지털제어발진기의 디지털 제어 가변지연회로의 구성을 나타내는 도면이다.
도 3은 도 1에 나타낸 본 발명에 앞서 본 발명자 등에 의해 검토된 ＦＬＬ에 서, 기준주파수, 체배수(遞倍數), 단위 지연량이 이미 알려진 경우에, 축차근사(逐次近似) 레지스터에서 어떻게 해서 디지털제어발진기의 설정지연단수(遲延段數)가 결정되는가를 설명하는 도면이다.
도 4는 도 1에 나타낸 ＦＬＬ에서, 가변체배기(遞倍器)로서의 프로그램·카운터의 가변체배수와 디지털제어발진기의 설정지연단수와의 관계를 나타내는 도면이다.
도 5는 도 1에 나타낸 본 발명에 앞서 본 발명자 등에 의해 검토된 ＦＬＬ에서, 디지털제어발진기의 설정지연단수를 결정하기 위한 디지털제어부에서의 축차근사레지스터와 제어클럭생성회로의 구성을 나타내는 도면이다.
도 6은 도 5에 나타낸 디지털제어부에서의 축차근사레지스터와 제어클럭생성회로의 각부(各部)의 파형을 나타낸 것으로, 도 1의 ＦＬＬ에서 디지털제어발진기의 설정지연단수가 결정되는 모양을 나타내는 도면이다.
도 7은 본 발명의 실시형태에 의한 ＦＬＬ의 기본적인 구성을 나타내는 도면이다.
도 8은 도 7에 나타낸 본 발명의 실시형태에 의한 ＦＬＬ의 디지털제어부의 축차근사레지스터와 상위(上位) 비트 설정회로와 클럭선택회로의 구성을 나타내는 도면이다.
도 9는 도 7의 ＦＬＬ에서 클럭선택회로에 제어데이타기억회로로부터 모든 하이레벨 선택신호 Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3가 공급된 경우의 ＦＬＬ 각부(各部)의 파형을 나타낸 것으로, 디지털제어발진기의 설정지연단수가 설정되는 모양을 나타내는 도면이다.
도 10은 도 7의 ＦＬＬ에서 클럭선택회로에 제어데이타기억회로로부터 데이타 "１１０"의 선택신호 Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3가 공급된 경우의 ＦＬＬ 각부의 파형을 나타낸 것으로, 디지털제어발진기의 설정지연단수가 설정되는 모양을 나타내는 도면이다.
도 11은 도 7의 ＦＬＬ에서 클럭선택회로에 제어데이타기억회로로부터 데이타 "１００"의 선택신호 Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3가 공급된 경우의 ＦＬＬ 각부의 파형을 나타낸 것으로, 디지털제어발진기(10)의 설정지연단수가 설정되는 모양을 나타내는 도면이다.
도 12는 도 7의 ＦＬＬ에서 클럭선택회로에 제어데이타기억회로로부터 데이타 "０００"의 선택신호 Ｓｅｌ1, Ｓｅｌ2, Ｓｅｌ3가 공급된 경우의 ＦＬＬ 각부의 파형을 나타낸 것으로, 디지털제어발진기의 설정지연단수가 설정되는 모양을 나타내는 도면이다.
도 13은 도 7의 ＦＬＬ의 클럭선택회로의 복수의 클럭드 인버터의 구성을 나 타내는 도면이다.
도 14는 도 7에 나타낸 본 발명의 실시형태에 의한 ＦＬＬ의 디지털제어부의 제어데이타기억회로의 구성을 나타내는 도면이다.
도 15는 본 발명의 다른 실시형태에 의한 ＤＬＬ의 기본적인 구성을 나타내는 도면이다.
도 16은 도 7에 나타낸 ＦＬＬ 또는 도 17에 나타낸 본 발명의 ＰＬＬ 또는 도 15에 나타낸 ＤＬＬ의 어느 한쪽을 ＬＳＩ의 내부회로에 동작클럭신호를 공급하기 위한 클럭공급회로로서 사용한 시스템·온칩의 구성을 나타내는 도면이다.
도 17은 본 발명의 다른 실시형태에 의한 ＰＬＬ의 기본적인 구성을 나타내는 도면이다.
[부호의 설명]
10 디지털제어발진기
20 디지털제어부
30 주파수비교부, 위상(位相) 주파수비교부
11 2입력 ＮＡＮＤ게이트
12 디지털 제어 가변지연회로
13 출력버퍼
21 디코더
22 축차근사(逐次近似)레지스터(ＳＡＲ)
23 제어클럭생성회로
24 클럭선택회로
25 제어데이타기억회로(ＬＵＴ)
26 상위비트설정회로(ＵＢＳ)
31 주파수비교기, 위상주파수비교기
32 프로그램·카운터, 분주기(分周器)
ＣＬＫｉｎ 입력클럭신호
ＣＬＫｍ 발진클럭신호
ＣＬＫｏｕｔ 출력클럭신호
Ｍｏｕｔ 카운터 출력, 분주(分周) 출력신호
Ｍｉｎ 체배수, 분주수(分周數) 설정 입력단자
Ｓｅｔ1 ∼Ｓｅｔ5 초기설정제어신호
Ｓｅｌl∼Ｓｅｌ3 선택신호
ｃｋｓO ∼ｃｋｓ5 멀티클럭신호
ｃ1∼ｃ5 선택 클럭신호
Ｑ1∼Ｑ5 축차근사레지스터의 데이타

Claims (20)

  1. 발진클럭신호를 생성하는 디지털제어발진기와, 상기 디지털제어발진기로부터 생성되는 상기 발진클럭신호의 위상 및 주파수의 적어도 한쪽을 제어하는 디지털제어부를 구비하는 클럭생성부를 포함하고,
    상기 클럭생성부는, 비교기와, 카운터와, 제어레지스터를 구비하는 것이며,
    상기 카운터의 입력단자에 상기 디지털제어발진기로부터 생성되는 상기 발진클럭신호가 공급됨으로써, 상기 카운터의 출력단자로부터 출력신호가 생성되고,
    상기 비교기의 한쪽 입력단자에 기준신호가 공급되고, 상기 비교기의 다른쪽 입력단자에 상기 카운터의 상기 출력단자로부터 생성된 상기 출력신호가 공급되며,
    상기 제어레지스터에 상기 비교기의 출력신호가 공급됨으로써, 상기 제어레지스터는 상기 디지털제어발진기를 제어하기 위한 복수 비트의 디지털 제어정보를 저장하는 것이며,
    상기 비교기와, 상기 제어레지스터와, 상기 디지털제어발진기와, 상기 카운터는, 위상록드루프(phase locked loop)와 주파수록드루프의 적어도 한쪽인 록드 루프(locked loop)를 구성하고,
    상기 제어레지스터가 소정 값을 가지는 디지털 제어정보를 저장함으로써, 상기 비교기의 상기 다른쪽 입력단자의 상기 출력신호의 위상 및 주파수의 적어도 한쪽이 상기 비교기의 상기 한쪽 입력단자의 상기 기준신호의 위상 및 주파수의 적어도 한쪽과 일치(록킹)하는 것이며,
    상기 록드 루프는, 상기 기준신호가 복수의 주파수로 설정되는지, 또는, 상기 카운터가 복수의 체배비(遞倍比)로 설정되는지에 의해, 복수의 동작상태로 동작하는 것이 가능하게 구성되고,
    상기 기준신호가 상기 복수의 주파수로부터 선택된 1개의 주파수로 설정되는지, 또는, 상기 카운터가 상기 복수의 체배비로부터 선택된 1개의 체배비로 설정되는지에 의해, 상기 록드 루프는 상기 복수의 동작상태로부터 선택된 1개의 동작상태로 동작하는 것이며,
    상기 클럭생성부는, 상기 제어레지스터에 접속된 제어데이타기억회로를 더 구비하는 것이고,
    상기 제어데이타기억회로에는, 상기 록드 루프에 의한 상기 복수의 동작상태의 동작을 위한 복수의 초기설정데이타가 미리 저장되는 것이 가능하며,
    상기 록드 루프에 의한 상기 1개의 동작상태의 동작에 앞서, 상기 1개의 동작상태를 선택하는 동작선택정보가 상기 제어데이타기억회로에 공급되고,
    상기 동작선택정보에 응답하여 상기 제어데이타기억회로로부터 상기 1개의 동작상태의 상기 동작을 위한 초기설정데이타가 상기 제어레지스터의 상위비트에 저장되는 것인 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 1개의 동작상태의 상기 동작 사이에, 상기 제어레지스터의 상기 상위비트 이외의 하위비트에는 상기 비교기의 상기 출력신호가 공급되는 반도체 집적회 로.
  3. 제 2 항에 있어서,
    상기 클럭생성부는, 상기 기준신호에 응답하여 서로 위상이 다른 멀티클럭제어신호를 생성하는 제어클럭생성회로를 더 구비하는 것이며,
    상기 동작선택정보에 응답하여 상기 제어데이타기억회로는, 상기 초기설정데이타가 저장되는 상기 제어레지스터의 상기 상위비트를 나타내는 선택신호를 생성하는 것이고,
    상기 제어클럭생성회로로부터 생성되는 상기 멀티클럭제어신호의 최초의 클럭제어신호의 타이밍에서, 상기 선택신호에 의해 지정된 상기 제어레지스터의 상기 상위비트에 상기 초기설정데이타가 저장되는 것이며,
    상기 최초의 클럭제어신호 후에 상기 제어클럭생성회로로부터 생성되는 상기 멀티클럭제어신호의 후속(後續) 클럭제어신호의 타이밍에서, 상기 제어레지스터의 상기 하위비트에 상기 비교기의 상기 출력신호가 공급되는 것인 반도체 집적회로.
  4. 제 2 항에 있어서,
    상기 카운터는 상기 복수의 체배비로부터 선택되는 임의의 1개의 체배비로 동작가능한 가변 카운터로서 구성되어 있고,
    상기 동작선택정보는, 상기 가변 카운터로서 구성된 상기 카운터의 상기 임의의 1개의 체배비를 선택하는 것인 반도체 집적회로.
  5. 제 2 항에 있어서,
    상기 디지털제어발진기는, 상기 제어레지스터의 상기 복수 비트의 디지털 제어정보에 의해 지연단수(遲延段數)가 제어가능한 디지털 제어 가변지연회로를 포함하는 지연링 발진부에 의해 구성되어 있는 반도체 집적회로.
  6. 제 2 항에 있어서,
    상기 디지털제어발진기는, 상기 제어레지스터의 상기 복수 비트의 디지털 제어정보에 의해 제어되는 복수의 양자화용량(量子化容量)을 ＬＣ탱크에 포함하는 것인 반도체 집적회로.
  7. 제 6 항에 있어서,
    상기 록드 루프의 상기 디지털제어발진기의 상기 발진클럭신호로부터 생성되는 출력클럭신호는 반도체 칩의 내부회로에 동작클럭으로서 공급되는 것인 반도체 집적회로.
  8. 기준신호를 지연함으로써 지연클럭신호를 생성하는 디지털 제어 지연유닛과, 상기 디지털 제어 지연유닛으로부터 생성되는 상기 지연클럭신호의 위상 및 주파수의 적어도 한쪽을 제어하는 디지털제어부를 구비하는 클럭생성부를 포함하고,
    상기 클럭생성부는, 비교기와, 제어레지스터와, 출력버퍼를 구비하는 것이 며,
    상기 출력버퍼의 입력단자에 상기 디지털 제어 지연유닛으로부터 생성된 상기 지연클럭신호가 공급됨으로써, 상기 출력버퍼의 출력단자로부터 출력클럭신호가 생성되고,
    상기 비교기의 한쪽 입력단자에는 상기 기준신호가 공급되고, 상기 비교기의 다른쪽 입력단자에는 상기 출력버퍼로부터 생성된 상기 출력클럭신호가 공급되며,
    상기 제어레지스터에 상기 비교기의 출력신호가 공급됨으로써, 상기 제어레지스터는 상기 디지털 제어 지연유닛을 제어하기 위한 복수 비트의 디지털 제어정보를 저장하는 것이고,
    상기 비교기와, 상기 제어레지스터와, 상기 디지털 제어 지연유닛은, 지연록드루프를 구성하며,
    상기 제어레지스터가 소정 값을 가지는 디지털 제어정보를 저장함으로써, 상기 비교기의 상기 다른쪽 입력단자의 상기 출력클럭신호의 위상 및 주파수의 적어도 한쪽이 상기 비교기의 상기 한쪽 입력단자의 상기 기준신호의 위상 및 주파수의 적어도 한쪽과 록킹하는 것이고,
    상기 지연록드루프(delay locked loop)는, 상기 기준신호가 복수의 주파수로 설정되는지, 또는, 상기 출력버퍼가 복수의 지연량(遲延量)으로 설정되는지에 의해, 복수의 동작상태로 동작하는 것이 가능하게 구성되어 있으며,
    상기 기준신호가 상기 복수의 주파수로부터 선택된 1개의 주파수로 설정되는지, 또는, 상기 출력버퍼가 상기 복수의 지연량으로부터 선택된 1개의 지연량으로 설정되는지에 의해, 상기 지연록드루프는 상기 복수의 동작상태로부터 선택된 1개의 동작상태로 동작하고,
    상기 클럭생성부는, 상기 제어레지스터에 접속된 제어데이타기억회로를 더 구비하는 것이며,
    상기 제어데이타기억회로에는, 상기 지연록드루프에 의한 상기 복수의 동작상태의 동작을 위한 복수의 초기설정데이타가 미리 저장되는 것이 가능하고,
    상기 지연록드루프에 의한 상기 1개의 동작상태의 동작에 앞서, 상기 1개의 동작상태를 선택하는 동작선택정보가 상기 제어데이타기억회로에 공급되며,
    상기 동작선택정보에 응답하여 상기 제어데이타기억회로로부터 상기 1개의 동작상태의 상기 동작을 위한 초기설정데이타가, 상기 제어레지스터의 상위비트에 저장되는 것인 반도체 집적회로.
  9. 제 8 항에 있어서,
    상기 1개의 동작상태의 상기 동작 사이에, 상기 제어레지스터의 상기 상위비트 이외의 하위비트에는 상기 비교기의 상기 출력신호가 공급되는 반도체 집적회로.
  10. 제 9 항에 있어서,
    상기 클럭생성부는, 상기 기준신호에 응답하여 서로 위상이 다른 멀티클럭제어신호를 생성하는 제어클럭생성회로를 더 구비하는 것이며,
    상기 동작선택정보에 응답하여 상기 제어데이타기억회로는, 상기 초기설정데이타가 저장되는 상기 제어레지스터의 상기 상위비트를 나타내는 선택신호를 생성하는 것이고,
    상기 제어클럭생성회로로부터 생성되는 상기 멀티클럭제어신호의 최초 클럭제어신호의 타이밍에서, 상기 선택신호에 의해 지정된 상기 제어레지스터의 상기 상위비트에 상기 초기설정데이타가 저장되는 것이며,
    상기 최초 클럭제어신호 후에 상기 제어클럭생성회로로부터 생성되는 상기 멀티클럭제어신호의 후속 클럭제어신호의 타이밍에서, 상기 제어레지스터의 상기 하위비트에 상기 비교기의 상기 출력신호가 공급되는 것인 반도체 집적회로.
  11. 제 9 항에 있어서,
    상기 출력버퍼는 상기 복수의 지연량으로부터 선택되는 임의의 1개의 지연량으로 동작가능한 가변 지연기로서 구성되며,
    상기 동작선택정보는, 상기 가변 지연기로서 구성된 상기 출력버퍼의 상기 임의의 1개의 지연량을 선택하는 것인 반도체 집적회로.
  12. 제 9 항에 있어서,
    상기 디지털 제어 지연유닛은, 상기 제어레지스터의 상기 복수 비트의 디지털 제어정보에 의해 지연단수가 제어가능한 디지털 제어 가변지연회로에 의해 구성되어 있는 반도체 집적회로.
  13. 제 9 항에 있어서,
    상기 지연록드루프의 상기 출력버퍼로부터 생성되는 상기 출력클럭신호는 반도체 칩의 내부회로에 동작클럭으로서 공급되는 것인 반도체 집적회로.
  14. 클럭신호를 생성하는 디지털 제어 클럭신호생성부와, 상기 디지털 제어 클럭신호생성부로부터 생성되는 상기 클럭신호의 위상 및 주파수의 적어도 한쪽을 제어하는 디지털제어부를 구비하는 클럭생성부를 포함하고,
    상기 클럭생성부는, 입력되는 2개의 신호의 위상차(位相差)를 디지털 신호로 변환하는 타임·투·디지털 변환기로서의 위상주파수비교기와, 제어레지스터를 구비하는 것이며,
    상기 비교기의 한쪽 입력단자에 기준신호가 공급되고, 상기 비교기의 다른쪽 입력단자에 상기 클럭신호로부터 생성된 피드백 신호가 피드백 경로를 통해 공급되며,
    상기 제어레지스터에 상기 비교기의 출력신호가 공급됨으로써, 상기 제어레지스터는 상기 디지털 제어 클럭신호생성부를 제어하기 위한 복수 비트의 디지털 제어정보를 저장하고,
    상기 위상주파수비교기와, 상기 제어레지스터와, 상기 디지털 제어 클럭신호생성부와, 상기 피드백 경로는, 디지털 제어 페이즈록드루프를 구성하며,
    상기 제어레지스터가 소정 값을 가지는 디지털 제어정보를 저장함으로써, 상 기 비교기의 상기 다른쪽 입력단자에 공급되는 상기 피드백 신호의 위상 및 주파수의 적어도 한쪽이 상기 비교기의 상기 한쪽 입력단자에 공급되는 상기 기준신호의 위상 및 주파수의 적어도 한쪽과 록킹하는 것이고,
    상기 클럭생성부는, 상기 기준신호가 복수의 주파수로 설정되는지, 또는, 상기 피드백 경로가 복수의 제어량(制御量)으로 설정되는지에 의해, 복수의 동작상태로 동작하는 것이 가능하게 구성되어 있으며,
    상기 기준신호가 상기 복수의 주파수로부터 선택된 1개의 주파수로 설정되는지, 또는, 상기 피드백 경로가 상기 복수의 제어량으로부터 선택된 1개의 제어량으로 설정되는지에 의해, 상기 클럭생성부는 상기 복수의 동작상태로부터 선택된 1개의 동작상태로 동작하는 것이고,
    상기 클럭생성부는, 상기 제어레지스터에 접속된 제어데이타기억회로를 더 구비하는 것이며,
    상기 제어데이타기억회로에는, 상기 클럭생성부에 의한 상기 복수의 동작상태의 동작을 위한 복수의 초기설정데이타가 미리 저장되는 것이 가능하고,
    상기 클럭생성부에 의한 상기 1개의 동작상태의 동작에 앞서, 상기 1개의 동작상태를 선택하는 동작선택정보가 상기 제어데이타기억회로에 공급되며,
    상기 동작선택정보에 응답하여 상기 제어데이타기억회로로부터 상기 1개의 동작상태의 상기 동작을 위한 초기설정데이타가, 상기 제어레지스터의 상위비트에 저장되는 것인 반도체 집적회로.
  15. 제 14 항에 있어서,
    상기 1개의 동작상태의 상기 동작 사이에, 상기 제어레지스터의 상기 상위비트 이외의 하위비트에는 상기 비교기의 상기 출력신호가 공급되는 반도체 집적회로.
  16. 제 15 항에 있어서,
    상기 클럭생성부는, 상기 기준신호에 응답하여 서로 위상이 다른 멀티클럭제어신호를 생성하는 제어클럭생성회로를 더 구비하는 것이고,
    상기 동작선택정보에 응답하여 상기 제어데이타기억회로는, 상기 초기설정데이타가 저장되는 상기 제어레지스터의 상기 상위비트를 나타내는 선택신호를 생성하는 것이며,
    상기 제어클럭생성회로로부터 생성되는 상기 멀티클럭제어신호의 최초 클럭제어신호의 타이밍에서, 상기 선택신호에 의해 지정된 상기 제어레지스터의 상기 상위비트에 상기 초기설정데이타가 저장되는 것이고,
    상기 최초 클럭제어신호 후에 상기 제어클럭생성회로로부터 생성되는 상기 멀티클럭제어신호의 후속 클럭제어신호의 타이밍에서, 상기 제어레지스터의 상기 하위비트에 상기 비교기의 상기 출력신호가 공급되는 것인 반도체 집적회로.
  17. 제 14 항에 있어서,
    상기 디지털 제어 클럭신호생성부는, 상기 제어레지스터의 상기 복수 비트의 디지털 제어정보에 의해 지연단수가 제어가능한 디지털 제어 가변지연회로에 의해 구성되어 있는 반도체 집적회로.
  18. 제 14 항에 있어서,
    상기 디지털 제어 클럭신호생성부는, 상기 제어레지스터의 상기 복수 비트의 디지털 제어정보에 의해 제어되는 복수의 양자화용량(量子化容量)을 ＬＣ탱크에 포함하는 것인 반도체 집적회로.
  19. 제 14 항에 있어서,
    상기 디지털 제어 클럭신호생성부는, 복수의 지연셀을 포함하는 지연링에 의해 구성되며,
    상기 제어레지스터와 상기 지연링 사이에는 Ｄ／Ａ변환기가 접속되며, 상기 Ｄ／Ａ변환기는 상기 제어레지스터의 상기 복수 비트의 디지털 제어정보에 응답하여 상기 지연링의 상기 복수의 지연셀의 동작전류를 출력할 수 있는 전류출력형 Ｄ／Ａ변환기인 반도체 집적회로.
  20. 제 14 항에 있어서,
    상기 클럭생성부로부터 생성되는 출력클럭신호는 반도체 칩의 내부회로에 동작클럭으로서 공급되는 것인 반도체 집적회로.
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