JP2003133948A

JP2003133948A - 半導体集積回路

Info

Publication number: JP2003133948A
Application number: JP2001327494A
Authority: JP
Inventors: Homare Nakamura; 誉中村; Masahiro Noji; 賢浩野地; Moriyoshi Ota; 守由太田
Original assignee: Hitachi Ltd; Hitachi Information Technology Co Ltd
Current assignee: Hitachi Ltd; Hitachi Information Technology Co Ltd
Priority date: 2001-10-25
Filing date: 2001-10-25
Publication date: 2003-05-09
Anticipated expiration: 2021-10-25
Also published as: JP3911556B2

Abstract

(57)【要約】【課題】複数の遅延段を直列形態に接続してなる遅延
線と、遅延量をさらに細分化して調整可能な補間遅延回
路とを備えた遅延回路において、回路固有の固定遅延の
低減を図り、高周波動作を可能にする。【解決手段】複数の遅延段Ａ１〜Ａｎを直列形態に接
続してなり且つ各段の出力が分岐出力可能にされた第１
遅延ブロック１０と、複数の駆動インバータが並列に接
続された第１駆動回路２１および第２駆動回路２２を有
し、これらの各駆動インバータをそれぞれアクティブ又
は非アクティブに制御することで出力遅延を変化させる
第２遅延ブロック２０とを備えた遅延回路１００におい
て、第１遅延ブロック１０から遅延出力を分岐出力する
構成は、各出力ノードにそれぞれ１個ずつ接続された複
数のトライステートバッファであり、各トライステート
バッファの出力が上記第１駆動回路２１或いは第２駆動
回路２２の何れかに固定的に入力されるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、デジタル制御に
よって遅延時間を変化させることが可能な遅延回路に関
し、高周波出力を行うＤＬＬ（Delay Locked Loop）回
路に利用して特に有用な技術に関する。

【０００２】

【従来の技術】デジタル制御により遅延時間を変化させ
る従来の遅延回路として、IEEE JOURNAL OF SOLID-STAT
E CIRCUITS, VOL.31, NO.7, JULY 1996, PP.958-965に
掲載の技術がある。

【０００３】この遅延回路は、図５と図６に示すよう
に、複数の遅延段Ａ１，Ａ２，…，Ａｎを直列形態に接
続し、且つ各段からその出力が取り出せるように構成さ
れた粗調整用の遅延線（図５）と、この遅延線から取り
出した信号にさらに細分化した遅延を付加する微調整用
の補間遅延回路（図６）とから構成される。

【０００４】図５の遅延線において、遅延段Ａ１〜Ａｎ
の各出力ノードには、遅延出力を取り出すために２個ず
つトライステートインバータＤ１〜Ｄｎ，Ｅ１〜Ｅｎが
設けられている。これらのうち、一方のトライステート
インバータＤ１〜Ｄｎの出力は図６の第１系統の駆動回
路２１へ、他方のトライステートインバータＥ１〜Ｅｎ
の出力は第２系統の駆動回路２２へ出力されるように接
続されている。

【０００５】さらに、図５の遅延線では、外部から入力
される選択信号SELECT X，SELECT X+1により、連続する
２個の遅延段の各出力が選択出力されるように構成され
ている。これら２個の遅延信号は、前段の信号が補間遅
延回路の第１系統の駆動回路２１の入力端子Ａへ、後段
の信号が第２系統の駆動回路２２の入力端子Ｂへ出力さ
れるように選択される。

【０００６】図６の補間遅延回路は、複数のインバータ
２１ａ〜２１ｅ，２２ａ〜２２ｅがそれぞれ並列接続さ
れた第１系統および第２系統の駆動回路２１，２２と、
これら第１系統と第２系統の駆動回路２１，２２の両出
力により駆動されるＣＭＯＳインバータからなるバッフ
ァ回路２３とを備えた構成である。第１系統の駆動回路
２１と第２系統の駆動回路２２は、並列接続されるイン
バータ２１ａ〜２１ｅ，２２ａ〜２２ｅの数や各インバ
ータの駆動力がそれぞれ対称的な構成にされ、且つ、各
インバータ２１ａ〜２１ｅ，２２ａ〜２２ｅは制御信号
ＣＯＭ１，ＣＯＭ２によりアクティブ又は非アクティブ
に制御可能で、両系統に同一の制御信号が入力された場
合には互いに対応するインバータがアクティブになるよ
うに構成されている。

【０００７】補間遅延回路の実際の制御では、外部から
入力される制御信号ＳＥＬ２は、第２系統側へはそのま
ま、第１系統側へはインバータ４２により反転されて入
力され、それにより、アクティブにされるインバータと
非アクティブにされるインバータとが、第１系統側と第
２系統側とで正反対になるようにされる。例えば、第１
系統側で上から２つのインバータ２１ａ，２１ｂがアク
ティブにされたときは、第２系統側では下から３つのイ
ンバータ２２ｃ，２２ｄ，２２ｅがアクティブにされ
る。つまり、このような制御により、第１系統と第２系
統の駆動回路２１，２２がともに動作したときには、常
に同一の駆動力が得られるようになっている。

【０００８】上記のような構成によれば、図５の遅延線
から取り出された２個の遅延信号のうち、前段の信号は
第１系統の駆動回路２１の入力端子Ａに、後段の信号は
第２系統の駆動回路２２の入力端子Ｂに、それぞれ供給
される。

【０００９】その結果、先ず、第１系統の駆動回路２１
に遅延線からの遅延信号が入力されて、駆動回路２１の
うちアクティブに制御されているインバータが動作す
る。それによりバッファ回路２３の駆動が開始される。
端子Ａに信号が入力されてもバッファ回路２３の出力
は、その入力端子の寄生容量Ｃ１により直ぐには変化し
ない。

【００１０】次に、後段の遅延信号が第２系統の駆動回
路２２に入力されて、第２系統側でアクティブにされて
いるインバータが動作する。ここで第１系統と第２系統
の駆動回路２１，２２で動作するインバータの駆動力、
すなわち、寄生容量Ｃ１を充放電する電流値の合計は、
制御信号ＳＥＬ２によらず常に一定となる。そして、こ
の動作によりバッファ回路２３の駆動が加速されてバッ
ファ回路２３から反転信号が出力される。

【００１１】このように、図６の補間遅延回路において
は、１個目の遅延信号の入力から２個目の遅延信号の入
力までの間に、動作させるインバータの駆動力を制御信
号ＳＥＬ２により変化させることで、バッファ回路２３
の動作遅延時間が変化し、遅延量の微調整が可能になっ
ている。

【００１２】そして、図５の遅延線における遅延量の大
きな調整と図６の補間遅延回路における微調整とが合わ
されて、比較的大きな範囲で且つ高い分解能で遅延量の
調整を行うことが出来るようになっている。

【００１３】

【発明が解決しようとする課題】上記のような遅延回路
を例えば周波数レンジの広いリングオシレータのような
クロック発生回路に利用するためには、遅延線に設ける
遅延段の数を増加させたり、補間遅延回路で調整可能な
遅延時間の分解能をさらに細分化する必要がある。

【００１４】しかしながら、上記従来の遅延回路では、
遅延線に設けられた複数の遅延段の各出力ノードに２個
のトライステートインバータをそれぞれ設ける必要があ
ったため、各遅延段の出力ノードの寄生容量が大きくな
る上、遅延段の数を増加させればそれに比例して回路の
寄生容量が大きな割合で増加してしまう。そのため、回
路固有の固定遅延が大きくなってしまい、高周波の信号
を生成する場合に障害になるという問題があった。

【００１５】この発明の目的は、複数の遅延段を直列形
態に接続してなる遅延線と、遅延量をさらに細分化して
調整可能な補間遅延回路とを備えた遅延回路において、
回路固有の固定遅延の低減を図り、遅延回路をクロック
発生回路に利用する場合などに従来と比較してより高周
波動作を可能とすることにある。

【００１６】この発明のその他の目的は、固定遅延の小
さな遅延回路を用いて高周波クロックの生成が可能なＤ
ＬＬ回路を備えた半導体集積回路を提供することにあ
る。

【００１７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、複数の遅延段を直列形態に接続
してなる第１遅延手段と、これら複数の遅延段の出力を
それぞれ分岐出力可能な信号取出手段と、複数の駆動回
路が並列に接続された第１駆動手段および第２駆動手段
を有し、これらの駆動回路がそれぞれアクティブ又は非
アクティブに制御されることで出力遅延が変化される第
２遅延手段とを備え、上記第１遅延手段から連続する２
つの遅延段の出力が選択されてそれぞれ上記第１駆動手
段と第２駆動手段の動作タイミング信号として供給され
ることで、第１遅延手段の遅延と第２遅延手段の遅延と
が加算された遅延信号が上記第２遅延手段から出力され
るように構成された遅延回路を備えた半導体集積回路に
おいて、上記信号取出手段は、上記複数の遅延段の各出
力ノードにそれぞれ１個ずつ接続された複数のトライス
テートバッファ回路であり、各トライステートバッファ
回路の出力が上記第１駆動手段或いは第２駆動手段の何
れかに固定的に入力される構成である。

【００１９】

【発明の実施の形態】以下、本発明の好適な実施例を図
１〜図４の図面に基づいて説明する。図１は、本発明の
実施例の遅延回路を用いたリングオシレータの構成を示
す概略図である。このリングオシレータは、本発明に係
る遅延回路１００と、遅延回路１００の出力を一方の入
力としリセット信号を他方の入力とするＮＡＮＤ回路等
の論理ゲート２とにより構成され、遅延回路１００の出
力を論理ゲート２で反転して入力側に帰還させること
で、遅延回路１００の遅延量に応じた周波数で発振動作
を行うようにしたものである。

【００２０】遅延回路１００は、複数の遅延段Ａ１〜Ａ
ｎを直列形態に接続してなる第１遅延手段としての粗調
整用の遅延ブロック１０と、駆動回路として複数の駆動
用インバータ２１ａ〜２１ｅ，２２ａ〜２２ｅを並列接
続してなる第１系統の駆動回路（第１駆動手段）２１お
よび第２系統の駆動回路（第２駆動手段）２２を備えた
第２遅延手段としての微調整用の補間遅延ブロック２０
とから構成される。

【００２１】図２には、遅延ブロック１０の詳細な回路
図の一例を示す。遅延ブロック１０を構成する各遅延段
Ａ１〜Ａｎは、例えばＣＭＯＳインバータを２段縦続に
接続したもので、それぞれ同一の遅延量を有するように
構成されている。この遅延ブロック１０には、信号取出
手段として各遅延段Ａ１〜Ａｎの出力を取り出すトライ
ステートインバータ（トライステートバッファ回路）Ｂ
１〜Ｂｎが、各遅延段Ａ１〜Ａｎの出力ノードに１個ず
つ接続されており、これらのうち何れかのトライステー
トインバータＢ１〜Ｂｎが選択されることで、そこから
遅延信号が取り出されるようになっている。

【００２２】遅延ブロック１０には、図示しないデコー
ド回路を介して選択信号SELECT X，SELECT X+1…の何れ
かが入力され、トライステートインバータＢ１〜Ｂｎの
うち連続する何れか２個が選択されて、その箇所の遅延
信号が取り出されるようになっている。また、上記のデ
コード回路に入力される選択信号ＳＥＬ１によりそれら
連続する２個の遅延段が何段目のものか選択されるよう
になっている。

【００２３】選択された遅延信号は、対応するトライス
テートインバータＢ１〜Ｂｎから出力されて補間遅延ブ
ロック２０に送られるが、各トライステートインバータ
Ｂ１〜Ｂｎの出力端子は、例えば、奇数番目の遅延段Ａ
１，Ａ３，Ａ５…から出力を取り出すトライステートイ
ンバータＢ１，Ｂ３，Ｂ５…が第１系統の駆動回路２１
の入力端子Ａに、偶数番目の遅延段Ａ２，Ａ４，Ａ６…
から出力を取り出すトライステートインバータＢ２，Ｂ
４，Ｂ６…が第２系統の駆動回路２２の入力端子Ｂに、
それぞれ固定的に接続されている。

【００２４】図３には、補間遅延ブロック２０の詳細な
回路図の一例を示す。補間遅延ブロック２０は、第１系
統および第２系統の駆動回路２１，２２と、これら駆動
回路２１，２２により駆動されるＣＭＯＳインバータか
らなるバッファ回路２３と、上記駆動回路２１，２２の
状態を制御する制御回路３０から構成される。

【００２５】駆動回路２１，２２を構成する駆動用イン
バータ２１ａ〜２１ｅ，２２ａ〜２２ｅは、例えば電源
線をスイッチにより接続或いは遮断可能に構成されたト
ライステートのＣＭＯＳインバータであり、スイッチの
切換制御によりアクティブ／非アクティブの制御が可能
になっている。

【００２６】第１系統の駆動回路２１は、例えば５ビッ
トの制御信号ＣＯＭ１の各ビット信号によりそれぞれ切
換制御される５組の駆動用インバータ２１ａ〜２１ｅを
並列接続したものである。これら５組の駆動用インバー
タ２１ａ〜２１ｅは、ＭＯＳＦＥＴの素子定数又はＣＭ
ＯＳインバータの数を異ならせて形成することで、１組
目から５組目にかけて駆動力が順に２倍ずつ大きくなる
ように設定されている。

【００２７】第２系統の駆動回路２２は、第１系統の駆
動回路２１と対称的な構成にされたものである。すなわ
ち、駆動回路２２の５組の駆動用インバータ２２ａ〜２
２ｅと、それに対応する駆動回路２１の５組の駆動用イ
ンバータ２１ａ〜２１ｅとは、それぞれ同一の駆動力に
形成され、また、各駆動回路２１，２２にそれぞれ入力
される制御信号ＣＯＭ１，ＣＯＭ２は、同一ビットの信
号が、第１系統と第２系統とで同じ駆動力に形成された
２組の駆動用インバータにそれぞれ同様に作用するよう
に構成されている。

【００２８】バッファ回路２３は、上記第１系統と第２
系統の駆動回路２１，２２により駆動され、補間遅延ブ
ロック２０から遅延信号の出力を行うものである。バッ
ファ回路２３には寄生容量Ｃ１などの入力負荷があるた
め、入力端子の駆動力に応じて動作遅延が異なってく
る。

【００２９】制御回路３０は、アクティブにする駆動用
インバータの選択パターンを示す選択信号ＳＥＬ２と反
転制御信号ＲＥＶとを外部入力し、駆動用インバータ２
１ａ〜２１ｅ，２２ａ〜２２ｅの状態をアクティブ又は
非アクティブにする制御信号ＣＯＭ１，ＣＯＭ２を生成
する。詳細には、上記の選択信号ＳＥＬ２と反転制御信
号ＲＥＶとを入力する排他的論理和回路３１と、第１系
統側と第２系統側とに入力される制御信号が互いに逆相
関係になるように選択信号を反転させる反転器３２とか
ら構成される。

【００３０】ここで、反転制御信号ＲＥＶとは、選択信
号ＳＥＬ２を反転させるか否かを示す２値の信号であ
り、粗調整用の遅延ブロック１０に入力される選択信号
ＳＥＬ１に基づき一義的に決定されるものである。つま
り、遅延ブロック１０で選択された２個の遅延信号の出
力先が、出力順にみて入力端子Ａ，Ｂの順である場合に
は、反転制御信号ＲＥＶは“０”（反転せず）にされ、
入力端子Ｂ，Ａの順である場合には、反転制御信号ＲＥ
Ｖは“１”（反転）とされるように設定されている。

【００３１】上記のような構成の遅延回路１００によれ
ば、選択信号ＳＥＬ１，ＳＥＬ２が入力された状態で、
ディレイブロック１０に信号が入力されると、先ず、複
数の遅延段Ａ１〜Ａｎの中から選択信号ＳＥＬ１により
選択状態にある連続する２個の遅延段の出力が取り出さ
れ、補間遅延ブロック２０に出力される。ここで、遅延
ブロック１０のうち何段目の遅延段の出力が取り出され
るかが選択されることにより、先ず、比較的大きな遅延
量の調整が行われる。

【００３２】次いで、補間遅延ブロック２０において、
次のような処理が行われる。すなわち、先ず、第１系統
および第２系統の駆動用インバータ２１ａ〜２１ｅ，２
２ａ〜２２ｅのうち、選択信号ＳＥＬ２と反転制御信号
ＲＥＶにより選択された駆動用インバータがアクティブ
に、その他が非アクティブに制御される。ここで、第１
系統側と第２系統側とでは、反転器３２により制御信号
ＣＯＭ１，ＣＯＭ２が互いに反転関係にされることで、
アクティブにされる駆動用インバータと、非アクティブ
にされる駆動用インバータとが正反対になるように制御
される。

【００３３】そして、この状態において、遅延ブロック
１０から取り出された出力タイミングの異なる２個の遅
延出力が、補間遅延ブロック２０の第１系列の駆動回路
２１と第２系列の駆動回路２２へ、所定の遅延時間隔て
て、それぞれ入力される。

【００３４】例えば、図２のセレクト信号Ｘにより遅延
ブロック１０の１段目と２段目の遅延出力が選択された
場合には、先ず、１段目の遅延出力が第１系統の駆動回
路２１に入力され、その後、所定の遅延時間を隔てて、
２段目の遅延出力が第２系統の駆動回路２２に入力され
る。また、図２のセレクト信号Ｘ＋１により遅延ブロッ
ク１０の２段目と３段目の遅延出力が選択された場合に
は、先ず、２段目の遅延出力が第２系統の駆動回路２２
に入力され、その後、所定の遅延時間を隔てて、３段目
の遅延出力が第１系統の駆動回路２１に入力される。

【００３５】このように、第１系統および第２系統の駆
動回路２１，２２のうち先に遅延出力が入力される方
は、遅延ブロック１０における遅延信号の選択位置によ
り入れ替わるのであるが、例えば、遅延信号が先に第１
系統側へ入力される場合には、それにより、先ず、第１
系統の駆動用インバータ２１ａ〜２１ｅのうち制御信号
によりアクティブに選択されているものが動作して、補
間遅延ブロック２０のバッファ回路２３の駆動が開始さ
れる。バッファ回路２３には寄生容量Ｃ１などの入力負
荷があり、それに対して駆動回路２１，２２の駆動力は
比較的小さく設定されているので、バッファ回路２３の
入力電位はしきい値Ｖｔｈを超えないところまで変位さ
れる。

【００３６】次いで、２番目の遅延出力が第２系統の駆
動回路２２に入力されるが、それにより、第２系統の駆
動用インバータ２２ａ〜２２ｅのうちアクティブに選択
されていたものが動作して、バッファ回路２３の駆動が
加速される。ここで、動作される第１系統と第２系統の
駆動回路の総合的な駆動力は、選択信号ＳＥＬ２に関わ
らず一定のものとなる。そして、それにより、バッファ
回路２３の入力電位がしきい値Ｖｔｈを超えてバッファ
回路２３から信号出力がなされる。

【００３７】遅延信号が先に第２系統側へ入力される場
合には、第１系統の駆動回路２１と第２系統の駆動回路
２２との動作順序が入れ替わるだけで、その他は同様に
動作を行う。

【００３８】このようにして、補間遅延ブロック２０で
は、最初の遅延信号が入力されてから２番目の遅延信号
が入力されるまでの間に、動作する駆動回路２１又は２
２の駆動力を変化させることで、バッファ回路２３の動
作遅延をほぼ一定間隔毎に変化させて、信号遅延の微調
整が可能になっている。

【００３９】以上のように、この実施例の遅延回路１０
０によれば、粗調整用の遅延ブロック１０における比較
的大きな遅延量の調整と、補間遅延ブロック２０におけ
る遅延量の微調整とが合わされて、比較的大きな範囲で
且つ高い分解能で遅延量の調整を行うことが出来る。さ
らに、粗調整用の遅延ブロック１０から遅延信号を取り
出すためのトライステートインバータＢ１〜Ｂｎの数
が、図５の従来例に較べて２分の１に削減されているの
で、回路に寄生する寄生容量を小さくすることができ、
回路の固定遅延を小さくすることが出来る。また、チッ
プ占有面積や消費電力の低減も図れる。

【００４０】次に、上記遅延回路１００の遅延量と選択
信号ＳＥＬ１，ＳＥＬ２との関係について説明する。先
にも述べたが、遅延回路１００の遅延量は、粗調整用の
遅延ブロック１０に供給される選択信号ＳＥＬ１と、補
間遅延ブロック２０の制御回路３０に入力される選択信
号ＳＥＬ２および反転制御信号ＲＥＶにより決定され
る。

【００４１】選択信号ＳＥＬ１，ＳＥＬ２は、例えば、
所定ビットのバイナリコードにより表現され、これらの
うち上位数ビットが選択信号ＳＥＬ１に、残りの下位数
ビット（図３の場合は５ビット）が選択信号ＳＥＬ２に
当てられる。そして、このバイナリコードの大きさに比
例して遅延回路１００の遅延量が大きくなるように構成
されている。

【００４２】具体的には、選択信号ＳＥＬ１は、図示し
ないデコード回路を介して、実際にトライステートイン
バータＢ１〜Ｂｎを選択する信号に変換されるが、この
デコード回路の構成が、選択信号ＳＥＬ１により表され
る値が１ずつ大きくなるに従って、遅延信号の選択箇所
が１段ずつ前段にずれていくように設定されている。

【００４３】選択信号ＳＥＬ２は、その各ビットの信号
が、第１系統および第２系統の駆動回路２１，２２に設
けられた５組の駆動インバータ２１ａ〜２１ｅ，２２ａ
〜２２ｅのそれぞれをアクティブ、又は非アクティブに
制御する信号になっている。そして、この選択信号ＳＥ
Ｌ２により派生された制御信号ＣＯＭ１，ＣＯＭ２のう
ち、上位１ビットの信号が駆動力の一番大きな駆動イン
バータ２１ｅ，２２ｅに、上位２ビット目の信号が２番
目に駆動力が大きな駆動インバータ２１ｄ，２２ｄｉに
対応するというように、各ビットの信号が各組の駆動イ
ンバータにそれぞれ対応付けられている。そして、反転
器３２により制御信号ＣＯＭ１とＣＯＭ２とが反転関係
にされ、さらに、反転制御信号ＲＥＶにより、セレクト
信号ＳＥＬ２と制御信号ＣＯＭ２とが同一又は反転関係
になるように制御される。

【００４４】反転制御信号ＲＥＶは、例えば選択信号Ｓ
ＥＬ１の下位１ビットの信号と同一の信号とすることが
可能である。それにより、選択信号ＳＥＬ１により選択
される２個の遅延段のうち前段のものが、奇数番目の遅
延段Ａ１，Ａ３…である場合には反転制御信号ＲＥＶは
“０”（反転せず）に、偶数番目の遅延段Ａ２，Ａ４…
である場合には反転制御信号ＲＥＶは“１”（反転）に
される。

【００４５】このような制御信号の構成において、遅延
回路１００の遅延量を次第に大きくしていくには、選択
信号ＳＥＬ１，ＳＥＬ２により表される数値を１ずつ大
きくしていくことで達成される。すなわち、上位複数ビ
ットの選択信号ＳＥＬ１は固定にして、下位複数ビット
の選択信号ＳＥＬ２を「０００００」から「１」ずつ加
算していく。そして、選択信号ＳＥＬ２の値が「１１１
１１」になったら、次は、選択信号ＳＥＬ１の値を
「１」加算すると共に、選択信号ＳＥＬ１の値を再び
「０００００」に戻す。その後は、これの繰返しにより
遅延量が次第に大きくなっていく。

【００４６】このように遅延量を次第に大きくしていく
と、選択信号ＳＥＬ２の値が「１１１１１」から「００
０００」へ変化する場合が生じる。このとき、本実施例
の遅延回路１００では、選択信号ＳＥＬ1の値が「１」
加算されるので、反転制御信号ＲＥＶが“０”（反転せ
ず）から“１”（反転）に変化する。それゆえ、選択信
号ＳＥＬ２が上記のように変化した場合でも、排他的論
理和回路３１を通過した信号は、変化の前後でともに
「１１１１１」となる。

【００４７】つまり、この実施例の遅延回路１００で
は、選択信号ＳＥＬ２が「１１１１１」から「００００
０」へ変化する前後で、補間遅延ブロック２０の駆動用
インバータ２１ａ〜２１ｅ，２２ａ〜２２ｅの状態に変
化は生じない。

【００４８】一方、図６の従来例では、選択信号ＳＥＬ
１が「１１１１１」から「０００００」へ変化した場合
には、その信号の変化は、そのまま第１系統と第２系統
の駆動回路２１，２２に伝わるので、第１系統の駆動用
インバータ２１ａ〜２２ｅでは全て非アクティブの状態
からアクティブの状態に変化し、第２系統の駆動用イン
バータ２２ａ〜２２ｅでは全てアクティブの状態から非
アクティブの状態に変化する。このように多くの回路状
態を一度に変化させるには、必要な電流量も大きくなる
ことから、状態の遷移にかかる時間は他の場合に較べて
大きくなってしまう。そのため、従来の遅延回路では、
選択信号ＳＥＬ１が「０００００」から「１１１１１」
に変化する際に、信号の通過タイミングに状態の遷移が
間に合わず、遅延量にトビが生じてしまうと云う恐れが
あった。

【００４９】しかしながら、本実施例の遅延回路１００
では、上記のような場合においても、駆動用インバータ
２１ａ〜２１ｅ，２２ａ〜２２ｅの急激な状態変化が発
生しないので、遅延量を滑らかに増減させる場合に、遅
延量のトビが発生する恐れがないという効果がもたらさ
れる。

【００５０】図４には、本実施例のリングオシレータを
周波数可変発振器として用いたＤＬＬ回路のブロック図
を示す。この図において、７０は遅延ブロック１０と補
間遅延ブロック２０とを備えた遅延回路１００と信号反
転する論理ゲート２とを環状に接続してなるリングオシ
レータ、７１はリングオシレータ８０からの逓倍クロッ
クφｎを計数して逓倍数n回目のクロックを検出しn回カ
ウント信号を出力するn進カウンタ、７２はｎ回カウン
ト信号と基準クロックφｒとの時間差を比較してその比
較結果信号を出力する周波数比較器、遅延回路１００の
遅延時間をデジタル信号に換算した値が格納される遅延
制御カウンタ、７３は比較結果信号に基づき周波数比較
器７２での比較結果が「０」になるように遅延制御カウ
ンタ７５の加算・減算値を決定する制御回路としての加
算値制御論理、７４は加算値制御論理７３の制御に基づ
き遅延制御カウンタ７５の値を加算・減算するｙ値加算
器、７６は選択信号ＳＥＬ１をデコードして遅延ブロッ
ク１０のトライステートインバータＢ１〜Ｂｎの選択信
号を生成するデコード回路である。

【００５１】このようなＤＬＬ回路によれば、基準クロ
ックφｒとの同期を図りつつ基準クロックφｒをｎ逓倍
した高周波クロックφｎを安定して生成することが出来
る。また、デジタル制御によりクロック信号を生成する
ので、アナログ制御のＰＬＬ（Phase locked loop）回
路などに較べて温度特性や電圧特性についても安定した
結果が得られるという効果がある。さらに、この実施例
の遅延回路１００を用いていることで、その固定遅延が
小さい分、より高周波のクロック信号に対応することが
でき、さらに、遅延回路１００の遅延量をなだらかに変
化させたときに遅延量のトビが発生する恐れがないの
で、安定した高周波動作が可能であるという効果があ
る。

【００５２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、補間遅延ブロック２０の制御回路３０に
制御信号ＣＯＭ１とＣＯＭ２を反転関係にする反転器３
２を設けているが、制御回路３０と駆動用インバータ２
１ａ〜２１ｅの各制御端子とを結ぶ制御線の配線態様を
オン・オフが逆さになるように変えることで、反転器３
２を設けないでも同様の作用を得ることが出来る。

【００５３】また、実施例では、補間遅延ブロック２０
に、反転制御信号ＲＥＶと選択信号ＳＥＬ２を入力する
排他的論理和回路を設けた例を示したが、遅延制御カウ
ンタの下位５ビットの値が下位６ビット目の信号に応じ
て反転されるようなカウント制御を行えば、上記排他的
論理和回路のような構成をなくすことも出来る。

【００５４】また、上記実施例のＤＬＬ回路では、遅延
回路１００を用いたリングオシレータの発振動作により
出力クロックを生成する構成について説明したが、本発
明のＤＬＬ回路には、基準クロックを遅延回路１００を
通過させて出力クロックを生成するとともに、出力クロ
ックを帰還させて基準クロックと比較し、この比較結果
により遅延回路１００の遅延量を制御するように構成さ
れたＤＬＬ回路も含まれる。

【００５５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＬＬ
回路に適用した例について説明したがこの発明はそれに
限定されるものでなく、例えば、周波数可変のクロック
ジェネレータなどに広く利用することができる。

【００５６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、第１遅延
手段における比較的大きな遅延量の調整と、第２遅延手
段における遅延量の微調整とを合わせて、比較的大きな
範囲で且つ高い分解能で遅延量の調整が出来るととも
に、第１遅延手段から２個の遅延信号を取り出すための
トライステートバッファの数を、従来のものに較べて半
分にすることが出来るので、その分、回路の占有面積や
消費電力の低減が図れるとともに、回路の固定遅延が低
減されるので、回路をより高い周波数の動作に対応させ
ることが可能になるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例の遅延回路を用いたリングオシ
レータの回路構成を示す図である。

【図２】図１の遅延回路のうち粗調整用の遅延ブロック
の詳細を示す回路図である。

【図３】図１の遅延回路のうち微調整用の補間遅延ブロ
ックの詳細を示す回路図である。

【図４】実施例の遅延回路を用いたＤＬＬ回路の構成例
を示すブロック図である。

【図５】デジタル信号により遅延制御を行う従来の遅延
回路の粗調整用の遅延線を示す回路図である。

【図６】同、従来の遅延回路の微調整用の補間遅延回路
を示す回路図である。

【符号の説明】

１０遅延ブロック（第１遅延手段）Ａ１〜Ａｎ遅延段Ｂ１〜Ｂｎトライステートインバータ２０補間遅延ブロック（第２遅延手段）２１第１系統の駆動回路（第１駆動手段）２２第２系統の駆動回路（第２駆動手段）２１ａ〜２１ｅ駆動用インバータ２２ａ〜２２ｅ駆動用インバータ２３バッファ回路３０制御回路７０リングオシレータ７１ｎ進カウンタ７２周波数比較器７３加算値制御論理７４ｙ値加算器７５遅延制御カウンタ７６デコード回路１００遅延回路ＳＥＬ１，ＳＥＬ２選択信号ＲＥＶ反転制御信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者野地賢浩神奈川県足柄上郡中井町境456番地株式会社日立インフォメーションテクノロジー内 (72)発明者太田守由東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 5J001 AA11 BB12 BB13 BB20 BB21 DD09 5J043 AA04 AA26 LL01 5J106 AA02 CC01 CC31 CC59 DD13 DD17 DD43 DD44 DD46 GG01 HH01 JJ01

Claims

【特許請求の範囲】

【請求項１】複数の遅延段を直列形態に接続してなる
第１遅延手段と、これら複数の遅延段の出力をそれぞれ
分岐出力可能な信号取出手段と、複数の駆動回路が並列
に接続された第１駆動手段およびこの第１駆動手段と対
称的に複数の駆動回路が並列に接続された第２駆動手段
を有し、これら第１駆動手段および第２駆動手段の出力
ノードが共通にされるとともに上記複数の駆動回路がそ
れぞれアクティブ又は非アクティブに制御されることで
出力遅延が変化される第２遅延手段とを備え、上記第２
遅延手段の各駆動回路のうちアクティブのものと非アク
ティブのものとが第１駆動手段と第２駆動手段とで正反
対になるように制御されるとともに、上記第１遅延手段
から連続する２つの遅延段の出力が選択されてそれぞれ
上記第１駆動手段と第２駆動手段の動作タイミング信号
として供給されることで、第１遅延手段の遅延と第２遅
延手段の遅延とが加算された遅延信号が上記第２遅延手
段から出力されるように構成された遅延回路を備えた半
導体集積回路であって、上記信号取出手段は、上記複数の遅延段の各出力ノード
にそれぞれ１個ずつ接続された複数のトライステートバ
ッファ回路であり、各トライステートバッファ回路の出
力が上記第１駆動手段或いは第２駆動手段の何れかに固
定的に入力されるように構成されていることを特徴とす
る半導体集積回路。
【請求項２】上記遅延回路には、第２遅延回路の各駆
動回路のうちアクティブにする駆動回路の選択パターン
が示された選択信号と、該選択信号の供給先を上記第１
駆動手段側と第２駆動手段側との何れかで切り換える反
転制御信号が入力される排他的論理和回路と、第１駆動
手段と第２駆動手段に供給される制御信号を互いに逆相
関係にする反転器とが設けられていることを特徴とする
請求項１記載の半導体集積回路。
【請求項３】上記第２遅延手段には、上記第１駆動手
段および第２駆動手段により駆動され、その駆動力によ
り出力遅延を変化させるバッファ回路が設けられている
ことを特徴とする請求項１又は２に記載の半導体集積回
路。
【請求項４】上記第２遅延手段の各駆動回路と上記バ
ッファ回路とは各々ＣＭＯＳインバータにより構成され
ていることを特徴とする請求項３記載の半導体集積回
路。
【請求項５】上記遅延回路と、該遅延回路の遅延量を
決定するバイナリコードが格納されるカウンタと、基準
クロックの周波数と上記遅延回路から出力された出力ク
ロックに基づく信号との周波数を比較する周波数比較器
と、該周波数比較器の比較結果に基づき上記カウンタの
値を制御する制御回路とを有するＤＬＬ回路が設けられ
ていることを特徴とする請求項１〜４の何れかに記載の
半導体集積回路。