JP2009188699A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】半導体集積回路は、クロック信号CLKmを生成するディジタル制御信号生成部10、ディジタル制御部20を具備するクロック生成部を含む。クロック生成部は、位相周波数比較器31、制御レジスタ22を更に具備する。比較器31には、基準信号CLKinとフィードバック信号Moutが供給される。制御レジスタ22に比較器31の出力信号FDoutが供給され、制御レジスタ22は複数ビットのディジタル制御情報を格納する。クロック生成部は、複数のロック動作のための複数の初期設定データを予め格納する制御データ記憶回路25を更に具備する。動作選択情報Minに応答して制御データ記憶回路25から初期設定データSet1〜Set5が、制御レジスタ22の上位ビットに格納される。
【選択図】図7
Description
ディジタル制御部20は、デコーダ21と、逐次近似レジスタ(SAR)22と、制御クロック生成回路(CCG)23とから構成されている。逐次近似レジスタ(SAR)22のビット数は12ビットとすることができ、それによって原理的には最大4096までの遅延制御が可能である。しかし、逐次近似レジスタ(SAR)22のビット数は、PVT変動による遅延セルの遅延量変動を考慮して、周波数比較部(FC)30のプログラム・カウンタ(PC)32の可変逓倍数Mを最大2047に設定できるように11ビット構成とした。ここでは、説明の簡素化のために、逐次近似レジスタ22のビット数は、5ビットとする。5ビットの逐次近似レジスタ(SAR)22のデータ入力端子に周波数比較部30の周波数比較器31からの比較出力信号FDoutが供給され、逐次近似レジスタ22(SAR)の6本のタイミング制御端子に制御クロック信号生成回路(CCG)23からの6個のタイミング制御信号cks0〜cks5が供給される。また、制御クロック信号生成回路(CCG)23の入力端子には、基準周波数信号としての入力クロック信号CLKinが供給される。逐次近似レジスタ(SAR)22の5ビットの出力データQ1〜Q5はデコーダ21の5本の入力端子に供給され、デコーダ21からの32個のデコード出力信号はディジタル制御発振器10のディジタル制御可変遅延回路12に供給される。
従って、上記(1式)と上記(2式)とから、次式の関係が成立する。
=M・fREF …(3式)
fREF =1/(2・N・M・td) …(4式)
すなわち、プログラム・カウンタ32の逓倍数Mを可変設定することにより、ディジタル制御発振器10の設定遅延段数Nが変化して基準周波数fREFのM倍の発振周波数fOSCが生成される。これは、プログラム・カウンタ32の逓倍数Mが増加したとすると、周波数比較器31での基準周波数fREFと可変逓倍数Mのプログラム・カウンタ32からの出力信号Moutの周波数とが一致するようにディジタル制御部20の逐次近似レジスタ(SAR)22の保持データが逐次更新されるものである。結果的に、上記(3式)から明らかなように、プログラム・カウンタ32の逓倍数Mの増加により、基準周波数fREFの周波数逓倍数が増加して、それと反比例してディジタル制御発振器10の設定遅延段数Nは減少することになる。
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
図7は、本発明の実施の形態によるFLLの基本的な構成を示す図である。
逓倍数設定入力端子Minに供給される逓倍数Mに応答して制御データ記憶回路25から生成される初期設定制御信号Set1〜Set5が供給される上位ビット設定回路26による制御により、設定遅延段数Nの上位ビットが逐次近似レジスタ22の上位ビットのフリップフロップに初期設定されることができる。
図9は、図7のFLLでクロック選択回路(CS)24に制御データ記憶回路(LUT)25から全てハイレベル“1”の選択信号Sel1、Sel2、Sel3が供給された場合のFLL各部の波形を示したもので、ディジタル制御発振器10の設定遅延段数Nが設定される様子を示す図である。
図6のステップ1と同様に、図9のステップ1で入力クロック信号CLKinがローレベル“0”からハイレベル“1”に変化すると、制御クロック生成回路(CCG)23からハイレベル“1”の第2クロック信号cks1が生成される。この時に、図8のクロック選択回路(CS)24に制御データ記憶回路(LUT)25から全てハイレベル“1”の選択信号Sel1、Sel2、Sel3が供給されている。従って、図9のステップ1で制御クロック生成回路(CCG)23からのハイレベル“1”の第2クロック信号cks1に応答して、クロック選択回路(CS)24のOR回路OR4の出力からハイレベル“1”の第4マルチ選択クロック信号c4が生成される。
図10は、図7のFLLでクロック選択回路(CS)24に制御データ記憶回路(LUT)25からデータ“110”の選択信号Sel1、Sel2、Sel3が供給された場合のFLL各部の波形を示したもので、ディジタル制御発振器10の設定遅延段数Nが設定される様子を示す図である。
図6のステップ1と同様に、図10のステップ1で入力クロック信号CLKinがローレベル“0”からハイレベル“1”に変化すると、制御クロック生成回路(CCG)23からハイレベル“1”の第2クロック信号cks1が生成される。この時に、図8のクロック選択回路(CS)24に制御データ記憶回路(LUT)25からデータ“110”の選択信号Sel1、Sel2、Sel3が供給されている。従って、図10のステップ1で制御クロック生成回路(CCG)23からのハイレベル“1”の第2クロック信号cks1に応答して、クロック選択回路(CS)24のOR回路OR3の出力からハイレベル“1”の第3マルチ選択クロック信号c3が生成される。
図11は、図7のFLLでクロック選択回路(CS)24に制御データ記憶回路(LUT)25からデータ“100”の選択信号Sel1、Sel2、Sel3が供給された場合のFLL各部の波形を示したもので、ディジタル制御発振器10の設定遅延段数Nが設定される様子を示す図である。
図6のステップ1と同様に、図11のステップ1で入力クロック信号CLKinがローレベル“0”からハイレベル“1”に変化すると、制御クロック生成回路(CCG)23からハイレベル“1”の第2クロック信号cks1が生成される。この時に、図8のクロック選択回路(CS)24に制御データ記憶回路(LUT)25からデータ“100”の選択信号Sel1、Sel2、Sel3が供給されている。従って、図11のステップ1で制御クロック生成回路(CCG)23からのハイレベル“1”の第2クロック信号cks1に応答して、クロック選択回路(CS)24のOR回路OR2の出力からハイレベル“1”の第2マルチ選択クロック信号c2が生成される。
図12は、図7のFLLでクロック選択回路(CS)24に制御データ記憶回路(LUT)25からデータ“000”の選択信号Sel1、Sel2、Sel3が供給された場合のFLL各部の波形を示したもので、ディジタル制御発振器10の設定遅延段数Nが設定される様子を示す図である。
本発明は、可変逓倍器としてのプログラム・カウンタ(PC)32を具備するFLLとは異なる別の構成のクロック生成回路、すなわち位相ロックドループ(PLL)にも適用することが可能である。
図14は、図7または図17に示した本発明の実施の形態によるFLLまたはPLLのディジタル制御部20の制御データ記憶回路(LUT)25の構成を示す図である。
図15は、本発明の他の実施の形態によるDLL(遅延ロックドループ)の基本的な構成を示す図である。
図16は、図7のFLLと図15のDLLと図17のディジタル制御PLLとのいずれかをコア回路ブロック42のクロック供給回路60として使用したシステム・オンチップ(SoC)100を示す図である。
20 ディジタル制御部
30 周波数比較部、位相周波数比較部
11 2入力NANDゲート
12 ディジタル制御可変遅延回路
13 出力バッファ
21 デコーダ
22 逐次近似レジスタ(SAR)
23 制御クロック生成回路
24 クロック選択回路
25 制御データ記憶回路(LUT)
26 上位ビット設定回路(UBS)
31 周波数比較器、位相周波数比較部器
32 プログラム・カウンタ、分周器
CLKin 入力クロック信号
CLKm 発振クロック信号
CLKout 出力クロック信号
Mout カウンタ出力、分周出力信号
Min 逓倍数、分周数設定入力端子
Set1〜Set5 初期設定制御信号
Sel1〜Sel3 選択信号
cks0〜cks5 マルチクロック信号
c1〜c5 選択クロック信号
Q1〜Q5 逐次近似レジスタのデータ
Claims (20)
- 発振クロック信号を生成するディジタル制御発振器と、前記ディジタル制御発振器から生成される前記発振クロック信号の位相および周波数の少なくとも一方を制御するディジタル制御部とを具備するクロック生成部を含み、
前記クロック生成部は、比較器と、カウンタと、制御レジスタとを具備するものであり、
前記カウンタの入力端子に前記ディジタル制御発振器から生成される前記発振クロック信号が供給されることにより、前記カウンタの出力端子から出力信号が生成され、
前記比較器の一方の入力端子に基準信号が供給され、前記比較器の他方の入力端子に前記カウンタの前記出力端子から生成された前記出力信号が供給され、
前記制御レジスタに前記比較器の出力信号が供給されることにより、前記制御レジスタは前記ディジタル制御発振器を制御するための複数ビットのディジタル制御情報を格納するものであり、
前記比較器と、前記制御レジスタと、前記ディジタル制御発振器と、前記カウンタとは、位相ロックドループと周波数ロックドループとの少なくとも一方であるロックドループを構成して、
前記制御レジスタが所定の値を有するディジタル制御情報を格納することにより、前記比較器の前記他方の入力端子の前記出力信号の位相および周波数の少なくとも一方が前記比較器の前記一方の入力端子の前記基準信号の位相および周波数の少なくとも一方とロックするものであり、
前記ロックドループは、前記基準信号が複数の周波数に設定されるか、または、前記カウンタが複数の逓倍比に設定されるかにより、複数の動作状態で動作することが可能に構成され、
前記基準信号が前記複数の周波数から選択された1つの周波数に設定されるか、または、前記カウンタが前記複数の逓倍比から選択された1つの逓倍比に設定されるかにより、前記ロックドループは前記複数の動作状態から選択された1つの動作状態で動作するものであり、
前記クロック生成部は、前記制御レジスタに接続された制御データ記憶回路を更に具備するものであり、
前記制御データ記憶回路には、前記ロックドループによる前記複数の動作状態の動作のための複数の初期設定データが予め格納されることが可能であり、
前記ロックドループによる前記1つの動作状態の動作に先立って、前記1つの動作状態を選択する動作選択情報が前記制御データ記憶回路に供給され、
前記動作選択情報に応答して前記制御データ記憶回路から前記1つの動作状態の前記動作のための初期設定データが前記制御レジスタの上位ビットに格納されるものである半導体集積回路。 - 前記1つの動作状態の前記動作の間に、前記制御レジスタの前記上位ビット以外の下位ビットには前記比較器の前記出力信号が供給される請求項1に記載の半導体集積回路。
- 前記クロック生成部は、前記基準信号に応答して相互に位相の異なったマルチクロック制御信号を生成する制御クロック生成回路を更に具備するものであり、
前記動作選択情報に応答して前記制御データ記憶回路は、前記初期設定データが格納される前記制御レジスタの前記上位ビットを示す選択信号を生成するものであり、
前記制御クロック生成回路から生成される前記マルチクロック制御信号の最初のクロック制御信号のタイミングで、前記前記選択信号により指定された前記制御レジスタの前記上位ビットに前記初期設定データが格納されるものであり、
前記最初のクロック制御信号の後に前記制御クロック生成回路から生成される前記マルチクロック制御信号の後続のクロック制御信号のタイミングで、前記制御レジスタの前記下位ビットに前記比較器の前記出力信号が供給されるものである請求項2に記載の半導体集積回路。 - 前記カウンタは前記複数の逓倍比から選択される任意の1つの逓倍比で動作可能な可変カウンタとして構成されており、
前記動作選択情報は、前記可変カウンタとして構成された前記カウンタの前記任意の1つの逓倍比を選択するものである請求項2に記載の半導体集積回路。 - 前記ディジタル制御発振器は、前記制御レジスタの前記複数ビットのディジタル制御情報によって遅延段数が制御可能なディジタル制御可変遅延回路を含む遅延リング発振部により構成されている請求項2に記載の半導体集積回路。
- 前記ディジタル制御発振器は、前記制御レジスタの前記複数ビットのディジタル制御情報によって制御される複数の量子化容量をLCタンクに含むものである請求項2に記載の半導体集積回路。
- 前記ロックドループの前記ディジタル制御発振器の前記発振クロック信号から生成される出力クロック信号は半導体チップの内部回路に動作クロックとして供給されるものである請求項6に記載の半導体集積回路。
- 基準信号を遅延することにより遅延クロック信号を生成するディジタル制御遅延ユニットと、前記ディジタル制御遅延ユニットから生成される前記遅延クロック信号の位相および周波数の少なくとも一方を制御するディジタル制御部とを具備するクロック生成部を含み、
前記クロック生成部は、比較器と、制御レジスタと、出力バッファとを具備するものであり、
前記出力バッファの入力端子に前記ディジタル制御遅延ユニットから生成された前記遅延クロック信号が供給されることにより、前記出力バッファの出力端子から出力クロック信号が生成され、
前記比較器の一方の入力端子には前記基準信号が供給され、前記比較器の他方の入力端子には前記出力バッファから生成された前記出力クロック信号が供給され、
前記制御レジスタに前記比較器の出力信号が供給されることにより、前記制御レジスタは前記ディジタル制御遅延ユニットを制御するための複数ビットのディジタル制御情報を格納するものであり、
前記比較器と、前記制御レジスタと、前記ディジタル制御遅延ユニットとは、遅延ロックドループを構成して、
前記制御レジスタが所定の値を有するディジタル制御情報を格納することにより、前記比較器の前記他方の入力端子の前記出力クロック信号の位相および周波数の少なくとも一方が前記比較器の前記一方の入力端子の前記基準信号の位相および周波数の少なくとも一方とロックするものであり、
前記遅延ロックドループは、前記基準信号が複数の周波数に設定されるか、または、前記出力バッファが複数の遅延量に設定されるかにより、複数の動作状態で動作することが可能に構成されており、
前記基準信号が前記複数の周波数から選択された1つの周波数に設定されるか、または、前記出力バッファ(が前記複数の遅延量から選択された1つの遅延量に設定されるかにより、前記遅延ロックドループは前記複数の動作状態から選択された1つの動作状態で動作して、
前記クロック生成部は、前記制御レジスタに接続された制御データ記憶回路を更に具備するものであり、
前記制御データ記憶回路には、前記遅延ロックドループによる前記複数の動作状態の動作のための複数の初期設定データが予め格納されることが可能であり、
前記遅延ロックドループによる前記1つの動作状態の動作に先立って、前記1つの動作状態を選択する動作選択情報が前記制御データ記憶回路に供給され、
前記動作選択情報に応答して前記制御データ記憶回路から前記1つの動作状態の前記動作のための初期設定データが、前記制御レジスタの上位ビットに格納されるものである半導体集積回路。 - 前記1つの動作状態の前記動作の間に、前記制御レジスタの前記上位ビット以外の下位ビットには前記比較器の前記出力信号が供給される請求項1に記載の半導体集積回路。
- 前記クロック生成部は、前記基準信号に応答して相互に位相の異なったマルチクロック制御信号を生成する制御クロック生成回路を更に具備するものであり、
前記動作選択情報に応答して前記制御データ記憶回路は、前記初期設定データが格納される前記制御レジスタの前記上位ビットを示す選択信号を生成するものであり、
前記制御クロック生成回路から生成される前記マルチクロック制御信号の最初のクロック制御信号のタイミングで、前記前記選択信号により指定された前記制御レジスタの前記上位ビットに前記初期設定データが格納されるものであり、
前記最初のクロック制御信号の後に前記制御クロック生成回路から生成される前記マルチクロック制御信号の後続のクロック制御信号のタイミングで、前記制御レジスタの前記下位ビットに前記比較器の前記出力信号が供給されるものである請求項9に記載の半導体集積回路。 - 前記出力バッファは前記複数の遅延量から選択される任意の1つの遅延量で動作可能な可変遅延器として構成され、
前記動作選択情報は、前記可変遅延器として構成された前記出力バッファの前記任意の1つの遅延量を選択するものである請求項9に記載の半導体集積回路。 - 前記ディジタル制御遅延ユニットは、前記制御レジスタの前記複数ビットのディジタル制御情報によって遅延段数が制御可能なディジタル制御可変遅延回路により構成されている請求項9に記載の半導体集積回路。
- 前記遅延ロックドループの前記出力バッファから生成される前記出力クロック信号は半導体チップの内部回路に動作クロックとして供給されるものである請求項9に記載の半導体集積回路。
- クロック信号を生成するディジタル制御クロック信号生成部と、前記ディジタル制御クロック信号生成部から生成される前記クロック信号の位相および周波数の少なくとも一方を制御するディジタル制御部とを具備するクロック生成部を含み、
前記クロック生成部は、入力される2つの信号の位相差をディジタル信号に変換するタイム・ツー・ディジタル変換器としての位相周波数比較器と、制御レジスタとを具備するものであり、
前記比較器の一方の入力端子に基準信号が供給され、前記比較器の他方の入力端子に前記クロック信号から生成されたフィードバック信号がフィードバック経路を介して供給され、
前記制御レジスタに前記比較器の出力信号が供給されることにより、前記制御レジスタは前記ディジタル制御クロック信号生成部を制御するための複数ビットのディジタル制御情報を格納して、
前記位相周波数比較器と、前記制御レジスタと、前記ディジタル制御クロック信号生成部と、前記フィードバック経路とは、ディジタル制御フェーズロックドループを構成して、
前記制御レジスタが所定の値を有するディジタル制御情報を格納することにより、前記比較器の前記他方の入力端子に供給される前記フィードバック信号の位相および周波数の少なくとも一方が前記比較器の前記一方の入力端子に供給される前記基準信号の位相および周波数の少なくとも一方とロックするものであり、
前記クロック生成部は、前記基準信号が複数の周波数に設定されるか、または、前記フィードバック経路が複数の制御量に設定されるかにより、複数の動作状態で動作することが可能に構成されており、
前記基準信号が前記複数の周波数から選択された1つの周波数に設定されるか、または、前記フィードバック経路が前記複数の制御量から選択された1つの制御量に設定されるかにより、前記クロック生成部は前記複数の動作状態から選択された1つの動作状態で動作するものであり、
前記クロック生成部は、前記制御レジスタに接続された制御データ記憶回路を更に具備するものであり、
前記制御データ記憶回路には、前記クロック生成部による前記複数の動作状態の動作のための複数の初期設定データが予め格納されることが可能であり、
前記クロック生成部による前記1つの動作状態の動作に先立って、前記1つの動作状態を選択する動作選択情報が前記制御データ記憶回路に供給され、
前記動作選択情報に応答して前記制御データ記憶回路から前記1つの動作状態の前記動作のための初期設定データが、前記制御レジスタの上位ビットに格納されるものである半導体集積回路。 - 前記1つの動作状態の前記動作の間に、前記制御レジスタの前記上位ビット以外の下位ビットには前記比較器の前記出力信号が供給される請求項14に記載の半導体集積回路。
- 前記クロック生成部は、前記基準信号に応答して相互に位相の異なったマルチクロック制御信号を生成する制御クロック生成回路を更に具備するものであり、
前記動作選択情報に応答して前記制御データ記憶回路は、前記初期設定データが格納される前記制御レジスタの前記上位ビットを示す選択信号を生成するものであり、
前記制御クロック生成回路から生成される前記マルチクロック制御信号の最初のクロック制御信号のタイミングで、前記前記選択信号により指定された前記制御レジスタの前記上位ビットに前記初期設定データが格納されるものであり、
前記最初のクロック制御信号の後に前記制御クロック生成回路から生成される前記マルチクロック制御信号の後続のクロック制御信号のタイミングで、前記制御レジスタの前記下位ビットに前記比較器の前記出力信号が供給されるものである請求項14に記載の半導体集積回路。 - 前記ディジタル制御クロック信号生成部は、前記制御レジスタの前記複数ビットのディジタル制御情報によって遅延段数が制御可能なディジタル制御可変遅延回路により構成されている請求項14に記載の半導体集積回路。
- 前記ディジタル制御発振器は、前記制御レジスタの前記複数ビットのディジタル制御情報によって制御される複数の量子化容量をLCタンクに含むものである請求項14に記載の半導体集積回路。
- 前記ディジタル制御クロック信号生成部は、複数の遅延セルを含む遅延リングによって構成され、
前記制御レジスタと前記遅延リングとの間にはD/A変換器が接続され、前記D/A変換器は前記制御レジスタの前記複数ビットのディジタル制御情報に応答して前記遅延リングの前記複数の遅延セルの動作電流を出力するような電流出力型のD/A変換器である請求項14に記載の半導体集積回路。 - 前記クロック生成部から生成される前記出力クロック信号は半導体チップの内部回路に動作クロックとして供給されるものである請求項14に記載の半導体集積回路。
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