JP2002118460A - 位相同期ループ - Google Patents

位相同期ループ

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JP2002118460A
JP2002118460A JP2001249495A JP2001249495A JP2002118460A JP 2002118460 A JP2002118460 A JP 2002118460A JP 2001249495 A JP2001249495 A JP 2001249495A JP 2001249495 A JP2001249495 A JP 2001249495A JP 2002118460 A JP2002118460 A JP 2002118460A
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レダ フリディ アーメド
Abdellatif Bellaouar
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Sherif Embabi
エムバビ シェリフ
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Oscillators With Electromechanical Resonators (AREA)

Abstract

(57)【要約】 【課題】 広帯域符号分割多元接続などの最近の無線通
信に利用可能な、同期時間が短い低スプリアスＰＬＬを
提供する。 【解決手段】 混成ディジタル粗ＶＣＯ調整およびＶＣ
Ｏ温度ドリフト補償を行う高速同期完全Ｎ ＰＬＬは、
充電ポンプを必要とせずに完全にディジタル的な同調方
式を提供する。かかるＰＬＬ設計を用いるＰＬＬシンセ
サイザ（３００）は、開ループ段階と閉ループ段階を用
いて同期時間を短くする。混成ＰＬＬは４クロック・サ
イクル以内に粗調整を行い、ＶＣＯの非線形性に起因す
る全ての誤差を最小にする。温度追跡と補償も行う。Ｓ
ＡＲ方式（１００）と内挿同調方式（２００）も説明す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般にエレクトロニ
クスの分野に関するもので、より特定すると位相同期ル
ープに関する。
【０００２】
【従来の技術】第３世代の広帯域符号分周多元接続（Ｗ
ＣＤＭＡ）、一般パケット無線サービス（ＧＰＲＳ）／
移動体通信のグローバル・システム（ＧＳＭ）などの最
近の無線通信では、チャンネル間隔を小さく、同期時間
を短くする要求のために位相同期ループ（ＰＬＬ）の設
計がますます困難になっている。従来のＰＬＬでは、同
期時間を短くしてチャンネル間隔を小さくするには、基
準比較周波数をより高くしてループ・フィルタ帯域幅を
より広くすることが可能な分数（fractional）ＮＰＬＬ
を用いて実現するのが普通である。しかし、分数Ｎ Ｐ
ＬＬ方式には限界がある。なぜなら、これは分数スパー
（fractional spur）を生成してループ・フィルタの幅
を制限し、したがって全同期時間を制限するからであ
る。
【０００３】
【発明が解決しようとする課題】かかる新しい無線応用
では、ＰＬＬは温度ドリフトを補償するための高利得も
必要である。温度ドリフトは全体設計の位相雑音とスプ
リアス・レベルを劣化させ、有害な影響を与える。かか
る問題があるので、同期時間を非常に短くする低スプリ
アスＰＬＬが必要である。また、充電ポンプを必要とせ
ず分数スパーを生成しないＰＬＬを提供することが好ま
しい。
【０００４】
【発明の実施の形態】本明細書は本発明の特徴を規定す
る特許請求の範囲で終わるが、図面を参照して以下の説
明を読めば本発明をよりよく理解することができる。各
図面の同じ参照番号は同じ部分を指す。
【０００５】本発明の方式は完全に統合された(fully i
ntegrated)ＰＬＬを用いるもので、電圧制御発振器（Ｖ
ＣＯ）における校正ステップは、開ループ構成でＶＣＯ
周波数を所望の同期周波数にできるだけ近づけた後、閉
ループ構成でループを動的にしてＶＣＯの最終調整を行
う。新しい同調回路は、全てのＶＣＯ非線形性または温
度ドリフトを処理した上で、４サイクル以内に、ＶＣＯ
を所望のチャンネルから数メガヘルツ（ＭＨｚ）以内に
近づけることができる。
【０００６】新しい設計では、粗調整を行うには一般に
わずか１０マイクロ秒（μｓ）しか必要としないが、２
００Ｈｚという低い比較周波数でＰＬＬ同期過程を完了
するには更に６０〜７０μｓ必要である。本発明に係る
完全（integer）ＰＬＬを用いると同期時間に関する制
限がなくなり、他の分数Ｎ ＰＬＬ方式に比べて優れた
スパー性能を有する。
【０００７】図３に示す好ましいＰＬＬの実施の形態で
は、Ｎ分周器出力と固定タイマ・クロックとを比較して
ディジタルＶＣＯの粗調整コード・ビットを設定し訂正
する。各タイマ・サイクルの終わりに、Ｎ分周器の内容
を用いて次のＶＣＯ粗調整コードを設定する。最初の校
正サイクルは線形内挿原理を用いてＶＣＯコードの４つ
の最上位ビット（ＭＳＢ）を設定する。次に、残りの３
つの最下位ビット（ＬＳＢ）を、３ビットの逐次近似レ
ジスタ（ＳＡＲ）を用いてそれぞれ設定する。これに
は、ビット毎に１クロック・サイクルずつ必要である。
第２段階でＳＡＲを用いることにより、ＰＬＬはＶＣＯ
内の全ての非線形性を克服し、非常に正確な同調を確実
に行うことができる。
【０００８】ＰＬＬでの同期過程は２つの段階、開ルー
プ段階と閉ループ段階とに分かれる。ＰＬＬを用いる装
置（例えば、セルラ電話など）が新しいチャンネルを選
択すると、図１のチャンネル切替え信号１０８などの制
御信号（ＣＬＫ＿Ｂ）はスイッチ（ＳＷ１）１１０を介
してループを開き、第２のスイッチ（ＳＷ２）１１２を
介してＶＣＯアナログ制御線を基準電圧に設定する。こ
の開ループ段階は２つのステップを通る。
【０００９】ステップ１） ＶＣＯ周波数を望ましい同
期周波数にできるだけ（例えば、数メガヘルツ以内に）
近づける最適ディジタルＶＣＯコードを見つける。同調
は３つの方式を用いて行うことができる。図１は本発明
の１つの実施の形態に係るＰＬＬ１００であって、２進
探索アルゴリズムであるＳＡＲ同調方式を用いる。図２
は本発明の別の実施の形態に係るＰＬＬ２００であっ
て、内挿型の同調方式を用いる。図３は本発明の更に別
の実施の形態に係るＰＬＬ３００であって、ＳＡＲ技術
と内挿技術の両方を利用して一層強く最適の方式を得る
混成同調方式を用いる。これらの３つの異なるＰＬＬ構
成の詳細な説明は後で行う。
【００１０】ステップ２） ステップ１を行った後、ル
ープを閉じる前に、ＰＤ＿Ｒ１１４とＰＤ＿Ｖ１１６と
の位相合せを行う必要がある。位相検出器入力でのこれ
ら２の信号の位相差が最小でなくまたよく制御されてい
ないと、第２段階（閉ループ）でのタイマ・ブロック１
１８は予測不可能になりまた非常に時間がかかり、同期
時間を短くするという点において上記の第１ステップが
無用なものになる。またこのステップ中は、スイッチ
（ＳＷ１）１１０を閉じたときにＶＣＯ周波数が変化し
て位相検出器（ＰＤ）１２０の狭くなった同調範囲から
外れた値になることを避けるために、フィルタ電圧を、
アナログＶＣＯ制御線で設定されたＶref電圧に等しく
する必要がある。ＥＯＴ（同調終了）信号１０４がトリ
ガされると、電圧比較器（ブロック１１８の一部）を用
いて、スイッチ（ＳＷ１）を閉じる前にＶＨ＝Ｖrefに
する。
【００１１】第２ステップの終わりにループを理想的な
条件にして、アナログＶＣＯ微調整を最小の基準サイク
ル数で行うようにする。閉ループ構成でＶＣＯ１２２を
低利得状態で動作させて、スパー・レベルを通して位相
雑音性能を高め基準フィードを低くするのを助ける。
【００１２】ＶＣＯ１２２は、ほぼＶcc/２に等しいＶr
ef にバイアスする。ディジタル同調を行うと、中間点
周波数を望ましい周波数にできるだけ近づける特性が得
られる。このコード探索を行うにはいくつかの他の方法
が存在する。
【００１３】図５は、周波数が５５０ＭＨｚ、用いるビ
ット数が７、の場合における粗調整方法を強調表示した
周波数対電圧図を示す。この図から、ΔＦ＝５５０／２
7＝４．２９ＭＨｚである。
【００１４】開ループ段階のステップ１に用いるコード
探索のオプション オプション１） 図１に示すＰＬＬシンセサイザが用い
るＳＡＲだけの方式：２進探索アルゴリズムを用いて、
基準カウンタの出力とＮ分周器１２４のオーバフローと
を比較する。ＶＣＯ周波数がプログラム値より速いか遅
いかをエッジ検出器が検出し、それに従って同調コード
値を増分または減分させる。コード・ビットは最上位ビ
ット（ＭＳＢ）から最下位ビット（ＳＬＢ）に、サイク
ル毎に１ビットずつセットする。したがって、例えば７
ビットのＳＡＲは７同期サイクルを必要とする。図６
に、８同期サイクルを必要とする８ビットのＳＡＲを示
す。
【００１５】図１において、同調開始（ＳＯＴ）信号１
０２によりＰＬＬはその同調シーケンスを開始する。同
調が完了すると、ＳＡＲ回路１０６は同調終了（ＥＯ
Ｔ）信号１０４を生成する。ＳＡＲブロック１０６に用
いられる７ビットのＳＡＲ回路１０００を図１０に示
す。ＳＡＲ回路１０００はアップ／ダウン検出器の形式
のエッジ検出器１００６を含む。これは位相検出器の基
準信号（ＰＤ＿Ｒ）１１４と位相検出器ＶＣＯ信号（Ｐ
Ｄ＿Ｖ）１１６とを比較するのに用いる。
【００１６】図９は、図１に示すＳＡＲブロック１０６
用などのＳＡＲ方式の７ビットのブロック図９００を示
す。図３のＳＡＲブロック３０４用には３ビットのもの
を用いる。ＳＡＲブロック図９００は、ＶＣＯ＿Ｃｏｄ
ｅのＭＳＢを調整する温度検出器９０２を含む。
【００１７】図８は、ＰＤ＿ＲとＰＤ＿Ｖの関係を強調
表示するタイミング図を示す。セクション８０２は、Ｐ
Ｄ＿Ｖ信号はＰＤ＿Ｒより遅く進んでいることを示す。
これは、ＶＣＯの方が遅いのでＳＡＲブロック１０６は
図６に示すＳＡＲ決定トリーでＶＣＯコードを次の「ア
ップ・ブランチ」に増分する必要があることを示す。タ
イミング図のセクション８０６はＶＣＯの方が速く進ん
でいることを示す。なぜなら、ＰＤ＿Ｖ信号の低から高
への移行がＰＤ＿Ｒ信号の移行より前に起こっているか
らである。このためＳＡＲブロックはＶＣＯコードを減
分させる必要がある。これは図６に示すＳＡＲトリーで
１ブランチ下げることを意味する。
【００１８】図１０はＰＬＬシンセサイザ３００に用い
られる制御回路１０００を示す。制御回路１０００はＳ
ＡＲ／ＶＣＯタイミング制御ブロックを備え、ＳＡＲ＿
ＣＬＫ信号１０１０と、Ｒｅｓｅｔ＿ｄｉｖｉｄｅｒｓ
信号１００４と、イネーブルＳＡＲ信号１０１２と、ｒ
ｅｓｅｔ＿ｓｔａｒｔ信号１０１４を生成する。また回
路１０００はアップ／ダウン・エッジ検出器１００６を
備え、図１のＳＡＲブロック１０６と図３のＳＡＲ３０
４にアップ／ダウン調整信号を与える。アップ／ダウン
調整は、図８に示すＰＤ＿ＲとＰＤ＿Ｖの位相関係に従
って行う。
【００１９】図１１は、図１０内のいくつかの信号の間
の関係を強調表示するタイミング図を示す。これは、
「Ａ」ノード１００２、「Ｂ」ノード１０１４、「Ｃ」
ノード１００４だけでなく、基準（ＲＥＦ）、クロック
（ＣＬＫ）およびいくつかのその他の信号を含む。
【００２０】オプション２） 図２に示すＰＬＬに用い
る、ＳＡＲを含まない内挿方式：この方式では、基準カ
ウンタから分割された固定タイマでＮ分周器カウントダ
ウンを監視する。タイマが時間切れになると、カウンタ
内に残った値は実際のＶＣＯ周波数に関する情報を与え
る。したがって、ΔＮをΔｃｏｄｅに変換すると、 ただし、ΔＦtuning はＶＣＯ周波数のジャンプ、Ｆｒ
はＶＣＯの全範囲（例えば、５５０ＭＨｚ）、ｎはビッ
ト数（例えば、７ビット）である。 ただし、ΔＦprgr は実際との差、Ｎはカウンタ内に残
った値である。
【００２１】例えば、Ｆcomp＝２００ＫＨｚ、ｎ＝７、
Ｆｒ＝５５０ＭＨｚの場合は、 実際の場合は、「Ｋ」は１６または３２に丸めてよい。
これは単に、ΔＮのＬＳＢから４または５ビットを除い
てコード増分（Δｃｏｄｅ）を得ることを意味する。Ｋ
＝３２の場合の１つの例では、第１の反復で ： ΔＮ＝９５０の場合はΔｃｏｄｅ＝９
５０／３２＝２９であって、１９〜２０カウントの誤差
を生じる。目標周波数（Ｆtarget）が２．４ＧＨｚ、Ｎ
＝１２０００、Ｆcomp＝２００ＫＨｚでΔＮ＝９５０の
場合は、Ｆactualは２．２１０ＧＨｚである。このと
き、新しいＦVCO＝２．２１０＋（５５０／１２８）・
２９＝２３３４．６０９ＭＨｚである。第２の反復で ： Ｆactual＝２３３４．６０９ＭＨｚ
で、実際のＮすなわちＮa＝１１６７３であり、またＦ
target＝２４００ＭＨｚで、目標ＮすなわちＮt＝１２
０００の場合は、ΔＮ＝３２になる。したがって、Δｃ
ｏｄｅ＝３２７／３２＝１０、新しいＦVCO＝２．３３
４＋５５０／１２８＝２．３７７５ＧＨｚである。第３の反復で ： Ｆactual＝２．３７７５ＧＨｚで、実
際のＮすなわちＮa＝１１８８７であり、またＦtarget
＝２４００ＭＨｚで、目標ＮすなわちＮt＝１２０００
の場合は、ΔＮ＝１２３になる。したがって、Δｃｏｄ
ｅ＝１２３／３２＝３、新しいＦVCO＝２３７７．５７
７＋（５５０／１２８）・３＝２．３９０ＧＨｚであ
る。すなわち、わずか３回の反復（サイクル）で最終周
波数の値から１０ＭＨｚ離れているだけである。この方
式は優れたＶＣＯの線形性に依存しており、第１の実施
の形態の場合とは異なり、ＳＡＲを必要としない。
【００２２】オプション３） 図３に示すＰＬＬに用い
る、混成粗ディジタルＶＣＯ同調回路：この方式は前の
２つの方式の組合わせである。第１の校正サイクルは、
線形内挿原理を用いてＶＣＯコードの４つのＭＳＢを設
定する。Ｂカウンタ（１１ビット）３０２の単純な読み
自体がコード増分に等しい。このために別のハードウエ
アを追加する必要はない。次に、３ビットのＳＡＲ回路
３０４を用いて３つのＬＳＢをそれぞれ設定する。第２
段階でＳＡＲを用いれば、ＶＣＯ３０６に固有の非線形
性、すなわち を克服して最小にすることができる。
【００２３】通常、Ｖref は位相検出器の出力の通常の
電圧の中間範囲に設定する。本発明では、Ｖref 温度補
償回路１２６（およびシンセサイザ２００と３００の中
の対応する回路）により、レベルを温度の関数として２
つの値の間に動かして、小さなＶＣＯの温度ドリフトを
補償する。ＶＣＯの温度ドリフトは約１％なので、２Ｇ
Ｈｚの場合，全ドリフトはＴmin＝−４０℃からＴmax＝
１００℃まで約２０ＭＨｚである。同期を完了するため
に、位相検出器の出力範囲とアナログ・バラクタはこの
範囲をカバーしなければならない。
【００２４】Ｖref を常に公称Ｖref に設定している場
合は、温度がＴmin からＴmax まで変化するとアナログ
・バラクタはほとんど２倍の範囲をカバーしなければな
らない。この問題を解決するため、好ましい実施の形態
ではＶref 電圧は温度の関数であり、ＶＣＯの温度ドリ
フトをカバーする十分な範囲（ＴＲ）を与える。図１２
は、最小電圧（Ｖmin）、中間電圧（Ｖmid）、最大電圧
（Ｖmax）のための温度範囲（ＴＲ）を示すグラフであ
る。またこのグラフは周波数と基準電圧との逆関係を強
調表示する。例えば、Ｔ＝ＴL（最低温度）１２０２で
は、温度補償回路１２６（およびシンセサイザ２００と
３００の中の対応する回路）を用いてＶref をＶmin １
２０４の近くに設定し、十分の余裕を持って同調後の小
さな周波数ジャンプを可能にする。
【００２５】本発明の好ましい実施の形態を図示して説
明したが、本発明はこれに限定されないことは明らかで
ある。特許請求の範囲に規定されている本発明の精神と
範囲から逸れることなく、種々の修正、変更、変形、代
替、同等物を当業者は考えることができる．本発明は、
最小の校正サイクル数と、ＶＣＯの非線形性およびパラ
メータ変動の影響を受けずに粗調整を行うＰＬＬを提供
する。本発明のＰＬＬは完全ディジタル化粗調整を行う
ことにより同期条件中に低いＶＣＯ利得を用いることを
可能にし、スパー・レベルを通して位相雑音性能と基準
フィードを改善するのに役立つ。本発明が必要とするの
は、非常に小さい回路オーバヘッドと低電力構造であ
る。
【００２６】以上の説明に関して更に以下の項を開示す
る。 （１） 複数のビットを有するＶＣＯコードを用いて前
記ＶＣＯを所定の周波数に同期させるために、位相同期
ループ（ＰＬＬ）を用いて電圧制御発振器（ＶＣＯ）を
同調させる方法であって、（ａ） 前記ＰＬＬを開ルー
プ段階にして、前記開ループ段階中に次のステップを行
い、すなわち、（ａ１） 線形内挿を用いて前記ＶＣＯ
コードの複数のビットのいくつかを設定し、（ａ２）
逐次近似レジスタ（ＳＡＲ）を用いて前記ＶＣＯコード
内の複数のビットの中の残りのビットを設定し、（ｂ）
前記ＰＬＬを閉ループ段階にして、前記閉ループ段階
中に、（ｂ１） 前記ＶＣＯを微調整することにより前
記ＶＣＯ周波数同期過程を完了する、ステップを含む、
ＶＣＯを同調させる方法。
【００２７】（２） ステップ（ａ１）で、前記線形内
挿により前記ＶＣＯコードの複数のビットの１ビット以
上の最上位ビット（ＭＳＢ）を設定する、第１項に記載
のＶＣＯを同調させる方法。 （３） ステップ（ａ）の後、ステップ（ｂ）を行う前
に、位相検出器基準信号（ＰＤ＿Ｒ）と位相検出器ＶＣ
Ｏ信号（ＰＤ＿Ｖ）との位相合せを行う、第１項に記載
のＶＣＯを同調させる方法。
【００２８】（４）ステップ（ａ）の後、ステップ
（ｂ）を行う前に、前記ＰＬＬのフィルタ電圧を前記Ｖ
ＣＯ制御線に設定された基準電圧（Ｖref）に等しくす
ることにより、ステップ（ｂ）で前記ＰＬＬが前記閉ル
ープ段階に移行したときに前記ＶＣＯ周波数が変化する
のを防ぎ、前記基準電圧（Ｖref）は回路の温度の関数
である、第１項に記載のＶＣＯを同調させる方法。
【００２９】（５） ステップ（ａ１）で、Ｎ分周器の
カウントを基準カウンタから分割された固定タイマで監
視し、前記タイマが時間切れになったとき、前記基準カ
ウンタ内に残った値は実際のＶＣＯ周波数についての情
報を与える、第１項に記載のＶＣＯを同調させる方法。 （６） ステップ（ａ２）で、２進探索アルゴリズムは
前記基準カウンタの出力と前記Ｎ分周器のオーバフロー
とを比較し、エッジ検出器は前記ＶＣＯ周波数がプログ
ラム値より速いか遅いかを検出し、これに従って前記Ｖ
ＣＯコードを増分または減分する、第５項に記載のＶＣ
Ｏを同調させる方法。
【００３０】（７） 複数のビットを有するＶＣＯコー
ドを用いて前記ＶＣＯを所定の周波数に同期させるため
に、位相同期ループ（ＰＬＬ）を用いて電圧制御発振器
（ＶＣＯ）を同調させる方法であって、（ａ） 前記Ｐ
ＬＬを開ループ段階にして、前記開ループ段階中に、
（ａ１） 逐次近似レジスタ（ＳＡＲ）を用いて前記Ｖ
ＣＯコード内の複数のビットを設定し、（ｂ） 前記Ｐ
ＬＬを閉ループ段階にして、前記閉ループ段階中に、
（ｂ１） 前記ＶＣＯを微調整することにより前記ＶＣ
Ｏ周波数同期過程を完了する、ステップを含む、ＶＣＯ
を同調させる方法。
【００３１】（８） 前記ＶＣＯコード内の前記複数の
ビットは最上位ビット（ＭＳＢ）から最下位ビット（Ｌ
ＳＢ）に、クロック・サイクル毎に１ビットずつ設定す
る、第７項に記載のＶＣＯを同調させる方法。 （９） ステップ（ａ１）で、２進探索アルゴリズムは
前記基準カウンタの出力と前記Ｎ分周器のオーバフロー
とを比較し、エッジ検出器は前記ＶＣＯ周波数がプログ
ラム値より速いか遅いかを検出し、これに従って前記Ｖ
ＣＯコードを増分または減分する、第８項に記載のＶＣ
Ｏを同調させる方法。
【００３２】（１０） ステップ（ａ）の後、ステップ
（ｂ）を行う前に、前記ＰＬＬのフィルタ電圧を前記Ｖ
ＣＯ制御線に設定された基準電圧（Ｖref）に等しくす
ることにより、ステップ（ｂ）で前記ＰＬＬが前記閉ル
ープ段階に移行したときに前記ＶＣＯ周波数が変化する
のを防ぎ、前記基準電圧（Ｖref）は回路の温度の関数
である、第７項に記載のＶＣＯを同調させる方法。
【００３３】（１１） 複数のビットを有するＶＣＯコ
ードを用いて前記ＶＣＯを所定の周波数に同期させるた
めに、位相同期ループ（ＰＬＬ）を用いて電圧制御発振
器（ＶＣＯ）を同調させる方法であって、（ａ） 前記
ＰＬＬを開ループ段階にして、前記開ループ段階中に、
（ａ１） 線形内挿を用いて前記ＶＣＯコードの複数の
ビットを設定し、（ｂ） 前記ＰＬＬを閉ループ段階に
して、前記閉ループ段階中に、（ｂ１） 前記ＶＣＯを
微調整することにより前記ＶＣＯ周波数同期過程を完了
する、ステップを含む、ＶＣＯを同調させる方法。
【００３４】（１２） ステップ（ａ１）で、Ｎ分周器
のカウントを基準カウンタから分割された固定タイマで
監視し、前記タイマが時間切れになったとき、前記基準
カウンタ内に残った値は実際のＶＣＯ周波数についての
情報を与える、第１１項に記載のＶＣＯを同調させる方
法。 （１３）ステップ（ａ）の後、ステップ（ｂ）を行う前
に、前記ＰＬＬのフィルタ電圧を前記ＶＣＯ制御線に設
定された基準電圧（Ｖref）に等しくすることにより、
ステップ（ｂ）で前記ＰＬＬが前記閉ループ段階に移行
したときに前記ＶＣＯ周波数が変化するのを防ぎ、この
基準電圧（Ｖref）は回路の温度の関数である、第１２
項に記載のＶＣＯを同調させる方法。 （１４） ステップ（ａ）の後、ステップ（ｂ）を行う
前に、位相検出器基準信号（ＰＤ＿Ｒ）と位相検出器Ｖ
ＣＯ信号（ＰＤ＿Ｖ）との位相合せを行う、第１２項に
記載のＶＣＯを同調させる方法。
【００３５】（１５） 混成ディジタル粗ＶＣＯ同調お
よびＶＣＯ温度ドリフト補償を持つ高速同期完全Ｎ Ｐ
ＬＬは、充電ポンプを必要とせずに完全にディジタル的
な同調方式を提供する。かかるＰＬＬ設計を用いるＰＬ
Ｌシンセサイザ（３００）は、開ループ段階と閉ループ
段階を用いて高速同期時間を達成する。混成ＰＬＬは４
クロック・サイクル以内に粗調整を行い、ＶＣＯの非線
形性に起因する全ての誤差を最小にする。温度追跡と補
償も行う。ＳＡＲ方式（１００）と内挿同調方式（２０
０）も説明する。
【００３６】関連出願の相互参照 本出願は、米国仮出願番号第６０／２２６，３４８号、
「混成ディジタル粗ＶＣＯ同調およびＶＣＯ温度ドリフ
ト補償を持つ高速同期完全Ｎ ＰＬＬ」、代理人書類番
号第ＴＩ−３１５１７ＰＳ号、２０００年８月１８日出
願、の利益をクレームする。
【図面の簡単な説明】
本発明の特徴は特許請求の範囲に規定されている。以下
の図面と共に詳細な説明を参照すれば本発明をよく理解
することができる。複数の図面内の同じ参照番号は同じ
要素を指す。
【図１】本発明に係る、ＳＡＲ同調方式を用いる位相同
期ループのブロック図。
【図２】本発明の別の実施の形態に係る内挿同調方式を
用いるＰＬＬを示す図。
【図３】本発明の更に別の実施の形態に係る混成同調方
式を用いるＰＬＬを示す図。
【図４】本発明に係るタイミング図。
【図５】本発明に係る、粗調整段階中の周波数対電圧の
チャート。
【図６】ＳＡＲ方式を用いるときに必要な同調サイクル
数の例を示す図。
【図７】ＳＡＲ方式のタイミング図。
【図８】ＳＡＲ方式を用いてＶＣＯコードを増分／減分
するときを示すタイミング図。
【図９】本発明と共に用いることが可能な７ビットのＳ
ＡＲセルのブロック図。
【図１０】本発明にかかる、ＳＡＲ／ＶＣＯタイミング
・コントローラとエッジ検出器のブロック図。
【図１１】図１０のＳＡＲ／ＶＣＯタイミング・コント
ローラ内のいくつかの異なる信号線の関係を強調表示す
るタイミング図。
【図１２】本発明に係る、基準電圧が温度の関数である
ことと、周波数と電圧の関係とを強調表示するグラフ。
【符号の説明】
ＰＬＬ 位相同期ループ ＳＡＲ 逐次近似レジスタ ＶＣＯ 電圧制御発振器 １００ ＳＡＲ方式シンセサイザ ２００ 内挿同調方式シンセサイザ ３００ 混成方式シンセサイザ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シェリフ エムバビ アメリカ合衆国 テキサス、プラノ、イブ シャム ドライブ 3929 Ｆターム(参考） 5J106 AA05 BB02 CC01 CC21 CC41 CC53 DD17 DD46 GG01 HH00 KK03 KK26 5K047 AA02 BB01 MM46 MM50

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 複数のビットを有するＶＣＯコードを用
    いて前記ＶＣＯを所定の周波数に同期させるために、位
    相同期ループ（ＰＬＬ）を用いて電圧制御発振器（ＶＣ
    Ｏ）を同調させる方法であって、 （ａ） 前記ＰＬＬを開ループ段階にして、前記開ルー
    プ段階中に次のステップを行い、すなわち、 （ａ１） 線形内挿を用いて前記ＶＣＯコードの複数の
    ビットのいくつかを設定し、 （ａ２） 逐次近似レジスタ（ＳＡＲ）を用いて前記Ｖ
    ＣＯコード内の複数のビットの中の残りのビットを設定
    し、 （ｂ） 前記ＰＬＬを閉ループ段階にして、前記閉ルー
    プ段階中に（ｂ１） 前記ＶＣＯを微調整することによ
    り前記ＶＣＯ周波数同期過程を完了する、ステップを含
    む、ＶＣＯを同調させる方法。
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