CN103036559B - 锁相回路以及相关的相位对齐方法 - Google Patents

Abstract

本发明涉及锁相回路以及相关的相位对齐方法。在本发明的方法中，揭示的锁相回路接收一参考信号，并提供一回馈信号。首先使该锁相回路为开路。接着当该锁相回路为开路时，大致选取一振荡器所输出的一振荡信号的频率范围。该回馈信号依据该振荡信号而产生。在该频率范围被选取后，保持该锁相回路为开路，并使该参考信号以及该回馈信号的相位大致对齐。于该参考信号以及该回馈信号的相位大致对齐后，使该锁相回路为闭路。

Description

锁相回路以及相关的相位对齐方法

技术领域

本发明有关于锁相回路的控制方法与相关装置，尤指可以使锁相回路快速进入相位锁定的控制方法与装置。

背景技术

锁相回路已经在各样的电路应用中所采用，锁相回路可以作为时钟脉冲倍增器或是时钟脉冲产生器。举例来说，一个频率为10MHz的输入时钟脉冲，可以透过一锁相回路，来制造出具有频率为1GHz的输出时钟脉冲，且该输出时钟脉冲的相位与该输入时钟脉冲的相位有一定的对齐关系。

图1为已知的锁相回路10，包含有频率相位检测器(frequency/phasedetector)12、电荷泵(chargepump)14、环路滤波器(loopfilter)16、电压控制振荡器(voltage-controlledoscillator，VCO)20、多模数除法器(multi-modulusdivider，MMD)22、三角积分调制解调器(sigma-deltamodulator，SDM)24、以及分组(Bank)校正控制器26。频率相位检测器12透过增频信号UP与降频信号DN，送给电荷泵14关于参考信号F_REF与回馈信号F_DIV的频率与相位的关系。电荷泵14据以提供充放电电流。环路滤波器16大致收集充放电结果，产生控制信号V_CTRL，来控制电压控制振荡器20所输出的高频快速的振荡信号F_VCO。MMD22把振荡信号F_VCO降频，产生回馈信号F_DIV。SDM24则依据所希望达成的除数，由整数信号N_INT以及分数信号N_FRAC所构成，来产生当下的除数信号P_IN，以决定MMD22应执行的频率除数N_DIV。频率相位检测器12、电荷泵14、环路滤波器16、VCO20、以及MMD22提供了信号回路，可以使回馈信号F_DIV的相位大致追随参考信号F_REF的相位。

为了降低锁相回路所产生的噪声，在操作时，VCO20的电压至频率的增益会设计的很低。然而低增益会导致狭窄的可锁频范围。为了改善低增益所导致的狭窄可锁频范围，所以VCO20设计有数个分组(Bank)，每个分组提供一相对应的可锁频范围。图2显示锁相回路10的操作时序。在一开始时，BANK校正控制器26把控制信号V_CTRL的电压固定在电压值V_REF，等于把锁相回路10开路(openloop)，然后于分组校正27中进行分组校正。于分组校正27的过程中，分组校正控制器26检查振荡信号F_VCO与参考信号F_REF之间的关系，然后透过设定选取信号BS，来选取VCO20所要操作的分组。

当VCO20的分组确定后，参考信号F_REF与回馈信号F_DIV的频率便接近，之后开始执行闭路环路(closeloop)锁定29。分组校正控制器26使控制信号V_CTRL脱离电压值V_REF的箝制，锁相回路10成为闭路，以开始让回馈信号F_DIV的相位去追随频率相近的参考信号F_REF的相位。从闭路环路开始，到相位锁定的这段时间，被定义为锁定时间(locktime)。

图3所示为一种已知的频率相位检测器12。虽然在分组确定后，参考信号F_REF与回馈信号F_DIV的频率已落在相近范围内，但是参考信号F_REF与回馈信号F_DIV的相位则可能有相当差距，最大状况下差异可能达360度。图4显示了一种可能的信号时序图，由上而下，依序是参考信号F_REF、回馈信号F_DIV、增频信号UP与降频信号DN。在图4中，回馈信号F_DIV的相位迟于参考信号F_REF近360度，所以增频信号UP在参考信号F_REF的参考周期中，大多数的时间都是位于逻辑上的1。

当相位差大时，尽管参考信号F_REF与回馈信号F_DIV的频率已经相近，但大相位差仍然容易导致锁定时间增长，因而超过系统所要求的锁定时间限制。图5显示了图4的信号所可能产生的对应控制信号V_CTRL。因为图4中的增频信号UP多为逻辑上的1，所以一进入闭路环路锁定后，控制信号V_CTRL很快的就到达非线性、饱和的高点。此时，回馈信号F_DIV的频率会稍稍高于参考信号F_REF，藉此回馈信号F_DIV的上升沿会慢慢的朝参考信号F_REF的上升沿逼近，直到原本相位延迟的部分被补足为止，这段过程可以称之为非线性整定(non-linearsettling)。之后，控制信号V_CTRL才会回到线性区，使回馈信号F_DIV的频率跟参考信号F_REF的频率相近，这段过程可以称之为线性整定(linearsettling)。简单地说，锁定时间T_LOCK大约就是非线性整定所需的时间T_NON-LINEAR与线性整定所需的时间T_LINEAR的总和。T_NON-LINEAR可以大略地以以下公式(1)所计算而得。

T_NON-LINEAR＝(1/(f_REF*f_DIV))/(1/f_DIV–1/f_REF)

＝1/(f_DIV–f_REF)

＝N_DIV/Δf_VCO…………(1)

其中，f_REF与f_DIV分别是参考信号F_REF与回馈信号F_DIV的频率、N_DIV为多模数除法器22在执行闭路环路锁定时的除数，Δf_VCO是VCO20在当下Bank时，可能的最大频率差。举例来说，f_VCO约3.978GHz、f_REF约26MHz、以及Δf_VCO约1MHz，则T_NON-LINEAR将等于(3978/26)/1M，约高达153us。如此长的T_NON-LINEAR时间，对于一些有限制锁定时间T_LOCK的系统而言，可能超出系统预设容忍值的问题，导致系统无法符合制定的规范。举例来说，对于采用突发传输(Bursttransmission)的全球移动通讯系统(GlobalSystemforMobileCommunications，GSM)、蓝牙(bluetooth)、WIFI(WirelessFidelity)等会换频道(channel)的通讯系统而言，锁定时间T_LOCK都是有一定限制的，自然不能接受过长的非线性整定所需时间T_NON-LINEAR。

发明内容

本发明的实施例揭示了一种相位对齐方法。首先提供锁相回路，其接收一参考信号，该锁相回路包含有一分频器，该分频器依据一除数控制信号以产生一回馈信号。使该锁相回路为开路。当该锁相回路为开路时，比较该参考信号以及该回馈信号的相位，以产生一相位差信号，并依据该相位差信号，改变该参考信号或该回馈信号的频率或是相位，以使该回馈信号与该参考信号的相位接近，其中依据该相位差信号改变该回馈信号的频率以使该回馈信号与该参考信号的相位靠近的步骤包括，依据该相位差信号改变该除数控制信号，以改变该回馈信号的一回馈频率，且于该回馈信号的至少一回馈周期后，恢复该除数控制信号。于该参考信号或该回馈信号的频率或是相位被改变后，使该锁相回路为闭路，以使该回馈信号的频率或是相位追随该参考信号。

本发明的实施例揭示了一种锁相回路，包含有一振荡器、一分频器、一相位检测器、以及一分组校正与相位控制器。该振荡器提供一振荡信号。该分频器依据该振荡信号以及一除数控制信号，产生一回馈信号。该相位检测器比较一参考信号以及该回馈信号，以产生一相位差信号。该分组校正与相位控制器使该振荡信号独立于该相位差信号，且于该振荡信号独立于该相位差信号时，依据该相位差信号，改变该除数控制信号。于该分组校正与相位控制器改变该除数控制信号后的该回馈信号的至少一回馈周期后，该分组校正与相位控制器使该相位差信号开始与该振荡信号关连，且恢复该除数控制信号。

本发明的实施例揭示了一种锁相回路，包含有一振荡器、一分频器、一相位检测器、一计数器、一相位选择器以及一分组校正与相位控制器。该振荡器提供一振荡信号。该分频器依据该振荡信号以及一除数控制信号，来产生一回馈信号。该相位检测器比较一参考信号以及该回馈信号，以产生一相位差信号。该计数器以该振荡信号作为时钟脉冲，用以计算该参考信号的相位领先或落后该回馈信号的相位的时间，以产生一计数结果。该相位选择器依据一相位选择信号，选取一预先参考信号的相位，作为该参考信号。该分组校正与相位控制器用以使该振荡信号独立于该相位差信号，以及，于该振荡信号独立于该相位差信号时，依据该相位差信号，决定该相位选择信号。于该分组校正与相位控制器决定该相位选择信号之后，该分组校正与相位控制器使该振荡信号不独立于该相位差信号。

本发明的实施例揭示一种锁相回路的控制方法。该锁相回路接收一参考信号，并提供一回馈信号。首先使该锁相回路为开路。接着当该锁相回路为开路时，大致选取一振荡器所输出的一振荡信号的频率范围，并依据一除数控制信号以及该振荡信号，产生该回馈信号。该回馈信号依据该振荡信号而产生。于该频率范围被选取后，保持该锁相回路为开路，于一段时间内，暂时地改变该除数控制信号，使该参考信号以及该回馈信号的相位大致对齐。于该参考信号以及该回馈信号的相位大致对齐后，使该锁相回路为闭路。

附图说明

图1为已知的锁相回路。

图2显示了图1的锁相回路的操作时序。

图3显示了一种已知的频率相位检测器。

图4显示了图1的一种信号时序图。

图5显示了图4的信号时序所可能导致的控制信号V_CTRL。

图6显示了依据本发明所实施的一锁相回路的操作时序。

图7为依据本发明所实施的一锁相回路。

图8显示了使用于图7分组校正与相位控制器中的一种装置66。

图9显示了图7与图8中信号的一时序图。

图10～13显示依据本发明所实施的数个锁相回路的实施例。

主要元件符号说明

10锁相回路

12、12_a频率相位检测器

14电荷泵

16环路滤波器

20电压控制振荡器

22、22_a多模数除法器

24三角积分调制解调器

26分组校正控制器

27分组校正操作

29闭路环路锁定操作

31相位对齐操作

58、58_a、58_b、58_c、58_d锁相回路

60、60_aBank校正与相位控制器

62计数器

64加法器

66装置

68、68_a相位选择器

70、70_a时间量化器

90相位差计算操作

92相位调整操作

BS选取信号

CNT计数结果

CU数位信号

DN降频信号

DNF降频记录信号

F_DIV回馈信号

F_PR-REF预先参考信号

F_REF参考信号

F_VCO振荡信号

N_DIV除数

N_FRAC分数信号

N_INT整数信号

Phase_Counter_En相位计数致能信号

P_IN除数信号

POL_IN极性信号

Reset短脉冲信号

SEL选择信号

V_CTRL控制信号

V_REF电压值

UP增频信号

UPF增频记录信号

具体实施方式

在此说明书中，相同符号的元件或信号，为具有相同或是类似功能的元件或信号。业界具有通常能力者，可以依据本说明书教导，推知相同符号的元件或信号，其实施方式，可能不局限于本说明书所揭露的，而是有许多不同的变化。

请参考图6，其显示依据本发明所实施的一锁相回路的操作时序。与图2相比较后可以发现，在图6中的分组校正与闭路环路锁定之间，至少多增加了一个步骤：相位对齐(phasealignment)31。如同图6所示，相位对齐是在锁相回路开路时进行。

如同图6所示，在本发明的一实施例中，是先使一锁相回路开路，然后进行分组校正操作27，决定一锁相回路中VCO的分组，等于选取了VCO所输出振荡信号的频率范围。接着，在一段时间内，进行相位对齐操作31。本实施例中相位对齐的做法，是保持锁相回路为开路的状况下，选取参考信号或是回馈信号的频率或是相位。经历一段时间后，在参考信号或是回馈信号的相位对齐时至一差值范围内后，才使锁相回路闭路，执行闭路环路锁定。如此，因为相位已经对齐至该差值范围，所以在执行闭路环路锁定操作29的过程，得以快速地到达相位锁定。换言之，锁定时间将因此显著地缩短。

图7为本发明一实施例所揭示的锁相回路58。锁相回路58有频率相位检测器12、电荷泵14、环路滤波器16、电压控制振荡器20、多模数除法器22、三角积分调制解调器24、加法器64、计数器62、以及分组校正与相位控制器60。图7中与图1相同的部分，为已知本技术领域人士可以推知，为节省篇幅，于此不再重述。

分组校正与相位控制器60在进行分组校正操作27与相位对齐操作31时，都会使控制信号V_CTRL固定的被箝制在电压值V_REF，也就是使锁相回路58为开路。

在进行分组校正时，计数器62提供当下参考信号F_REF与振荡信号F_VCO之间于一差值内的频率比例，分组校正与相位控制器60据以调整选取信号BS，直到频率比例达到一预设值为止，才达到分组校正完毕。这个预设值，就是当下MMD22应执行的频率除数N_DIV。以手机的PCS1900，接收模式(RXmode)的最高频道(channel)为例，参考信号F_REF的参考频率f_REF约26MHz，而振荡信号F_VCO的振荡频率f_VCO希望达到约3.978GHz，那分组校正与相位控制器60就会调整选取信号BS，来选取VCO20的分组，直到计数器62计算得出，在参考信号F_REF的一个参考周期中，总共有3978/26(＝153)个振荡信号F_VCO-的振荡周期为止。于本实施例中，以振荡信号F_VCO作为计数器62的时钟脉冲，找到在一个参考周期中的计数结果为153为止。此时，除数信号P_IN也会使MMD22执行除数N_DIV为153的除频动作，所以回馈信号F_DIV的回馈频率f_DIV会大略与参考信号F_REF的参考频率f_REF相等，均接近26MHz。

因为控制信号V_CTRL受到电压值V_REF的箝制，所以锁相回路10成为闭路，振荡信号F_VCO独立于升频信号UP与降频信号DN。

分组校正27完毕后，分组校正与相位控制器60执行相位对齐操作(PhaseAlignment)31。

频率相位检测器12所产生的增频信号UP与降频信号DN提供了参考信号F_REF与回馈信号F_DIV之间的相位差讯息，所以一起可以视为一相位差信号。图8显示分组校正与相位控制器60中的一种装置66，可以依据增频信号UP与降频信号DN，来产生相位计数致能信号Phase_Counter_En以及极性信号POL_IN。简单的说，增频记录信号UPF/降频记录信号DNF的上升沿分别记录了增频信号UP的上升沿以及降频信号DN的上升沿的出现时间。计数致能信号Phase_Counter_En为逻辑上的1时，表示增频信号UP与降频信号DN其中之一已经出现了上升沿，但另一信号的上升沿尚未出现。所以，计数致能信号Phase_Counter_En为逻辑上的1的脉波宽度，就是增频信号UP的上升沿与降频信号DN的上升沿出现的时间差。当极性信号POL_IN为逻辑上的1时，表示增频信号UP的上升沿比起降频信号DN的上升沿早出现。反之，极性信号POL_IN为逻辑上的0时，表示增频信号UP的上升沿比起降频信号DN的上升沿晚出现。

图9显示图7与图8中信号的时序图，由上而下，依序包含有参考信号F_REF、回馈信号F_DIV、增频信号UP、降频信号DN、增频记录信号UPF、降频记录信号DNF、相位计数致能信号Phase_Counter_En、极性信号POL_IN、以及MMD22执行的除数N_DIV。在图9的实施例中，经过分组校正完毕后，参考频率f_REF与回馈频率f_DIV接近26MHz，振荡频率f_VCO为3.978GHz，除数N_DIV是153，只是，回馈信号F_DIV的相位大约晚于参考信号F_REF接近360度。

如同图9所示，相位对齐的时段中，可以区分成两个时序：相位差计算操作90以及相位调整操作92。

相位差计算操作90大约有回馈信号F_DIV的两个回馈周期的长度，用以找出参考信号F_REF与回馈信号F_DIV之间相位差的时间以及极性。此时，振荡信号F_VCO作为计数器62的时钟脉冲。当相位计数致能信号Phase_Counter_En为逻辑上的1时，计数器62随着振荡信号F_VCO进行计数。当相位计数致能信号Phase_Counter_En为逻辑上的0时，计数器62停止计数。在图9中，相位差计算时段结束时，计数器62的计数结果CNT是145，而极性信号POL_IN为1，表示回馈信号F_DIV大致落后了参考信号F_REF145个振荡信号F_VCO的振荡周期。所以，计数结果CNT与极性信号POL_IN可一并视为一相位差信号。

相位调整操作92中，利用改变除数N_DIV，进而改变了回馈信号F_DIV的回馈频率f_DIV，让回馈信号F_DIV的上升沿很快的追回落后参考信号F_REF的部分。在图9中，相位调整操作92需要让回馈信号F_DIV的上升沿提早145个振荡周期。假定当MMD22的除数N_DIV，减少了X时，回馈信号F_DIV的上升沿可以提早CNT个振荡周期，则可以得到以下公式(2)。

N_DIV/f_VCO–(N_DIV–X)/f_VCO＝CNT/f_VCO…………(2)

整理后，可以得到以下公式(3)

X＝CNT…………(3)

换言之，可以依据计数器62的计数结果CNT以及极性信号POL_IN，来作为修改除数N_DIV的依据。在图9的相位调整时段中，分组校正与相位控制器60先使Cu为64，所以，透过加法器64，除数N_DIV被调整成为153-64＝89。接着分组校正与相位控制器60使Cu为81(＝145-64)，所以除数N_DIV被调整成为153-81＝72。如此，经过两个回馈信号F_DIV的回馈周期后，回馈信号F_DIV的上升沿就比如果除数N_DIV没有被调整的回馈信号F_DIV，总共提早了145(＝64+81)个振荡周期。可以预期的，相位调整操作92结束时，回馈信号F_DIV的上升沿就大致跟参考信号F_REF的上升沿对齐，达到相位对齐的目的，如同图9所示。在其他实施例中，极性信号POL_IN可能是0，则在相位调整时段，除数N_DIV便依据计数器62的计数结果CNT来被增加，以延迟回馈信号F_DIV的上升沿出现的时间。

在图9的实施例中，相位调整操作利用约两个回馈周期来完成相位调整。于其他实施例中，可能因为MMD22的除数N_DIV的可改变范围的限制，相位调整时段花费更多或是更少的回馈周期来完成。举例来说，在另一个实施例中，相位调整时序中利用10个回馈周期来完成，回馈周期所采用的除数N_DIV依序为(153-16、…、153-16、153-9)。

在相位调整操作92结束后，进入执行闭路环路(closeloop)锁定操作29。分组校正与相位控制器60使控制信号V_CTRL脱离电压值V_REF的箝制，锁相回路10成为闭路回路；分组校正与相位控制器60使Cu为0，所以除数N_DIV恢复成原本应有的153。因此时锁相回路58为闭路，振荡信号F_VCO开始跟升频信号UP与降频信号DN产生关联。回馈信号F_DIV的相位开始追随参考信号F_REF的相位。因为在闭路环路锁定操作29一开始时，回馈信号F_DIV的上升沿已经大致跟参考信号F_REF的上升沿大致对齐了，所以非线性整定所需的时间T_NON-LINEAR，将非常接近0。可以预期的，锁定时间(locktime)，会接近线性整定所需的时间T_LINEAR，将会相当的短。

请参考图9，相位差计算操作90有回馈信号F_DIV的两个回馈周期的长度，亦即(2*153/3978)us。相位调整时序也是两个回馈周期的长度，即[(153-64)+(153-81)]/3978us。因此在图9所示的实施例中，相位对齐操作31总共所花费的时间，只不过是0.117us。这样的时间，相较于先前技术之中非线性整定所需的时间T_NON-LINEAR所需要的153us，不到百分之一。因此，图9的实施例可以大幅度地缩短锁定时间。

图10为依据本发明所实施的另一实施例的锁相回路58_a。与图7相异处在于，锁相回路58_a以相位选择器(phaseselector)68取代加法器64。相位选择器(phaseselector)68依据选择信号SEL，选取预先参考信号F_PR-REF中的一个相位，作为参考信号F_REF。选择信号SEL则由分组校正与相位控制器60_a所决定。

类似于图6中所显示的操作时序，锁相回路58_a先将控制信号V_CTRL固定地箝制在电压值V_REF，也就是使锁相回路58_a为开路以进行分组校正操作27以及相位对齐操作31。其后，使控制信号V_CTRL不再被箝制在电压值V_REF，使锁相回路58_a为闭路，执行闭路环路锁定操作29。在进行分组校正操作27与闭路环路锁定操作29时，选择信号SEL大致上维持固定不变。

在执行相位对齐操作31时，锁相回路58_a中的分组校正与相位控制器60_a利用计数器62、增频信号UP以及降频信号DN来进行相位差计算。接着，依据计算所得的相位差，分组校正与相位控制器60_a变动了选择信号SEL。举例来说，执行相位对齐操作31时，分组校正与相位控制器60_a得知了回馈信号F_DIV落后了参考信号F_REF约145个振荡信号F_VCO的振荡周期，而MMD22目前所采用的除数N_DIV约153。如此，分组校正与相位控制器60_a就可以改变选择信号SEL，使相位选择器(phaseselector)68选择预先参考信号F_PR-REF中，比目前晚了145/153*360度的相位，来作为参考信号F_REF。如此，参考信号F_REF便与回馈信号F_DIV相位大致对齐。换言之,于此实施例中,分组校正与相位控制器60_a用以使该振荡信号独立于该相位差信号，并于该振荡信号独立于该相位差信号时，依据相位差信号，改变除数控制信号。于该分组校正与相位控制器60_a改变该除数控制信号后的该回馈信号的至少一回馈周期后，该分组校正与相位控制器使该相位差信号开始与该振荡信号关联，且恢复该除数控制信号

在相位对齐操作31之后，选择信号SEL维持不变，锁相回路58_a执行闭路环路锁定操作29。回馈信号F_DIV的相位开始追随参考信号F_REF的相位。因为，在闭路环路锁定29一开始时，回馈信号F_DIV的上升沿已经大致跟参考信号F_REF的上升沿大致对齐了，所以可以预期的，锁定时间(locktime)将会相当的短。

图7与图10的实施例都是先找出参考信号F_REF与回馈信号F_DIV的相位差，然后执行相位调整。图7的锁相回路58是暂时地变更MMD22的除数N_DIV，使回馈信号F_DIV的频率暂时地被改变，以较大幅地改变回馈信号F_DIV的上升沿所出现时间，达到相位大致对齐。图10的锁相回路58_a则是找到相位差之后，就固定地变更参考信号F_REF的相位，直接迫使参考信号F_REF的上升沿去大致对齐回馈信号F_DIV的上升沿，达到相位对齐。

图11为依据本发明所实施的另一实施例锁相回路58_b。本实施例中，基于相位差本质上是一种时间差。把时间差转换成数位信号，可以用一时间量化器(time-to-digitalconverter，TDC)来执行相位差计算的概念，锁相回路58_b以时间量化器70以及加法器64来取代图1所揭示的锁相回路10。类似图6中所显示的操作时序，锁相回路58_b是先进行分组校正操作27以及相位对齐操作31。之后，执行闭路环路锁定操作29。在进行相位对齐操作31时，时间量化器70依据增频信号UP以及降频信号DN，找出回馈信号F_DIV与参考信号F_REF的相位差，然后转换成数位修改信号CU，短暂地改变MMD22的除数N_DIV。在进行闭路环路锁定操作29时，时间量化器70不再影响除数N_DIV，数位修改信号CU维持为0，所以MMD22的除数N_DIV就恢复单纯受SDM24之除数控制信号P_IN所控制。图11的锁相回路58_b的操作时序与原理，可以参考图7的锁相回路58的解说得知，于此不再重述。

图12为本发明所揭露的另一实施例的锁相回路58_c。相异于图1的锁相回路10，锁相回路58_c有时间量化器70_a以及相位选择器68_a。类似图6中所显示的操作时序，锁相回路58_c是先进行分组校正27以及相位对齐操作31；之后，执行闭路环路锁定操作29。在进行相位对齐操作31时，时间量化器70_a依据增频信号UP以及降频信号DN，找出回馈信号F_DIV与参考信号F_REF的相位差，然后转换成选择信号SEL，固定地变更参考信号F_REF的相位。图12的锁相回路58_c的操作时序与原理，可以参考图10的锁相回路58_a的解说得知，因此不再重述。

图13为依据本发明所揭示的另一实施例的锁相回路58_d。在VCO20的分组确定后，图13的锁相回路58_d开始进入执行闭路环路锁定操作29。此时，参考信号F_REF的第一次上升沿时，分组校正控制器26_a就送出短脉冲信号Reset，来使MMD22_a以及PFD12_a重置。举例来说，PFD12_a被重置时，增频信号UP与降频信号DN都强制变0，而MMD22_a所输出的回馈信号F_DIV，就马上从上升沿开始。因为短脉冲信号Reset大致使得回馈信号F_DIV的上升沿同步于参考信号F_REF的上升沿，而且增频信号UP与降频信号DN都从0开始，所以不会发生有相位差高达360度的情形，锁定时间将会相当的改善。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (16)

1.一种相位对齐方法，包含有：

提供一锁相回路，其接收一参考信号，该锁相回路包含有一分频器，该分频器依据一除数控制信号产生一回馈信号；

使该锁相回路为开路，当该锁相回路为开路时，比较该参考信号以及该回馈信号的相位，以产生一相位差信号，并依据该相位差信号，改变该回馈信号与该参考信号其中之一的频率或相位，以使该回馈信号与该参考信号的相位靠近，其中依据该相位差信号改变该回馈信号的频率以使该回馈信号与该参考信号的相位靠近的步骤包括，依据该相位差信号改变该除数控制信号，以改变该回馈信号的一回馈频率，且于该回馈信号的至少一回馈周期后，恢复该除数控制信号；以及

于该回馈信号与该参考信号其中之一的频率或相位被改变后，使该锁相回路为闭路，以使该回馈信号的频率或是相位追随该参考信号。

2.如权利要求1所述的相位对齐方法，其特征在于，比较该参考信号以及该回馈信号的相位，以产生该相位差信号的步骤为：

当该锁相回路为开路时，依据该相位差信号，改变该回馈信号的频率或相位，以使该回馈信号与该参考信号的相位靠近；以及

于该回馈信号的频率或相位被改变后，使该锁相回路为闭路，以使该回馈信号的频率或是相位追随该参考信号。

3.如权利要求1所述的相位对齐方法，其特征在于，该锁相回路包含有一振荡器，用以提供一振荡信号，该相位差信号包含有以该振荡信号做为时钟脉冲的一计数结果。

4.如权利要求3所述的相位对齐方法，其特征在于，该相位差信号包含有一极性信号，以表示该参考信号的相位领先或是落后该回馈信号的相位。

5.如权利要求1所述的相位对齐方法，其特征在于，还包含：

提供一预先参考信号；以及

依据该相位差信号，选取该预先参考信号的相位，作为该参考信号。

6.如权利要求2所述的相位对齐方法，其特征在于，还包含：

依据该相位差信号，在该回馈信号的数次回馈周期中，改变该除数控制信号。

7.一种锁相回路，包含有：

一振荡器，提供一振荡信号；

一分频器，依据该振荡信号以及一除数控制信号，来产生一回馈信号；

一相位检测器，用以比较一参考信号以及该回馈信号，以产生一相位差信号；以及

一分组校正与相位控制器，用以使该振荡信号独立于该相位差信号，以及，于该振荡信号独立于该相位差信号时，依据该相位差信号，改变该除数控制信号；

其中，于该分组校正与相位控制器改变该除数控制信号后的该回馈信号的至少一回馈周期后，该分组校正与相位控制器使该相位差信号开始与该振荡信号关联，且恢复该除数控制信号。

8.如权利要求7所述的锁相回路，其特征在于，该分组校正与相位控制器包含有：

一计数器，以该振荡信号作为时钟脉冲，用以计算该参考信号的相位领先或是落后该回馈信号的相位的时间，以产生一计数结果。

9.如权利要求8所述的锁相回路，其特征在于，该分组校正与相位控制器包含有：

一加法器，依据该计数结果，增加或是减少该除数控制信号。

10.如权利要求7所述的锁相回路，其特征在于，该分组校正与相位控制器包含有一时间量化器，依据该相位差信号，产生一修改信号；该除数控制信号依据该修改信号而改变。

11.一种锁相回路，包含有：

一振荡器，提供一振荡信号；

一分频器，依据该振荡信号以及一除数控制信号，来产生一回馈信号；

一相位检测器，用以比较一参考信号以及该回馈信号，以产生一相位差信号；

一计数器，以该振荡信号作为时钟脉冲，用以计算该参考信号的相位领先或落后该回馈信号的相位的时间，以产生一计数结果；

一相位选择器，依据一相位选择信号，选取一预先参考信号的相位，作为该参考信号；以及

一分组校正与相位控制器，用以使该振荡信号独立于该相位差信号，并依据该相位差信号，决定该相位选择信号；

其中，于该分组校正与相位控制器决定该相位选择信号之后，该分组校正与相位控制器使该振荡信号关联于该相位差信号。

12.如权利要求11所述的锁相回路，其特征在于，该分组校正与相位控制器还包含一时间量化器，依据该相位差信号，产生该相位选择信号。

13.一种锁相回路的控制方法，该锁相回路接收一参考信号，并提供一回馈信号，该控制方法包含有：

使该锁相回路为开路，当该锁相回路为开路时，选取一振荡器所输出的一振荡信号的一频率范围，并依据一除数控制信号以及该振荡信号，产生该回馈信号；

于该频率范围被选取后，保持该锁相回路为开路，于一段时间内，暂时地改变该除数控制信号，使该参考信号以及该回馈信号的相位大致对齐；以及

于该参考信号以及该回馈信号的相位大致对齐后，使该锁相回路为闭路。

14.如权利要求13所述的控制方法，其特征在于，使该参考信号以及该回馈信号的相位大致对齐的步骤包含有：

比较该参考信号以及该回馈信号的相位，以产生一相位差信号；以及

依据该相位差信号，改变该参考信号与该回馈信号其中之一的频率或是相位，以使该回馈信号与该参考信号的相位大致对齐。

15.如权利要求14所述的控制方法，其特征在于，使该参考信号以及该回馈信号的相位大致对齐的步骤包含有：

依据该相位差信号，改变该回馈信号的频率或是相位，以使该回馈信号与该参考信号的相位靠近。

16.如权利要求14所述的控制方法，其特征在于，使该参考信号以及该回馈信号的相位大致对齐的步骤包含有：

依据该相位差信号，选取一预先参考信号的相位，作为该参考信号。