CN101873130A - 具有环路带宽校准电路的锁相环 - Google Patents

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Abstract

一种具有环路带宽校准电路的锁相环，包含：线性相位校正单元，耦接于锁相环的输入端与输出端之间；数字积分电路，耦接于锁相环的输入端与输出端之间；校准电流源，耦接于线性相位校正单元；以及环路带宽校准电路，耦接于分频器，分频器耦接于锁相环的输入端与输出端之间；其中，所述环路带宽校准电路操作于校准电流源停止向线性相位校正单元输入校准电流之后。本发明同时具有低抖动峰值与零静态相位误差，而适合于低抖动应用以及频率调制。

Description

具有环路带宽校准电路的锁相环
技术领域
本发明有关于一种锁相环(phase locked loop，PLL)，尤其有关于一种具有校准电路的锁相环。
背景技术
因为较宽的环路带宽会增加相位噪声以及量化误差，所以对于Δ∑频率调制器而言，分数N型(fractional-N)锁相环的精确环路带宽校准十分重要。而另一方面，较窄的环路带宽又会限制调制消息(messages)且增加相位误差。
发明内容
为了降低噪声与误差而获得精确的环路带宽，本发明提供一种具有环路带宽校准电路的锁相环。
根据本发明的实施例，提供一种具有环路带宽校准电路的锁相环，包含：线性相位校正单元，耦接于所述锁相环的输入端与所述锁相环的输出端之间；数字频率校正路径，包含数字积分电路，所述数字积分电路耦接于所述锁相环的所述输入端与所述锁相环的所述输出端之间；校准电流源，耦接于所述线性相位校正单元；以及环路带宽校准电路，耦接于分频器，所述分频器耦接于所述锁相环的所述输入端与所述锁相环的所述输出端之间；其中，所述环路带宽校准电路操作于所述校准电流源停止向所述线性相位校正单元输入校准电流之后。
藉此，本发明所提出的具有环路带宽校准电路的锁相环架构同时具有低抖动峰值(jitter peaking)与零静态相位误差，而适合于低抖动应用以及频率调制。
附图说明
图1显示的是基于数控振荡器的分数N型锁相环的区块示意图。
图2显示的是根据本发明之一实施例的具有环路带宽校准电路的锁相环示意图。
图3显示的是频谱分析仪测量的DCO增益的示意图。
图4显示的是传统I型锁相环与根据本发明之一实施例的具有环路带宽校准电路的锁相环的测量相位比较示意图。
图5显示的是根据本发明的另一实施例的，具有环路带宽校准电路的锁相环示意图。
具体实施方式
在说明书及前述的权利要求当中使用了某些词汇来指称特定的元件。所属领域中普通技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及前述的权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及前述的权利要求当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。以外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接于该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。
图1显示的是基于数控振荡器(Digitally-Controlled Oscillator，DCO)的分数N型锁相环的区块示意图。比例(proportional)路径包括线性相位校正单元(linear phase correction unit，LPCU)，其中线性相位校正单元耦接于线性鉴频鉴相器(phase frequency detector，PFD)与AC耦合电容器(couplingcapacitor)之间，并且通过AC耦合电容器而进一步耦接于DCO的输出端。数字积分电路(digital integral path circuit)利用开关式(bang-bang)PFD于数字域中追踪参考频率FREF的频率，藉此消除对于较大的被动电容器以及对于时间数字转换器(Time to Digital Converter，TDC)的需求。为了校准环路带宽，接下来分析锁相环。首先，在积分路径中数字滤波器的有效电容，是通过与传统数字电荷泵(charge pump)锁相环的线性模型相除(comparison)而实现的，传统数字电荷泵锁相环的线性模型如下方程序：
H con ( s ) = ( Kp + Kz s · C ) · Kvco N · s - - - ( 1 )
其中，平方反比(inverse square)s的系数代表频率增益，定义为环路的频率校正值除以相位误差以及除数N。在传统电荷泵锁相环中，系数为常数
Figure B2009101579148D0000031
意思是，在传统的基于电荷泵的锁相环中，环路的频率校正值与相位误差线性成比例(linearl yproportional)。对于开关式操作而言，频率校正值与相位误差并不是线性成比例的，因为频率校正值对任意相位误差都是常数，而系数(即
Figure B2009101579148D0000032
)取决于相位误差，其中Δf为开关式操作的频率单位(frequency step)大小，而Δte是PFD可见的定时误差(timing error)。意思是，当相位误差接近于零的时候频率增益趋向无限大(infinite)。将两个系数(即传统电荷泵锁相环的系数与开关式操作的系数)相除，数字积分路径中的有效电容C为
Figure B2009101579148D0000033
在具有高阶(high order)多位Δ∑调制器的传统分数N型锁相环中，Ich为200uA，而Kvco为25MHz/V，定时误差则从-4Tvco到4Tvco，于3.6GHz的输出定时误差则约为-1.2ns到1.2ns。在本发明的设计中最小频率单位Δf为5Hz，因此相比于传统的基于电荷泵的锁相环而言，在所提出的架构中数字环路滤波器的有效电容高达μF级，是传统模拟锁相环设计的1000倍。
由于较大的有效电容，阻尼因子(damping factor)很大以致不存在抖动峰值，这是I型环路滤波器的特征。此外，由于积分路径中的开关式操作，如II型环路滤波器中典型的特征，静态相位误差保持为零。传统电荷泵的环路带宽(其中有死循环转换函数的-3dB)为：
ω-3dB＝ωn{1+2ζ2+[(1+2ζ2)+1]1/2}1/2               (2)，
其中ωn为自然频率而ζ为阻尼因子，且ωn与ζ之间的关系为Kvco·Ich·R/2πN＝2ζ·ωn，其中Kvco为模拟前馈(feed-forward)路径中有效的压控振荡器(Voltage Control Oscillator，VCO)增益，Ich为模拟前馈路径中使用的电荷泵电流，而R为比例路径中的电阻。由于阻尼因子很大，ζ为无限大以获得线性近似值，并且ω-3dB＝Kvco·Ichp·R/2πN。在积分路径中，环路带宽独立于有效电容，这样由开关式操作导致的增益变化不会影响到环路带宽。
本发明提出一种分数N型的锁相环该分数N型锁相环在比例路径中使用线性PFD，而在积分路径中使用开关式PFD。本发明所提出的锁相环的优势在于不仅可使用模拟滤波器以达到低杂散(spur)与低量化误差，而且也可使用可扩展的(scalable)数字滤波器。
本发明提出的锁相环架构是根据杠杆作用(leverage)利用环路带宽校准技术以获得精确的环路带宽。首先分析环路动态(dynamic)，接着使用环路带宽电路测量并验证对环路动态的分析。基于环路动态分析，可知所述的锁相环架构同时具有I型环路滤波器以及II型环路滤波器的优势，如低抖动峰值与零静态相位误差。因此，可知本发明提出的锁相环适合于低抖动应用以及频率调制。
图2显示的是根据本发明之一实施例的具有环路带宽校准电路的锁相环示意图。锁相环200包含模拟相位校正路径270与数字频率校正路径280。模拟相位校正路径270包含传统的PFD 210与线性相位校正单元220，其中线性相位校正单元220通过高通滤波器230耦接于DCO 260的输出端(可视为线性相位校正单元220耦接于锁相环200的输入端与输出端之间)。较佳地，高通滤波器230为AC耦合电容器。线性相位校正单元220于时域中校正由传统PFD 210产生的相位，因此可避免由TDC与DCO 260导致的噪声与杂散。具体地，DCO 260可为环式振荡器(ring oscillator)或LC振荡器。数字频率校正路径280包含开关式PFD 240、数字积分电路250以及DCO260，其中数字积分电路250耦接于开关式PFD 240，DCO 260耦接于数字积分电路250。其中，可视数字积分电路250耦接于锁相环200的输入端与输出端之间。数字频率校正路径280中，参考频率FREF的频率由开关式PFD240取样，并在数位电容器中求得积分(integrated)。线性相位校正单元220与开关式PFD 240消除了对于TDC的需求而减少瞬时(transient)噪声与切换噪声，而在传统的全数字锁相环(All Digital Phase Lock Loop，ADPLL)中都会用到所述TDC。
图2亦显示了线性相位校正单元220的详细电路示意图。线性相位校正单元220的普通模式(common mode)是由阻性(resistive)分压器偏置为VDD/2的偏压，以提供较佳的电源抑制比(power supply rejection ratio，PSRR)。使用电流驱动器而非电压驱动器以获得具有较佳PSRR的更高增益，并且加入低通滤波器以滤除瞬时纹波(ripple)。电路可使用薄氧化物(thinoxide)装置以发挥先进的处理技术的优势，这是因为先进的处理技术对薄栅氧化层(thin gate oxide)泄漏具有抗扰性(immunity)。
除此之外，锁相环200进一步包含校准电流源290与环路带宽校准电路205。校准电流源290通过切换器耦接于线性相位校正单元220。环路带宽校准电路205耦接于分频器215以及数字积分电路250，其中分频器215耦接于锁相环200的输入端与输出端之间。更具体地，在本实施例中环路带宽校准电路205包含∑Δ调制器207、计数器209以及比较器211，其中∑Δ调制器207耦接于分频器215，计数器209耦接于∑Δ调制器207且根据频率Clock操作，以及比较器211耦接于计数器209。在校准之前，校准电流源290将校准电流输入(inject)线性相位校正单元220，并且获得目标值。环路带宽校准电路205操作于校准电流源停止向线性相位校正单元220输入校准电流之后。
将图2中的校准电流输入电阻器中，其中校准电流是根据电荷泵电流以比率β镜像(mirrored)得到的电流。模拟前馈路径中的VCO增益为Δf/(βIchp*R)，且-3dB频率为：
ω-3dB＝Δf/β·2πN                   (3)，
其中Δf是当校准电流输入上述电阻器时的频率变化。如第(3)式所示，因为为了达到比图2所示的开环操作的更高的分辨率，β是由装置所决定的，所以-3dB频率仅取决于Δf。
当校准电流输入到电阻器时，变容器(varactor)的电容变化会引入频率偏移，其中变容器的电容变化是由比例路径中的电压偏移β*Ichp*R导致的。数字环路滤波器在数字积分电路250中对频率偏移作出反应，以补偿有意输入的频率误差。将数字环路滤波器的数字代码加载触发器(flip-flops)作为目标值。接着，关闭校准电流而分频器215的分数代码(fractional code)根据比较器211的输出而增加。比较器211将数字环路滤波器的数字代码与目标值作比较并输出一标记(flag)，而所述标记指示数字代码是否到达目标值。
校准环路读取标记以调整锁相环的分数代码，直到标记指示数字代码等于目标值为止。由于分数代码代表频率变化Δf，可根据第(3)式获得环路带宽。
当数字环路滤波器的代码等于目标值且输入频率为26MHz时，测量的分频器215的分数代码为39/2048，所以由电压偏移β*Ichp*R所引起的频率偏移Δf等于26MHz乘以39/2048。
根据第(3)式，因为Δf为495.12KHz，β为1/168而N为138，所以环路带宽等于96KHz。计算得到的比例路径中的DCO增益Δf/(β*Ichp*R)为11.90MHz/V。使用频谱分析仪(spectrum analyzer)以测量DCO增益，进而验证校准值。图3显示的是频谱分析仪测量的DCO增益的示意图。其中显示的是DCO增益为11.88MHz/V的情况。测量值与校准值之间的一致性证实了本发明所提出的技术。图4显示的是传统I型锁相环与根据本发明之一实施例的具有环路带宽校准电路的锁相环的测量相位比较示意图。其中显示了本发明所提出的锁相环的测量的相位噪声与具有I型环路滤波器的锁相环的相位噪声相同，其中I型滤波器具有低抖动峰值。因为测量的开关式PFD输出显示了相位超前或延迟(lead/lag)的可能性相同，所以静态相位误差保持为零。
图5显示的是根据本发明的另一实施例的，具有环路带宽校准电路的锁相环示意图。锁相环500包含传统的PFD 510、模拟相位校正路径570、数字频率校正路径580、校准电流源590以及环路带宽校准电路505。模拟相位校正路径570包含线性相位校正单元520，其中线性相位校正单元520通过高通滤波器530耦接于DCO 560。数字频率校正路径580包含数字积分电路550。校准电流源590耦接于线性相位校正单元520。环路带宽校准电路505耦接于分频器515并且分频器515耦接于锁相环500的输入端与输出端之间。更具体地，环路带宽校准电路505包含∑Δ调制器507与可逆计数器(Up-Down counter)509，其中∑Δ调制器507耦接于分频器515，可逆计数器509耦接于∑Δ调制器507。可逆计数器509还耦接于数字积分电路550的输入端，这样在环路带宽校准电路505操作期间形成校准环路。在校准模式时，将精确的校准电流输入比例路径中，其中校准电流是根据带隙(band-gap)参考以比率α镜像得到。数字积分路径保持为常数以取得所需的锁相环通道输出，这导致开关式PFD 540产生相位延迟信号。校准环路读取开关式PFD 540的输出并调整锁相环的分数代码直到开关式PFD 540指示同时的相位延迟与相位超前的可能性。图5中与图2相似的其它组件则不再赘述。
本发明提供一种环路带宽校准技术，用于基于DCO的分数N型锁相环。锁相环具有比例路径中的线性PFD以及积分路径中的开关式PFD。校准过程工作于纯数字域中，并且通过闭环操作达到1KHz的分辨率。分析结果显示所述架构同时具有I型环路滤波器与II型环路滤波器的优势，如低抖动峰值与零静态相位误差。测量结果亦证实了根据本发明所揭露的技术的有效性。
虽然本发明已就较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的变更和润饰。因此，本发明的保护范围当视之前的权利要求书所界定者为准。

Claims (5)

1.一种具有环路带宽校准电路的锁相环，包含：
线性相位校正单元，耦接于所述锁相环的输入端与所述锁相环的输出端之间；
数字积分电路，耦接于所述锁相环的所述输入端与所述锁相环的所述输出端之间；
校准电流源，耦接于所述线性相位校正单元；以及
环路带宽校准电路，耦接于分频器，所述分频器耦接于所述锁相环的所述输入端与所述锁相环的所述输出端之间；
其中，所述环路带宽校准电路操作于所述校准电流源停止向所述线性相位校正单元输入校准电流之后。
2.根据权利要求1所述的具有环路带宽校准电路的锁相环，其特征在于，所述环路带宽校准电路包含∑Δ调制器、计数器以及比较器，其中所述∑Δ调制器耦接于所述分频器，所述计数器耦接于所述∑Δ调制器，所述比较器耦接于所述计数器。
3.根据权利要求2所述的具有环路带宽校准电路的锁相环，其特征在于，所述比较器还耦接于所述数字积分电路，使得在所述环路带宽校准电路于操作期间形成校准环路。
4.根据权利要求1所述的具有环路带宽校准电路的锁相环，其特征在于，所述环路带宽校准电路包含∑Δ调制器与可逆计数器，其中所述∑Δ调制器耦接于所述分频器，所述可逆计数器耦接于所述∑Δ调制器。
5.根据权利要求4所述的具有环路带宽校准电路的锁相环，其特征在于，所述可逆计数器还耦接于所述数字积分电路的所述输入端，使得在所述环路带宽校准电路操作期间形成校准环路。
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