CN103236841A - 基于周期比较的开关式鉴频鉴相器及数字锁相环 - Google Patents

Abstract

本发明涉及一种基于周期比较的开关式鉴频鉴相器以及采用该鉴频鉴相器的数字锁相环。该鉴频鉴相器包括：分频模块，用于对反馈信号进行二分频，产生二分频信号（divby2信号）；鉴频鉴相模块，用于在参考信号的上升沿和下降沿分别对所述二分频信号进行采样，并对由下降沿采样的数据进行频率比较和对由上升沿采样的数据进行相位比较，得到相位差和频率差。该数字锁相环包括上述鉴频鉴相器以及数字滤波器、数控振荡器和分频器。本发明的鉴频鉴相器不需要辅助电路就可以辨别相位和频率的差别，降低了环路的复杂度和功耗，加快了环路的锁定时间；整个电路采用数字实现，具有很好的可移植性，并使环路具有更好的噪声表现。

Description

基于周期比较的开关式鉴频鉴相器及数字锁相环

技术领域

本发明属于射频集成电路领域，具体涉及一种基于周期比较的开关式的鉴频鉴相器，以及采用该鉴频鉴相器的数字锁相环。

背景技术

随着集成电路(Integrated Circuit,IC)工艺技术的发展，数字电路的成本和功耗逐步降低；与此同时，数字电路还可以在不同工艺之间比较方便的转换，因此越来越多的电路进行数字化。而锁相环(phase locked loop,PLL)作为射频(Radio Frequency,RF)集成电路的重要电路就是一个典型的例子。

作为PLL的一种，数字锁相环(All digital phase locked loop,ADPLL)近年来由于其好的抗干扰能力、参数易更改和不同工艺之间方便转移等特性得到了越来越多的关注。而且，其相位和频率调节更容易实现，可以简化高性能的接收机。

在ADPLL中，经常采用时间数据转换器(Time Digital Convertor,TDC)代替模拟PLL中的相位频率探测器(Phase Frequency Detector,PFD)来探测频率和相位，但TDC通常具有比较大的功耗。在整数分频的ADPLL中，可以采用开关式的鉴相器(Bang-Bang Phase Detector,BB-PD)来代替TDC，如图1所示。但是由于其鉴相范围比较窄，因此单独的BB-PD只能用于整数分频。而对于小数分频，则需要配合Sigma-Delta Modulator(SDM)和延迟线(delay line)一起来实现，但这样也增加了整个系统的功耗。

在上述的ADPLL中，鉴相器(Phase detector,PD)起到了一个很重要的作用，它可以把相位差直接转换为一个可由数字滤波器处理的数字量。对于传统的BB-PD，用参考信号采样反馈信号（如图2所示），当参考信号的相位领先时，给出一个周期的低电平，增加压控振荡器(Voltage controlled oscillator,VCO)的频率；当参考信号落后时，给出一个周期的高电平，降低VCO的频率。其特征曲线如图3所示，其中横坐标代表反馈信号领先参考信号的相位，图3(b)为图3(a)中虚线圈所示部分的放大图。其窄的线性区限制了它的相位探测范围，因此如果没有辅助电路，整个环路的锁定时间可能会比较长或者不能锁定。故通常对于PLL环路则会引入一些粗调环路来加速锁定，例如自动频率校准器(Auto Frequency Calibration,AFC)，它可以通过二分查找法搜寻和选择频率范围，这样可以扩大环路的锁定范围并缩短其锁定时间，但是其频率精度和搜索速度呈反比。或者可以采用模拟的BB-PFD，这样不用借助辅助电路就可以完成鉴频和鉴相的功能，但这样可能会引入新的噪声，并降低其可移植性。

发明内容

针对当前环路的锁定问题，本发明的目的是提供一种不需要辅助环路且能够快速锁定的数字的开关式鉴频鉴相器（BB-PFD），以及采用该鉴频鉴相器的数字锁相环。本发明适用于超低功耗无线通讯领域。

由于传统的鉴频鉴相电路探测范围比较小，或比较复杂且使整个环路的锁定速度比较慢，本发明提出一种新的鉴频鉴相电路，通过比较参考信号(REF)和反馈信号(DIV)周期的判别相位的关系，进而给出相应的电平，调节环路的频率。

具体来说，本发明的技术方案为：

一种基于周期比较的开关式鉴频鉴相器，其包括：

分频模块，用于对反馈信号进行二分频，产生二分频信号（divby2信号）；

鉴频鉴相模块，用于在参考信号的上升沿和下降沿分别对所述二分频信号进行采样，并对由下降沿采样的数据进行频率比较和对由上升沿采样的数据进行相位比较，得到相位差和频率差。

进一步地，在进行频率比较时，通过比较两个信号瞬时周期的大小关系，判断出其瞬时频率关系。瞬时周期比较的方法可用其中一个信号的边沿去采样另一个信号，通过结果来判断相互之间的频率关系。当DIV的周期比REF大时，该鉴频鉴相器产生相应的控制信号来增大DIV的频率，并改变环路增益来加速频率的改变；当DIV的周期比REF小时，产生相应的控制信号来降低DIV的频率，并改变环路的增益来加速频率的改变。

进一步地，当两个信号的频率关系不能够被直接确定时，则用一个信号的边沿去采样另外一个信号，并根据所采样的结果来给出相互之间的相位关系，该鉴频鉴相器通过判别两者的相位关系来决定相应的输出信号：当REF的上升沿落后于二分频信号（divby2）的上升沿，即DIV的相位领先于REF时，产生相应的控制信号来降低DIV的频率；当当REF的上升沿领先于二分频信号（divby2）的上升沿，即DIV的相位落后于REF时，产生相应的控制信号来增加DIV的频率。

一种数字锁相环，包括上述鉴频鉴相器、数字滤波器、数控振荡器和分频器；数控振荡器的输出信号经分频器后输入到鉴频鉴相器作为反馈信号，鉴频鉴相器对该反馈信号进行二分频，将得到的二分频信号（divby2信号）和参考信号进行比较，并产生相应的信号电平经数字滤波器控制数控振荡器，通过不断调整数控振荡器的频率使该数字锁相环达到锁定状态。

本发明的BB-PFD不需要辅助电路就可以辨别相位和频率的差别，降低了环路的复杂度和功耗，使电路就有比较好的性能。由于没有粗调的过程，从而加快了整个环路的锁定时间。在锁定的状态下，DIV的上升沿将会在REF的上升沿附近振荡，而且通过比较上升沿来比较频率，其在理论上是正确的，从而避免了对于频率的错误判断。本发明的整个电路采用数字实现，使电路就有很好的可移植性，并降低了整个电路的噪声，使环路具有更好的噪声表现。

附图说明

图1是采用BB-PD的整数分频的ADPLL。

图2是BB-PD的基本电路图。

图3是BB-PD的转移曲线。

图4是本发明的BB-PD的状态机。

图5是本发明的实现小数分频的ADPLL整体结构图。

图6是本发明不同情况下信号相互间的关系，其中(a)为REF的频率大于DIV的频率，(b)为REF的频率小于DIV的频率。

图7是本发明的数控振荡器（DCO）的结构图。

图8是本发明的分频器的结构图。

图9是本发明在modalism下的仿真结果。

具体实施方式

下面通过具体实施例，并配合附图，对本发明做进一步说明。

本实施例的基于周期比较的鉴频鉴相器（BB-PFD）的具体实施方案如下：

该BB-PFD首先将分频器的输出反馈信号进行二分频，产生divby2信号，参考信号REF将在上升沿和下降沿分别采样divby2信号，即在REF的上升沿和下降沿分别将此时divby2信号的值赋给两个变量。这样主要是为防止DIV信号占空比不是50%从而带来的误判。下降沿所采样的数据将用来产生频率比较的结果，而上升沿所采样的数据将用来产生相位比较的结果，由此便可探测出其相位差和频率差。根据上述功能描述，可以将该BB-PFD分为分频模块和鉴频鉴相模块，其中分频模块用于对反馈信号进行二分频，产生二分频信号（divby2信号）；鉴频鉴相模块用于在参考信号的上升沿和下降沿分别对所述二分频信号进行采样，并对由下降沿采样的数据进行频率比较和对由上升沿采样的数据进行相位比较，得到相位差和频率差。

该BB-PFD的状态机如图4所示，在每个周期的上升沿和下降沿REF分别对divby2进行采样，并通过采样结果进行比较。当比较的结果是REF领先时，将产生高电平信号增加DCO（数控振荡器）的频率，从而不断提高DIV的频率直到DIV的相位领先，而后将产生低信号来降低DCO的频率，从而使DIV的输出频率降低，如此不断反复，将达到一个稳定状态，使DIV信号的上升沿在REF的上升沿前后不断振荡。

图1是整数分频的ADPLL整体结构图，包括鉴频鉴相器、数字滤波器、数控振荡器和分频器。为实现小数分频，本实施例在该电路中加入了SDM（即ΔΣ调节器）和delay单元（延迟单元），如图5所示。

该电路采用的参考信号为32MHz，LPF（低通滤波器）输出18位信号控制DCO的频率，DCO输出频率为1.548GHz～1.856GHz，DCO的输出信号首先经过一个除2的预分频电路，得到774MHz～928MHz频率的信号，然后经由SDM控制的分频器和delay单元，得到约32MHz的反馈信号，输入到PFD（鉴频鉴相器）和参考信号进行比较，产生相应的信号电平经LPF后控制DCO，这样通过不断调整DCO的频率来使PLL达到锁定的状态。

鉴频鉴相器在进行信号比较时，采用周期比较的方法。对于两个频率信号，通过比较两个信号瞬时周期的大小关系，判断出其瞬时频率关系。瞬时周期比较的方法可用其中一个信号的边沿去采样另一个信号，通过结果来判断相互之间的频率关系。不能判断频率大小关系时，则用一个信号的边沿去采样另外一个信号，并根据所采样的结果来给出相互之间的相位关系。

图6是不同情况下信号的相互间的关系，其中(a)为REF的频率大于DIV的频率的情况，(b)为REF的频率小于DIV的频率的情况。如图6(a)所示，当相邻的上升沿和下降沿所采样的点a,b,c均在divby2的半个周期内，意味着DIV的周期比REF大，便产生相应的信号增大DIV的频率，并改变环路增益来加速频率的改变。如图6(b)所示，当被采样的a点和c点相同并且和b点不同时，它意味着DIV的周期比REF小，便产生另外相对应的信号来降低DIV的频率，并改变环路的增益。

当被采样的点a和c不同时，不能够被直接确定DIV和REF的频率关系。在这种情况时，将会通过判别两者的相位关系来决定相应的输出信号：当REF的上升沿落后于divby2的上升沿时，它意味着DIV的相位领先于REF，将会产生相应的控制信号来降低DIV的频率；当REF的上升沿领先于divby2时，意味着DIV的相位落后于REF，便会产生相应的控制信号来增加DIV的频率减小相位差。

在本实施例的ADPLL中，DCO的结构如图7所示，采用的是负阻振荡器的结构，并采用NMOS管和PMOS管互耦对提供负阻，这样使电流复用提供了更大的负阻；同时采用了两组电容阵列，其中一个C1和三个电感并联，另外一个C2和其中一个电感（中间的电感）并联。这样C1可以通过开关的切换来实现对不同频段（band）的切换，达到粗调的效果，使整个DCO的频率范围可以满足需求；而C2可以通过开关的切换来实现对DCO输出频率的细调，DCO的调谐精度为10KHz。

在本实施例的ADPLL中，分频器的结构如图8所示，对于该分频器，其中一个是将DCO的输出信号进行2分频产生I/Q四相信号的，其中一路通过选择器给混频器，一路通过选择器给功率放大器，一路通过另外的2分频电路输出作为测试端口，另外一路通过一个除N的分频器输出给PFD。2分频电路采用的是Wang Quadrature结构的分频器，而除N电路采用的是TrueSingle Phase Clocked(TSPC)结构。

在本实施例的ADPLL中，delay单元是RC电路，并具有多个开关控制的电容阵列，通过SDM的输出信号控制开关切换不同的电容阵列，实现不同的延迟时间，并配合分频器实现小树分频。LPF则是采用二阶典型的FIR数组滤波器，通过改变其参数可以改变整个ADPLL的带宽。

总之，本发明设计的开关式的鉴频鉴相器基于REF和DIV周期的比较，判断其相位和频率关系，并给出相应的信号。整个过程非常简洁，而且电路的设计均基于数字代码，使电路有很好的移植性；而且使整个环路的锁定速度极大地提高，并简化了电路结构。

图9是本发明在modalism下的仿真结果，其中UP是鉴频鉴相器的UP输出信号；DN是鉴频鉴相器的DN输出信号；late是鉴频鉴相器内部的信号，表示DIV的相位落后于REF的相位；early也是鉴频鉴相器内部的信号，表示DIV的相位领先于REF的相位；fstate是表征锁相环处于一个什么状态，其中11代表增加数控振荡器的频率，10代表减小其频率，00代表保持其频率。可以看出，对于一个整数分频的PLL，整个环路的锁定时间约为21us，而采用传统的BB-PD，锁定时间一般大于5ms。

以上实施例仅用以说明本发明的技术方案而非对其进行限制，本领域的普通技术人员可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明的精神和范围，本发明的保护范围应以权利要求所述为准。

Claims (10)

1.一种基于周期比较的开关式鉴频鉴相器，其特征在于，包括：

分频模块，用于对反馈信号进行二分频，产生二分频信号；

鉴频鉴相模块，用于在参考信号的上升沿和下降沿分别对所述二分频信号进行采样，并对由下降沿采样的数据进行频率比较和对由上升沿采样的数据进行相位比较，得到相位差和频率差。

2.如权利要求1所述的鉴频鉴相器，其特征在于：对于两个频率信号，通过比较其瞬时周期的大小关系，判断其瞬时频率关系。

3.如权利要求1所述的鉴频鉴相器，其特征在于：当不能判断两个信号的频率大小关系时，用一个信号的边沿采样另外一个信号，并根据采样结果得到两个信号间的相位关系。

4.一种数字锁相环，其特征在于，包括权利要求1所述的鉴频鉴相器，以及数字滤波器、数控振荡器和分频器；数控振荡器的输出信号经分频器后输入到鉴频鉴相器作为反馈信号，鉴频鉴相器对该反馈信号进行二分频，将得到的二分频信号和参考信号进行比较，并产生相应的信号电平经数字滤波器控制数控振荡器，通过不断调整数控振荡器的频率使该数字锁相环达到锁定状态。

5.如权利要求4所述的数字锁相环，其特征在于：还包括SDM和delay单元。

6.如权利要求4或5所述的数字锁相环，其特征在于：对于两个频率信号，所述鉴频鉴相器通过比较其瞬时周期的大小关系，判断出其瞬时频率关系。

7.如权利要求6所述的数字锁相环，其特征在于：所述鉴频鉴相器通过用一个信号的边沿去采样另一个信号，得到两个信号瞬时周期的大小关系。

8.如权利要求4或5所述的数字锁相环，其特征在于：当不能判断两个信号的频率大小关系时，所述鉴频鉴相器用一个信号的边沿采样另外一个信号，并根据采样结果得到两个信号间的相位关系。

9.如权利要求4或5所述的数字锁相环，其特征在于：所述数控振荡器采用负阻振荡器的结构，采用NMOS管和PMOS管互耦对提供负阻；同时采用两组电容阵列，其中一组电容阵列和三个电感并联，另外一组电容阵列和三个电感中的一个电感并联。

10.如权利要求4或5所述的数字锁相环，其特征在于：所述分频器将DCO的输出信号进行2分频产生I/Q四相信号，其中一路通过选择器输出给混频器，一路通过选择器输出给功率放大器，一路通过另外的2分频电路输出作为测试端口，另一路通过除N的分频器输出给鉴频鉴相器。

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