CN113839668A - 双模锁相环电路、振荡电路及振荡电路的控制方法 - Google Patents

双模锁相环电路、振荡电路及振荡电路的控制方法 Download PDF

Info

Publication number
CN113839668A
CN113839668A CN202110695613.1A CN202110695613A CN113839668A CN 113839668 A CN113839668 A CN 113839668A CN 202110695613 A CN202110695613 A CN 202110695613A CN 113839668 A CN113839668 A CN 113839668A
Authority
CN
China
Prior art keywords
circuit
signal
digital code
current
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110695613.1A
Other languages
English (en)
Inventor
章晋祥
简佑勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
M31 Technology Corp
Original Assignee
M31 Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by M31 Technology Corp filed Critical M31 Technology Corp
Publication of CN113839668A publication Critical patent/CN113839668A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0231—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Analogue/Digital Conversion (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本申请公开了一种锁相环电路、振荡电路和振荡电路的控制方法。所述锁相环电路包括鉴频鉴相电路、数字代码产生电路、分频器及振荡电路。所述鉴频鉴相电路用以检测参考时钟与反馈时钟之间的相位及频率差，以产生第一控制信号与第二控制信号。所述数字代码产生电路用以处理所述第二控制信号以产生数字代码。所述分频器用以接收输出时钟以产生所述反馈时钟。所述振荡电路用以根据所述第一控制信号与所述数字代码产生所述输出时钟。所述输出时钟的频率是根据不同类型的第一控制参数与第二控制参数决定。所述第一控制参数与所述第二控制参数分别响应所述第一控制信号与所述数字代码来调整。所述锁相环电路能夠实现双模锁相环电路、节省面积及降低成本。

Description

双模锁相环电路、振荡电路及振荡电路的控制方法
技术领域
本申请涉及锁相环，尤其涉及一种包括采用混合式控制方案的振荡电路的锁相环电路，及其相关的振荡电路和振荡电路的控制方法。
背景技术
锁相环(phase-locked loop，PLL)在通信系统中广为使用，以进行时钟同步(clock synchronization)、频率解调(frequency demodulation)、频率合成(frequencysynthesis)以及时钟数据恢复(clock and data recovery，CDR)。此外，几乎所有的高速混合信号系统级芯片(system-on-chip，SoC)均设置了锁相环。针对不同的应用，已开发出不同种类的锁相环。例如，由于具备了锁定速度快及功耗低的特点，基于无线收发器的数字锁相环广泛使用于人工智能(artificial intelligence)、物联网(Internet of Things，IoT)及其他计算密集型(computationally-intensive)的应用。
发明内容
本申请的实施例公开了一种锁相环电路，其包括了采用混合式控制方案的振荡电路。本申请的实施例还公开了相关的振荡电路，以及振荡电路的控制方法。
本申请的某些实施例公开了一种锁相环电路。所述锁相环电路包括鉴频鉴相电路、数字代码产生电路、分频器和振荡电路。所述鉴频鉴相电路用以检测参考时钟与反馈时钟之间的相位及频率差，以产生第一控制信号与第二控制信号。所述数字代码产生电路耦接于所述鉴频鉴相电路，用以处理所述第二控制信号以产生第一数字代码。所述分频器耦接于所述鉴频鉴相电路，用以接收输出时钟以产生所述反馈时钟。所述振荡电路耦接于所述鉴频鉴相电路、所述数字代码产生电路与所述分频器，用以根据所述第一控制信号与所述第一数字代码产生所述输出时钟。所述输出时钟的频率是根据所述振荡电路的第一控制参数与第二控制参数来决定。所述第一控制参数与所述第二控制参数是不同类型的参数，并分别响应所述第一控制信号与所述第一数字代码来调整。
本申请的某些实施例公开了一种振荡电路。所述振荡电路包括电流产生电路以及信号产生电路。所述电流产生电路用以根据控制信号产生电流输入。所述信号产生电路耦接于所述电流产生电路，用以根据数字代码启用多个信号传输路径其中的一个信号传输路径，并允许所述电流输入流过所述信号传输路径以产生输出时钟。所述输出时钟的频率是根据所述电流输入与所述信号传输路径的电特性来调整。
本申请的某些实施例公开了一种振荡电路的控制方法。所述控制方法包括：检测参考时钟与反馈时钟之间的相位及频率差，以产生第一控制信号与第二控制信号；处理所述第二控制信号以产生数字代码；将所述第一控制信号施加于所述振荡电路以调整所述振荡电路的电流输入；将所述数字代码施加于所述振荡电路以允许所述电流输入流过信号传输路径，并据以产生输出时钟，其中所述输出时钟的频率是根据所述电流输入与所述信号传输路径的电特性来调整；以及对所述输出时钟进行分频以产生所述反馈时钟。
通过本申请所公开的锁相环控制方案，锁相环电路可利用混合式控制振荡器以及混合式鉴频鉴相电路，以在相位锁定操作期间实现低功耗的特性。此外/或是，锁相环电路可实现自激数控振荡器，其具有高度的电压与温度偏差的抗扰性。因此，本申请所公开的锁相环控制方案可实现双模锁相环电路，从而节省电路面积及降低生产成本。
附图说明
图1是根据本申请某些实施例的示例性的锁相环电路的方框示意图。
图2是根据本申请某些实施例的图1所示的鉴频鉴相电路的实施方式的示意图。
图3A与图3B是根据本申请某些实施例的图2所示的鉴频鉴相电路的实施方式的示意图。
图4是根据本申请某些实施例的图1所示的鉴频鉴相电路的另一实施方式的示意图。
图5是根据本申请某些实施例的图4所示的鉴频鉴相电路的实施方式的示意图。
图6是根据本申请某些实施例的图1所示的振荡电路的实施方式的示意图。
图7是根据本申请某些实施例的图6所示的振荡电路的实施方式的示意图。
图8是根据本申请某些实施例的图6所示的振荡电路的另一实施方式的示意图。
图9是根据本申请某些实施例的图6所示的振荡电路的另一实施方式的示意图。
图10是根据本申请某些实施例的示例性的锁相环电路的方框示意图。
图11是根据本申请某些实施例的一振荡电路的控制方法的流程图。
具体实施方式
以下披露内容公开了多种实施方式或例示，其能用以实现本申请内容的不同特征。下文所述的参数值、组件与配置的具体例子用以简化本申请内容。当可想见，这些叙述仅为例示，其本意并非用于限制本申请内容。举例来说，本申请内容可能会在实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。
此外，当可理解，若将一元件描述为与另一元件“连接(connected to)”或“耦接(coupled to)”，则两者可直接连接或耦接，或两者间可能出现其他中间(intervening)元件。
图1是根据本申请某些实施例的示例性的锁相环电路的方框示意图。锁相环电路100包括(但不限于)一鉴频鉴相电路(phase frequency detector circuit，PFD circuit)110、一数字代码产生电路120、一分频器130以及一振荡电路140。于此实施例中，锁相环电路100可操作在不同的模式。例如，锁相环电路100可操作在锁相环模式。在此锁相环模式中，一输出时钟CKOUT可根据一参考时钟CKREF来锁定。又例如，锁相环电路100可操作在振荡器模式，以实现用于产生输出时钟CKOUT的自激振荡器(free-running oscillator)。
鉴频鉴相电路110用以检测参考时钟CKREF与一反馈时钟CKFB之间的相位及频率差，以产生多个控制信号CSP与CSI。多个控制信号CSP与CSI可用于输出时钟CKOUT的不同调整方式。举例来说(但本申请不限于此)，可根据控制信号CSP以模拟/连续的方式来调整输出时钟CKOUT的相位和/或频率，而可根据控制信号CSI以数字/离散的方式来调整输出时钟CKOUT的相位和/或频率。鉴频鉴相电路110可称为混合式鉴频鉴相电路(hybrid PFD circuit)，其输出可用于输出时钟CKOUT的混合式控制，诸如模拟与数字控制。
于此实施例中，控制信号CSP与控制信号CSI可分别实施为用以指示出参考时钟CKREF与反馈时钟CKFB之间的相位差的量(magnitude)与正负号(sign)。控制信号CSP的脉冲宽度可响应参考时钟CKREF与反馈时钟CKFB之间的相位差的量而改变。控制信号CSI的脉冲宽度可等于参考时钟CKREF的一个时钟周期。
举例来说，控制信号CSP可包括一组误差信号，其指示出参考时钟CKREF与反馈时钟CKFB之间的相位差。在所述一组误差信号中，处于一预定逻辑电平的一误差信号可代表反馈时钟CKFB超前参考时钟CKREF，其中所述误差信号的脉冲宽度可正比于反馈时钟CKFB超前参考时钟CKREF的相位角。在所述一组误差信号中，处于一预定逻辑电平的另一误差信号可代表反馈时钟CKFB滞后参考时钟CKREF，其中所述另一误差信号的脉冲宽度可正比于反馈时钟CKFB滞后参考时钟CKREF的相位角。又例如，处于一预定逻辑电平的控制信号CSI可指示出反馈时钟CKFB的速度比参考时钟CKREF的速度快或慢。
上述关于多个控制信号CSP与CSI的实施方式是出于说明的目的，并非用来限制本申请的内容。在某些实施例中，控制信号CSP可指示出参考时钟CKREF与反馈时钟CKFB之间的相位差，其中控制信号CSP的脉冲宽度可响应相位差的量而改变。控制信号CSI可指示出参考时钟CKREF与反馈时钟CKFB之间的频率差，其中控制信号CSI的脉冲宽度可等于参考时钟CKREF的时钟周期。例如，控制信号CSP的逻辑电平可指示出反馈时钟CKFB超前还是滞后参考时钟CKREF，其中控制信号CSP的脉冲宽度可正比于反馈时钟CKFB超前或滞后参考时钟CKREF的相位角。又例如，控制信号CSI的逻辑电平可指示出反馈时钟CKFB的速度比参考时钟CKREF的速度快还是慢。
数字代码产生电路120耦接于鉴频鉴相电路110，用以处理控制信号CSI以产生一数字代码DCI。举例来说(但本申请不限于此)，数字代码产生电路120可对控制信号CSI进行数字环路滤波操作(digital loop filtering operation)以产生数字代码DCI。上述数字环路滤波操作可包括(但不限于)积累操作(accumulation)、积分操作及微分操作。又例如，数字代码产生电路120可对控制信号CSI进行其他数字信号处理以产生数字代码DCI。于此实施例中，控制信号CSI可以是一数字信号，诸如一位数字信号(one-bit digital signal)，其可指示出参考时钟CKREF与反馈时钟CKFB之间的频率差的正负号或相位差的正负号。数字代码DCI可以是M个位的数字信号(M-bit digital signal)，其中M可以是大于1的整数。
分频器130耦接于鉴频鉴相电路110，用以接收输出时钟CKOUT以产生反馈时钟CKFB。于此实施例中，分频器130可利用分频系数N对输出时钟CKOUT的频率进行分频，并据以产生反馈时钟CKFB。分频系数N可以是可编程的(programmable)或可选择的。
振荡电路140耦接于鉴频鉴相电路110、数字代码产生电路120及分频器130，用以根据控制信号CSP与数字代码DCI产生输出时钟CKOUT。于此实施例中，输出时钟CKOUT的频率是根据振荡电路140的不同控制参数PRP与PRI来决定。多个控制参数PRP与PRI是不同类型的参数，诸如由不同测量单位(different units of measurement)所测量的不同类型的电性参数(electrical parameter)。此外，多个控制参数PRP与PRI可分别响应控制信号CSP与数字代码DCI来调整。也就是说，控制信号CSP与数字代码DCI可用来调整由不同测量单位所测量的不同类型的控制参数。振荡电路140可称为混合式控制振荡器(hybrid controloscillator)，其输出时钟可由不同类型的控制参数所控制。
举例来说(但本申请不限于此)，振荡电路140可利用弛张振荡器(relaxationoscillator)来实施。输出时钟CKOUT的频率可根据振荡电路140的一电流输入以及所述电流输入于振荡电路140中所流过的一信号传输路径的电容来决定。多个控制参数PRP与PRI其中的一个可以是所述电流输入的电流大小，以及多个控制参数PRP与PRI其中的另一个可以是所述信号传输路径的电容。又例如，振荡电路140可利用环形振荡器(ring oscillator)来实施。输出时钟CKOUT的频率可根据振荡电路140的一电流输入以及振荡电路140中一延迟链(delay chain)的传输延迟(propagation delay)来决定。多个控制参数PRP与PRI其中的一个可以是所述电流输入的电流大小，以及多个控制参数PRP与PRI其中的另一个可以是所述延迟链的传输延迟。
于操作中，可启动(activate)鉴频鉴相电路110以检测参考时钟CKREF与反馈时钟CKFB之间的相位及频率差，并据以产生控制信号CSP与控制信号CSI。数字代码产生电路120可对控制信号CSI进行数字信号处理以产生数字代码DCI，其可用于以数字方式对输出时钟CKOUT的频率进行粗调(coarse tuning)。控制信号CSI可用于以模拟方式对输出时钟CKOUT的频率进行细调(fine tuning)。通过对输出时钟CKOUT的频率进行粗调及细调，锁相环电路100可实现宽广的频率调节范围及低功耗的特性。
此外，分频器130可根据输出时钟CKOUT更新反馈时钟CKFB。鉴频鉴相电路110可检测参考时钟CKREF与反馈时钟CKFB之间的相位及频率差，以更新控制信号CSP与控制信号CSI。锁相环电路100可视为操作在锁相环模式，其中输出时钟CKOUT可根据参考时钟CKREF而锁定。输出时钟CKOUT于锁相环电路100已锁定至参考时钟CKREF时所具有的频率，可响应分频系数N而调整。
值得注意的是，锁相环电路100可操作在振荡器模式，其中振荡电路140可作为自激振荡器。举例来说，鉴频鉴相电路110可于振荡器模式中停用(disabled)。数字代码产生电路120可根据控制器150所提供的数字代码DCT(而不是鉴频鉴相电路110所输出的控制信号CSI)来产生数字代码DCI。控制器150可位于锁相环电路100中，或设置于锁相环电路100的外部。振荡电路140可无需鉴频鉴相电路110所输出的控制信号CSP，即可产生输出时钟CKOUT。
于此实施例中，数字代码产生电路120可包括一处理电路124及一多路复用器128。处理电路124耦接于鉴频鉴相电路110，用以处理控制信号CSI以产生数字代码DCL。例如，处理电路124可对控制信号CSI进行数字环路滤波操作(或其他类型的数字信号处理)以产生数字代码DCL。多路复用器128耦接于处理电路124与振荡电路140，用以选择数字代码DCL与数字代码DCT其中的一个数字代码，并输出所选择的数字代码以提供数字代码DCI。当多路复用器128用以选择数字代码DCT时，鉴频鉴相电路110可停用，使振荡电路140可作为自激振荡器。
数字代码DCT可利用时钟调整/修整(clock trimming)来得到。参考时钟CKREF可用以将输出时钟CKOUT的时钟调整/修整(trim)至一目标频率。例如，当锁相环电路100操作在锁相环模式时，多路复用器128用以将数字代码DCL选择为数字代码DCI。控制器150耦接于振荡电路140与多路复用器128，用以存储数字代码DCI于反馈时钟CKFB锁定至参考时钟CKREF时所具有的代码值。当反馈时钟CKFB锁定至参考时钟CKREF时，输出时钟CKOUT的频率可作为所述目标频率，其可响应分频系数N而调整。所存储的数字代码DCI的代码值可作为所述目标频率相应的一调整值(trim value)。当锁相环电路100操作在振荡器模式时，多路复用器128用以将数字代码DCT选择为数字代码DCI。控制器150可产生具有与所存储的代码值相等的代码值的数字代码DCT。因此，振荡电路140可作为自激振荡器，其可产生具有所述目标频率的输出时钟CKOUT。此外，由于利用振荡电路140所实施的自激振荡器可由数字代码DCT控制，因此，操作在振荡器模式的锁相环电路100可具有高度的电压与温度偏差的抗扰性(immunity)。
通过本申请所公开的锁相环控制方案，锁相环电路可利用混合式控制振荡器与混合式鉴频鉴相电路以在相位锁定操作期间实现低功耗的特性。此外/或是，锁相环电路可实现自激数控振荡器(free-running digitally controlled oscillator)，其具有高度的电压与温度偏差的抗扰性。因此，本申请所公开的锁相环控制方案可实现双模(dual mode)锁相环电路，其不仅适用于人工智能、物联网及其他计算密集型的应用，并可节省电路面积及降低生产成本。
为方便理解本申请的内容，以下提供某些实施例以进一步说明本申请所公开的锁相环控制方案。本领域的技术人员应可了解采用图1所示的结构的其他实施例均属于本申请的范围。
图2是根据本申请某些实施例的图1所示的鉴频鉴相电路110的实施方式的示意图。鉴频鉴相电路210包括(但不限于)多个检测器212与214。检测器212用以接收参考时钟CKREF与反馈时钟CKFB以产生控制信号CSP，其可指示出参考时钟CKREF与反馈时钟CKFB之间的相位关系。举例来说(但本申请不限于此)，控制信号CSP的脉冲宽度可响应参考时钟CKREF与反馈时钟CKFB之间的相位差的量而改变，从而指示出参考时钟CKREF与反馈时钟CKFB之间的相位关系。
检测器214用以接收参考时钟CKREF与反馈时钟CKFB以产生控制信号CSI，其可指示出反馈时钟CKFB的速度比参考时钟CKREF的速度快还是慢。举例来说(但本申请不限于此)，检测器214可用以检测参考时钟CKREF与反馈时钟CKFB之间的一时间间隔，从而产生控制信号CSI，其中控制信号CSI是所述时间间隔的数字表示方式，并具有与参考时钟CKREF的时钟周期相等的脉冲宽度。控制信号CSI可以是一数字信号，其可指示出参考时钟CKREF与反馈时钟CKFB之间的频率关系。又例如，控制信号CSI可以是一位数字信号，其可指示出参考时钟CKREF与反馈时钟CKFB之间的相位差的正负号。
图3A与图3B是根据本申请某些实施例的图2所示的鉴频鉴相电路210的实施方式的示意图。首先请参阅图3A，鉴频鉴相器312与时间数字转换器(time-to-digitalconverter，TDC)314A可分别用来实施图2所示的检测器212与检测器214。于此实施例中，鉴频鉴相器(PFD)312用以产生两个位的数字信号，其包括利用向上信号(up signal)UP与向下信号(down signal)DN来实施的多个脉冲信号，以指示出参考时钟CKREF与反馈时钟CKFB之间的相位关系。例如，当反馈时钟CKFB滞后参考时钟CKREF时，鉴频鉴相器312可产生具有一预定逻辑电平的向上信号UP，其中向上信号UP的脉冲宽度响应参考时钟CKREF与反馈时钟CKFB之间的相位差的量而改变。又例如，当反馈时钟CKFB超前参考时钟CKREF时，鉴频鉴相器312可产生具有一预定逻辑电平的向下信号DN，其中向下信号DN的脉冲宽度响应参考时钟CKREF与反馈时钟CKFB之间的相位差的量而改变。
时间数字转换器314A用以检测参考时钟CKREF与反馈时钟CKFB之间的一时间间隔。因此，控制信号CSI(所述时间间隔的数字表示方式)可指示出反馈时钟CKFB的速度比参考时钟CKREF的速度快还是慢。例如，当反馈时钟CKFB滞后参考时钟CKREF(或反馈时钟CKFB的速度低于参考时钟CKREF的速度)时，控制信号CSI可具有一位模式(bit pattern)。当反馈时钟CKFB超前参考时钟CKREF(或反馈时钟CKFB的速度高于参考时钟CKREF的速度)时，控制信号CSI可具有另一位模式。
请参阅图3B，图3A所示的鉴频鉴相器312与二进制鉴相器(bang-bang phasedetector，！！PD)314B可分别用来实施图2所示的检测器212与检测器214。于此实施例中，二进制鉴相器314B用以接收参考时钟CKREF与反馈时钟CKFB以产生控制信号CSI，其为指示出参考时钟CKREF与反馈时钟CKFB之间的相位差的正负号的一位数字信号。二进制鉴相器314B可作为一位时间数字转换器(one-bit TDC)。例如，当反馈时钟CKFB滞后参考时钟CKREF(或反馈时钟CKFB的速度低于参考时钟CKREF的速度)时，二进制鉴相器314B可产生具有一预定逻辑电平的控制信号CSI，其中控制信号CSI的脉冲宽度等于参考时钟CKREF的时钟周期。又例如，当反馈时钟CKFB超前参考时钟CKREF(或反馈时钟CKFB的速度高于参考时钟CKREF的速度)时，二进制鉴相器314B可产生具有另一预定逻辑电平的控制信号CSI，其中控制信号CSI的脉冲宽度等于参考时钟CKREF的时钟周期。
在某些实施例中，二进制鉴相器314B可利用一D型触发器(D-type flip-flop)来实施。例如，参考时钟CKREF与反馈时钟CKFB可分别输入至所述D型触发器的数据输入端与时钟输入端。控制信号CSI可从所述D型触发器的数据输出端输出。
图4是根据本申请某些实施例的图1所示的鉴频鉴相电路110的另一实施方式的示意图。除了控制信号CSI是根据控制信号CSP而产生，图4所示的鉴频鉴相电路410的结构与图2所示的鉴频鉴相电路210的结构相似/相同。于此实施例中，检测器414耦接于检测器212，用以接收控制信号CSP以产生控制信号CSI。举例来说(但本申请不限于此)，当控制信号CSP可指示出参考时钟CKREF与反馈时钟CKFB之间的相位关系时，检测器414可处理控制信号CSP以产生控制信号CSI，其可指示出反馈时钟CKFB的速度比参考时钟CKREF的速度快还是慢。
图5是根据本申请某些实施例的图4所示的鉴频鉴相电路410的实施方式的示意图。于此实施例中，图3B所示的鉴频鉴相器312与二进制鉴相器314B可用来实施鉴频鉴相电路410。二进制鉴相器314B耦接于鉴频鉴相器312，用以接收向上信号UP与向下信号DN以产生控制信号CSI。向上信号UP与向下信号DN出现的顺序可根据参考时钟CKREF与反馈时钟CKFB之间的相位关系来决定。控制信号CSI可以是一位数字信号，其可指示出参考时钟CKREF与反馈时钟CKFB之间的相位差的正负号。例如，当反馈时钟CKFB滞后参考时钟CKREF(或反馈时钟CKFB的速度低于参考时钟CKREF的速度)时，二进制鉴相器314B可产生具有一预定逻辑电平的控制信号CSI。又例如，当反馈时钟CKFB超前参考时钟CKREF(或反馈时钟CKFB的速度高于参考时钟CKREF的速度)时，二进制鉴相器314B可产生具有另一预定逻辑电平的控制信号CSI。
以上所述的电路结构是出于说明的目的，并非用来限制本申请的内容，在某些实施例中，图2或图4所示的检测器212可利用能够产生向上信号与向下信号的鉴相器来实施。在某些实施例中，图4所示的检测器414可利用时间数字转换器来实施。例如，图5所示的二进制鉴相器314B可由图3A所示的时间数字转换器314A来取代。这些相关的修饰与设计上的变化均属于本申请的范围。
图6是根据本申请某些实施例的图1所示的振荡电路140的实施方式的示意图。振荡电路640包括(但不限于)一电流产生电路642、一信号产生电路644。电流产生电路642用以根据控制信号CSP产生一电流输入IIN。图1所示的振荡电路140的控制参数PRP可利用电流产生电路642所提供的电流输入IIN来实施。
信号产生电路644耦接于电流产生电路642，用以根据数字代码DCI启用一信号传输路径。信号产生电路644还用以允许电流输入IIN流过所述信号传输路径，以产生输出时钟CKOUT。图1所示的振荡电路140的控制参数PRI可利用与所述信号传输路径相关的控制参数来实施。输出时钟CKOUT的频率可响应电流输入IIN与所述信号传输路径的电特性来调整。
举例来说(但本申请不限于此)，振荡电路640可利用一弛张振荡器来实施，其中所述弛张振荡器的输出时钟可根据电流输入IIN与所述信号传输路径的电容来决定。图1所示的振荡电路140的控制参数PRI可由信号产生电路644所启用的所述信号传输路径的电容来实施。通过调整电流输入IIN与电流输入IIN所流过的所述信号传输路径的电容两者中的至少一个，振荡电路640可调整输出时钟CKOUT的频率。又例如，振荡电路640可利用一环形振荡器来实施，其中所述环形振荡器的输出时钟可根据电流输入IIN与所述信号传输路径的传输延迟来决定。图1所示的振荡电路140的控制参数PRI可由信号产生电路644所启用的所述信号传输路径的传输延迟来实施。通过调整电流输入IIN与电流输入IIN所流过的所述信号传输路径的传输延迟两者中的至少一个，振荡电路640可调整输出时钟CKOUT的频率。
图7是根据本申请某些实施例的图6所示的振荡电路640的实施方式的示意图。振荡电路740包括一电流产生电路742及一信号产生电路744，其可分别作为图6所示的电流产生电路642及信号产生电路644的实施例。于此实施例中，振荡器740可利用弛张振荡器来实施。图1所示的振荡电路140的控制参数PRP可利用电流产生电路742所提供的电流输入IIN来实施，以及图1所示的振荡电路140的控制参数PRI可由信号产生电路744所提供的一信号传输路径的电容来实施。输出时钟CKOUT的频率至少可根据电流输入IIN与所述信号传输路径的电容来决定。
输入至电流产生电路742的控制信号CSP可包括一组误差信号，其指示出图1所示的参考时钟CKREF与反馈时钟CKFB之间的相位差。所述一组误差信号包括上文所述的向上信号UP与向下信号DN。电流产生电路742包括(但不限于)多个电流源742.1-742.3。电流源742.1用以提供电流输入IIN包括的电流I1。电流源742.2用以根据向下信号DN选择性地耦接于信号产生电路744。当耦接于信号产生电路744时，电流源742.2用以提供电流输入IIN包括的电流I2。相似地，电流源742.3用以根据向上信号UP选择性地耦接于信号产生电路744。当耦接于信号产生电路744时，电流源742.3用以提供电流输入IIN包括的电流I3。电流源742.2所提供的电流I2与电流源742.3所提供的电流I3可具有相同的电流电平。
举例来说(但本申请不限于此)，电流产生电路742还可包括多个开关SWUP与SWDN，其可分别由向上信号UP与向下信号DN的反相信号DNb来控制。当向上信号UP处于逻辑高电平，且向下信号DN处于逻辑低电平时，多个开关SWUP与SWDN均导通。电流I2与电流I3均提供给信号产生电路744。当向上信号UP处于逻辑低电平，且向下信号DN处于逻辑高电平时，多个开关SWUP与SWDN均断开。电流源742.2与电流源742.3均未耦接于信号产生电路744。
信号产生电路744包括(但不限于)一电容电路746以及一比较电路748。电容电路746包括多个输入端TI1与TI2，其交替地耦接于电流产生电路742。电容电路746可根据数字代码DCI提供一信号传输路径。所述信号传输路径的电容(作为图1所示的控制参数PRI的实施例)可根据数字代码DCI来决定。值得注意的是，输出时钟CKOUT的频率可正比于电流输入IIN除以所述信号传输路径的电容。由于电流输入IIN与所述信号传输路径的电容是不同类型的电性参数，且分别由控制信号CSP与数字代码DCI来控制，因此，振荡电路740可通过混合式控制方案来调整输出时钟CKOUT的频率。
电容电路746还可包括(但不限于)M个电容器C11-C1M、M个电容器C21-C2M以及多个开关电路750.1与750.2，其中M是大于1的整数。M个电容器C11-C1M的每一电容器的一连接端TC11选择性地通过输入端TI1耦接于电流产生电路742。M个电容器C21-C2M的每一电容器的一连接端TC21选择性地通过输入端TI2耦接于电流产生电路742。
开关电路750.1用以根据数字代码DCI选择性地将一参考电压VSS耦接于M个电容器C11-C1M的M个连接端TC12。参考电压VSS可由一接地电压来实施。通过开关电路750.1耦接于参考电压VSS的连接端的个数可根据数字代码DCI的代码值来决定。举例来说(但本申请不限于此)，开关电路750.1可包括M个开关SW11-SW1M，其可分别由数字代码DCI的M个位来控制。M个开关SW11-SW1M的每一开关根据所述M个位中相应的一位，选择性地耦接于参考电压VSS与相应的连接端TC12之间。
相似地，开关电路750.2用以根据数字代码DCI选择性地将参考电压VSS耦接于M个电容器C21-C2M的M个连接端TC22。通过开关电路750.2耦接于参考电压VSS的连接端的个数可根据数字代码DCI的代码值来决定。举例来说(但本申请不限于此)，开关电路750.2可包括M个开关SW21-SW2M，其可分别由数字代码DCI的M个位来控制。M个开关SW21-SW2M的每一开关根据所述M个位中相应的一位，选择性地耦接于参考电压VSS与相应的连接端TC22之间。在某些实施例中，通过开关电路750.2耦接于参考电压VSS的连接端的个数，可等于通过开关电路750.1耦接于参考电压VSS的连接端的个数。
于此实施例中，电容电路746还可包括一开关电路752，其用以将电流产生电路742交替地耦接至输入端TI1与输入端TI2。当输入端TI1与输入端TI2其中的一个耦接于电流产生电路742时，输入端TI1与输入端TI2其中的另一个耦接于参考电压VSS。于此实施例中，可根据输出时钟CKOUT来控制开关电路752。当输出时钟CKOUT处于逻辑高电平时，开关电路752用以将输出端TI1耦接于电流产生电路742，以及将输出端TI2耦接于参考电压VSS。当输出时钟CKOUT处于逻辑低电平时，开关电路752用以将输出端TI2耦接于电流产生电路742，以及将输出端TI1耦接于参考电压VSS。
举例来说，开关电路752可包括多个开关SWS1-SWS4。多个开关SWS1与SWS4可由输出时钟CKOUT来控制，而多个开关SWS2与SWS3可由输出时钟CKOUT的反相信号来控制。当开关SWS1导通时，多个开关SWS2与SWS3断开，且开关SWS4导通。当开关SWS1断开时，多个开关SWS2与SWS3导通，且开关SWS4断开。
比较电路748耦接于多个输入端TI1与TI2，用以根据输入端TI1的信号电平与输入端TI2的信号电平产生输出时钟CKOUT。举例来说(但本申请不限于此)，比较电路746可将输入端TI1的信号电平与输入端TI2的信号电平分别与一参考电压VREF的信号电平作比较，以产生输出时钟CKOUT。
于操作中，当输出时钟CKOUT处于逻辑高电平时，多个开关SWS1与SWS4导通，以及多个开关SWS2与SWS3断开。电流输入IIN流过根据数字代码DCI而启用的一信号传输路径。所述信号传输路径可利用M个电容器C11-C1M的至少一部分来实施，其中所述至少一部分的每一电容器根据数字代码DCI中相应的一位耦接于输入端TI1与参考电压VSS之间，从而提供一充电路径。输入端TI2耦接于参考电压VSS。当输入端TI1的信号电平大于参考电压VREF的信号电平时，输出时钟CKOUT可转换(transition)到逻辑低电平。接下来，多个开关SWS1与SWS4断开，而多个开关SWS2与SWS3导通。电流输入IIN流过根据数字代码DCI而启用的一信号传输路径，其中所述信号传输路径可利用M个电容器C21-C2M的至少一部分来实施。M个电容器C21-C2M的所述至少一部分的每一电容器根据数字代码DCI中相应的一位耦接于输入端TI2与参考电压VSS之间，从而提供一充电路径。输入端TI1耦接于参考电压VSS。当输入端TI2的信号电平大于参考电压VREF的信号电平时，输出时钟CKOUT可转换回到逻辑高电平。
基于上述操作，可据以产生一振荡信号(即输出时钟CKOUT)。所述振荡信号的频率可响应一信号传输路径的电容来调整，其中所述信号传输路径的电容可根据数字代码DCI来决定。
此外，电流产生电路742可根据向上信号UP与反相信号DNb加快或放慢电容电路746的充电操作。例如，当向上信号UP与反相信号DNb均处于逻辑高电平时，电流产生电路742可增加电流输入IIN的电流量，从而加快电容电路746的充电操作，并提高输出时钟CKOUT的频率。当向上信号UP与反相信号DNb均处于逻辑低电平时，电流产生电路742可减少电流输入IIN的电流量，从而放慢电容电路746的充电操作，并降低输出时钟CKOUT的频率。通过混合式控制方案，振荡电路740可实现宽广的频率调节范围及低功耗的特性。
图8是根据本申请某些实施例的图6所示的振荡电路640的另一实施方式的示意图。除了信号产生电路844之外，振荡电路840的结构与图7所示的振荡电路740的结构相似/相同。于此实施例中，振荡器840可利用环形振荡器来实施。信号产生电路844包括由电流输入IIN所供电的一延迟链846。延迟链846用以根据数字代码DCI提供一信号传输路径，并根据电流输入IIN与所述信号传输路径的一传输延迟来产生输出时钟CKOUT。所述传输延迟可根据数字代码DCI来决定。
延迟链846可包括彼此串接的M个延迟级ST11-ST1M。M个延迟级ST11-ST1M分别由数字代码DCI的M个位来控制，以提供所述信号传输路径。于此实施例中，每一延迟级可包括一反相器INV、一电容器CD以及一开关SWD。反相器INV由电流输入IIN所供电。反相器INV的输入作为相应的延迟级的输入，且反相器INV的输出作为相应的延迟级的输出。电容器CD的连接端TCD1耦接于反相器INV的输出。开关SWD根据数字代码DCI的所述M个位中相应的一位选择性地耦接于电容器CD的连接端TCD2与参考电压VSS(诸如接地电压)之间。由于每一延迟级(由数字代码DCI的所述M个位中相应的一位所控制)的电容可改变所述延迟级的延迟时间，因此，数字代码DCI可用来控制延迟链846的传输延迟。也就是说，图1所示的振荡电路140的控制参数PRI可利用信号产生电路844所提供的传输延迟或电容来实施。输出时钟CKOUT的频率可正比于电流输入IIN除以延迟链846的电容。
由于本领域的技术人员在阅读上述关于图1至图7的段落说明之后，应可了解振荡电路840的操作细节，因此，进一步的说明在此便不再赘述。
图9是根据本申请某些实施例的图6所示的振荡电路640的另一实施方式的示意图。除了信号产生电路944之外，振荡电路940的结构与图8所示的振荡电路840的结构相似/相同。于此实施例中，信号产生电路944包括由电流输入IIN所供电的一延迟链946。延迟链946用以根据数字代码DCI提供一信号传输路径，并根据电流输入IIN与所述信号传输路径的一传输延迟来产生输出时钟CKOUT。所述传输延迟可根据数字代码DCI来决定。
延迟链946可包括多个与非门A0-AK以及一多路复用器950，其中K是正整数。与非门A0用以接收一输入信号SIN与一启用信号(enable signal)SE0以产生一中继(intermediate)信号SIM。举例来说(但本申请不限于此)，启用信号SE0可由一控制电路952所提供，其中控制电路952可设置在振荡电路940之中或之外。多个与非门A1-AK彼此级联连接(connected in cascade)以接收与非门A0所输出的中继信号SIM。多个与非门A1-AK分别由K个启用信号SE1-SEK来启用，以产生K个输出信号SA1-SAK，其中一与非门的输出信号可作为所述与非门的下一与非门的输入信号。多路复用器952耦接于多个与非门A0-AK，用以根据数字代码DCI选择K个输出信号SA1-SAK其中的一个输出信号，以启用所述信号传输路径。此外，多路复用器952用以输出所选择的所述输出信号以提供输入信号SIN，其作为输出时钟CKOUT。
举例来说(但本申请不限于此)，控制电路952可根据数字代码DCI的M个位产生K个启用信号SE1-SEK。当用于产生所选择的所述输出信号的一与非门启用时，位于所述与非门之前的每一与非门可被启用，且位于所述与非门之后的每一与非门可被停用。在某些实施例中，K可等于或小于2的M次方。在某些实施例中，K可等于M。由于可利用数字代码DCI来选择可能的信号传输路径其中的一个，数字代码DCI可用来控制延迟链946的传输延迟。也就是说，图1所示的振荡电路140的控制参数PRI可利用信号产生电路944所提供的传输延迟来实施。输出时钟CKOUT的频率可正比于电流输入IIN以及信号产生电路944所提供的传输延迟。
由于本领域的技术人员在阅读上述关于图1至图8的段落说明之后，应可了解振荡电路940的操作细节，因此，进一步的说明在此便不再赘述。
以上所述的电路实施方式是出于说明的目的，并非用来限制本申请的内容。在某些实施例中，图7所示的振荡电路740可利用其他弛张振荡器的结构来实施。在某些实施例中，图8所示的振荡电路840和/或图9所示的振荡电路940可利用其他环形振荡器的结构来实施。只要是振荡电路可实施为混合式控制振荡器，其具有分别由不同控制信号所控制的不同类型的控制参数，相关的修饰与设计上的变化均属于本申请的范围。
在某些实施例中，可省略本申请所公开的锁相环控制方案提供的振荡器模式。图10是根据本申请某些实施例的示例性的锁相环电路的方框示意图。除了振荡电路140可接收控制信号CSP与数字代码DCL以产生输出时钟CKOUT，锁相环电路1000的结构与图1所示的锁相环电路100的结构相似/相同。由于本领域的技术人员在阅读上述关于图1至图9的段落说明之后，应可了解锁相环电路1000的操作细节，因此，进一步的说明在此便不再赘述。
图11是根据本申请某些实施例的一振荡电路的控制方法的流程图。为方便说明，以下搭配图1所示的锁相环电路100来说明控制方法1100。在某些实施例中，控制方法1100可包括其他操作。在某些实施例中，控制方法1100的操作可基于不同的顺序来执行，和/或可采用其他实施方式来实现。在某些实施例中，可省略控制方法1100的一个或多个操作
于操作1102中，检测参考时钟与反馈时钟之间的相位及频率差，以产生第一控制信号与第二控制信号。例如，鉴频鉴相电路110可检测参考时钟CKREF与反馈时钟CKFB之间的相位及频率差，以产生控制信号CSP与控制信号CSI。
于操作1104中，处理所述第二控制信号以产生数字代码。例如，数字代码产生电路120可处理控制信号CSI以产生数字代码DCI。
于操作1106中，将所述第一控制信号施加于所述振荡电路以调整所述振荡电路的电流输入。例如，鉴频鉴相电路110可将控制信号CSP施加于振荡电路140，以调整振荡电路140的一电流输入，其可利用图6所示的电流输入IIN来实施。
于操作1108中，将所述数字代码施加于所述振荡电路以允许所述电流输入流过信号传输路径，并据以产生输出时钟，其中所述输出时钟的频率是根据所述电流输入与所述信号传输路径的电特性来调整。例如，数字代码产生电路120可将数字代码DCI施加于振荡电路140，以允许所述电流输入流过一信号传输路径。振荡电路140可据以产生输出时钟CKOUT。以振荡电路140实施为图7所示的振荡电路740为例，图7所示的振荡电路740可根据电流输入IIN与一信号传输路径的电容来产生生输出时钟CKOUT，其中所述信号传输路径是根据数字代码DCI来提供/启用。
于操作1110中，对所述输出时钟进行分频以产生所述反馈时钟。例如，分频器140可对输出时钟CKOUT进行分频以产生反馈时钟CKFB。
在某些实施例中，在所述反馈时钟锁定至所述参考时钟之后，控制方法1100可停止产生所述第一控制信号与所述第二控制信号，并致使所述振荡电路操作为自激振荡器。例如，在反馈时钟CKFB锁定至参考时钟CKREF之后，可停用鉴频鉴相电路110。多路复用器128可将数字代码DCT选为数字代码DCI，其中数字代码DCT的代码值等于数字代码DCI于反馈时钟CKFB锁定至参考时钟CKREF时所具有的代码值。
由于本领域的技术人员在阅读上述关于图1至图10的段落说明之后，应可了解控制方法1100的操作细节，因此，进一步的说明在此便不再赘述。
上文的叙述简要地提出了本申请某些实施例的特征，而使得本领域的技术人员能够更全面地理解本申请的多种态样。本申请本领域的技术人员当可理解，其可轻易地利用本申请内容作为基础，来设计或更动其他工艺与结构，以实现与此处所述的实施方式相同的目的和/或达到相同的优点。本申请本领域的技术人员应当明白，这些均等的实施方式仍属于本申请内容的精神与范围，且其可进行各种变更、替代与更动，而不会悖离本申请内容的精神与范围。

Claims (20)

1.一种锁相环电路，其特征在于，包括：
鉴频鉴相电路，用以检测参考时钟与反馈时钟之间的相位及频率差，以产生第一控制信号与第二控制信号；
数字代码产生电路，耦接于所述鉴频鉴相电路，用以处理所述第二控制信号以产生第一数字代码；
分频器，耦接于所述鉴频鉴相电路，用以接收输出时钟以产生所述反馈时钟；以及
振荡电路，耦接于所述鉴频鉴相电路、所述数字代码产生电路与所述分频器，用以根据所述第一控制信号与所述第一数字代码产生所述输出时钟，其中所述输出时钟的频率是根据所述振荡电路的第一控制参数与第二控制参数来决定；所述第一控制参数与所述第二控制参数是不同类型的参数，并分别响应所述第一控制信号与所述第一数字代码来调整。
2.如权利要求1所述的锁相环电路，其特征在于，所述振荡电路包括：
电流产生电路，用以根据所述第一控制信号产生电流输入，其中所述第一控制参数是所述电流输入；以及
信号产生电路，耦接于所述电流产生电路，用以根据所述第一数字代码启用信号传输路径，并允许所述电流输入流过所述信号传输路径以产生所述输出时钟。
3.如权利要求2所述的锁相环电路，其特征在于，所述第一控制信号包括一组误差信号，所述一组误差信号指示出所述参考时钟与所述反馈时钟之间的相位差，并包括向上信号与向下信号；所述电流产生电路包括：
第一电流源，用以提供所述电流输入包括的第一电流；
第二电流源，根据所述向下信号选择性地耦接于所述信号产生电路，其中当所述第二电流源耦接于所述信号产生电路时，所述第二电流源用以将所述电流输入包括的第二电流提供给所述信号产生电路；以及
第三电流源，根据所述向上信号选择性地耦接于所述信号产生电路，其中当所述第三电流源耦接于所述信号产生电路时，所述第三电流源用以将所述电流输入包括的第三电流提供给所述信号产生电路；所述第二电流与所述第三电流具有相同的电流电平。
4.如权利要求2所述的锁相环电路，其特征在于，所述信号产生电路包括：
电容电路，具有交替地耦接于所述电流产生电路的第一输入端与第二输入端，用以根据所述第一数字代码提供所述信号传输路径，其中所述第二控制参数是所述信号传输路径的电容，且所述电容是根据所述第一数字代码来决定；以及
比较电路，接于所述第一输入端与所述第二输入端，用以根据所述第一输入端的信号电平与所述第二输入端的信号电平产生所述输出时钟。
5.如权利要求4所述的锁相环电路，其特征在于，所述电容电路包括：
M个第一电容器，其中每一第一电容器的第一连接端选择性地通过所述第一输入端耦接于所述电流产生电路，M是大于1的整数；
第一开关电路，用以根据所述第一数字代码选择性地将参考电压耦接于所述M个第一电容器的M个第二连接端，其中通过所述第一开关电路耦接于所述参考电压的第二连接端的个数是根据所述第一数字代码的代码值来决定；
M个第二电容器，其中每一第二电容器的第一连接端选择性地通过所述第二输入端耦接于所述电流产生电路；以及
第二开关电路，用以根据所述第一数字代码选择性地将所述参考电压耦接于所述M个第二电容器的M个第二连接端，其中通过所述第二开关电路耦接于所述参考电压的第二连接端的个数是根据所述第一数字代码的代码值来决定。
6.如权利要求5所述的锁相环电路，其特征在于，所述第一开关电路与所述第二开关电路均包括：
M个开关，分别由所述第一数字代码的M个位所控制，其中所述M个开关中的每一开关根据所述M个位中相应的一个位选择性地耦接于所述参考电压与相应的第二连接端之间。
7.如权利要求2所述的锁相环电路，其特征在于，所述信号产生电路包括由所述电流输入所供电的延迟链；所述延迟链用以根据所述第一数字代码提供所述信号传输路径，并根据所述电流输入与所述信号传输路径的传输延迟来产生所述输出时钟；所述第二控制参数为所述传输延迟，且所述传输延迟根据所述第一数字代码来决定。
8.如权利要求7所述的锁相环电路，其特征在于，所述延迟链包括彼此串接的M个延迟级，且所述M个延迟级分别由所述第一数字代码的M个位来控制，以提供所述信号传输路径；每一延迟级包括：
反相器，由所述电流输入所供电，其中所述反相器的输入作为所述延迟级的输入，所述反相器的输出作为所述延迟级的输出；
电容器，其中所述电容器的第一连接端耦接于所述反相器的输出；以及
开关，根据所述M个位中相应的一个位选择性地耦接于所述电容器的第二连接端与参考电压之间。
9.如权利要求7所述的锁相环电路，其特征在于，所述延迟链包括：
第一与非门，用以接收输入信号与第一启用信号以产生中继信号；
K个第二与非门，彼此级联连接以接收所述中继信号，其中所述K个第二与非门分别由K个第二启用信号所启用，K是正整数；以及
多路复用器，耦接于所述第一与非门与所述K个第二与非门，用以根据所述第一数字代码选择所述K个第二与非门的K个输出信号其中的一个输出信号，以启用所述信号传输路径，并输出所选择的所述输出信号以提供所述输入信号，其中所述输入信号作为所述输出时钟。
10.如权利要求9所述的锁相环电路，其特征在于，还包括：
控制电路，耦接于所述K个第二与非门，用以根据所述第一数字代码产生所述K个启用信号，其中当用于产生所选择的所述输出信号的第二与非门启用时，启用位于所述第二与非门之前的每一第二与非门，并停用位于所述第二与非门之后的每一第二与非门。
11.如权利要求1所述的锁相环电路，其特征在于，所述第一控制信号与所述第二控制信号分别指示出所述参考时钟与所述反馈时钟之间的相位差的量与正负号；所述第一控制信号的脉冲宽度响应所述参考时钟与所述反馈时钟之间的相位差的量而改变，以及所述第二控制信号的脉冲宽度等于所述参考时钟的时钟周期。
12.如权利要求1所述的锁相环电路，其特征在于，所述第一控制信号指示出所述参考时钟与所述反馈时钟之间的相位差，以及所述第一控制信号的脉冲宽度响应所述参考时钟与所述反馈时钟之间的相位差的量而改变；所述第二控制信号指示出所述参考时钟与所述反馈时钟之间的频率差，以及所述第二控制信号的脉冲宽度等于所述参考时钟的时钟周期。
13.如权利要求1所述的锁相环电路，其特征在于，还包括：
处理电路，耦接于所述鉴频鉴相电路，用以处理所述第二控制信号以产生第二数字代码；以及
多路复用器，耦接于所述处理电路与所述振荡电路，用以选择所述第二数字代码与第三数字代码其中的一个数字代码，并输出所选择的所述数字代码以提供所述第一数字代码，其中当所述多路复用器用以选择所述第三数字代码时，停用所述鉴频鉴相电路。
14.如权利要求13所述的锁相环电路，其特征在于，还包括：
控制器，耦接于所述振荡电路与所述多路复用器，其中当所述多路复用器用以选择所述第二数字代码时，所述控制器用以存储所述第一数字代码于所述反馈时钟锁定至所述参考时钟时具有的代码值；当所述多路复用器用以选择所述第三数字代码时，所述控制器用以产生具有与所存储的代码值相等的代码值的所述第三数位码。
15.一种振荡电路，其特征在于，包括：
电流产生电路，用以根据控制信号产生电流输入；以及
信号产生电路，耦接于所述电流产生电路，用以根据数字代码启用多个信号传输路径其中的一个信号传输路径，并允许所述电流输入流过所述信号传输路径以产生输出时钟，其中所述输出时钟的频率是根据所述电流输入与所述信号传输路径的电特性来调整。
16.如权利要求15所述的振荡电路，其特征在于，所述控制信号包括第一脉冲信号与第二脉冲信号；所述电流产生电路包括：
第一电流源，用以提供所述电流输入包括的第一电流；
第二电流源，根据所述第一脉冲信号选择性地耦接于所述信号产生电路，其中当所述第二电流源耦接于所述信号产生电路时，所述第二电流源用以将所述电流输入包括的第二电流提供给所述信号产生电路；以及
第三电流源，根据所述第二脉冲信号选择性地耦接于所述信号产生电路，其中当所述第三电流源耦接于所述信号产生电路时，所述第三电流源用以将所述电流输入包括的第三电流提供给所述信号产生电路；所述第二电流与所述第三电流具有相同的电流电平。
17.如权利要求15所述的振荡电路，其特征在于，所述信号产生电路包括：
电容电路，具有交替地耦接于所述电流产生电路的第一输入端与第二输入端，用以根据所述数字代码启用所述信号传输路径，其中所述信号传输路径的电特性是所述信号传输路径的电容，且所述电容是根据所述数字代码来决定；以及
比较电路，接于所述第一输入端与所述第二输入端，用以根据所述第一输入端的信号电平与所述第二输入端的信号电平产生所述输出时钟。
18.如权利要求17所述的振荡电路，其特征在于，所述电容电路包括：
M个第一电容器，其中每一第一电容器的第一连接端选择性地通过所述第一输入端耦接于所述电流产生电路，M是大于1的整数；
第一开关电路，用以根据所述数字代码选择性地将参考电压耦接于所述M个第一电容器的M个第二连接端，其中通过所述第一开关电路耦接于所述参考电压的第二连接端的个数是根据所述数字代码的代码值来决定；
M个第二电容器，其中每一第二电容器的第一连接端选择性地通过所述第二输入端耦接于所述电流产生电路；以及
第二开关电路，用以根据所述数字代码选择性地将所述参考电压耦接于所述M个第二电容器的M个第二连接端，其中通过所述第二开关电路耦接于所述参考电压的第二连接端的个数是根据所述数字代码的代码值来决定。
19.如权利要求15所述的振荡电路，其特征在于，所述信号产生电路包括由所述电流输入所供电的延迟链；所述延迟链用以根据所述数字代码启用所述信号传输路径，并根据所述电流输入与所述信号传输路径的传输延迟来产生所述输出时钟；所述信号传输路径的电特性为所述传输延迟，且所述传输延迟根据所述数字代码来决定。
20.一种振荡电路的控制方法，其特征在于，包括：
检测参考时钟与反馈时钟之间的相位及频率差，以产生第一控制信号与第二控制信号；
处理所述第二控制信号以产生数字代码；
将所述第一控制信号施加于所述振荡电路以调整所述振荡电路的电流输入；
将所述数字代码施加于所述振荡电路以允许所述电流输入流过信号传输路径，并据以产生输出时钟，其中所述输出时钟的频率是根据所述电流输入与所述信号传输路径的电特性来调整；以及
对所述输出时钟进行分频以产生所述反馈时钟。
CN202110695613.1A 2020-06-23 2021-06-23 双模锁相环电路、振荡电路及振荡电路的控制方法 Pending CN113839668A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202063043068P 2020-06-23 2020-06-23
US63/043,068 2020-06-23

Publications (1)

Publication Number Publication Date
CN113839668A true CN113839668A (zh) 2021-12-24

Family

ID=78962747

Family Applications (3)

Application Number Title Priority Date Filing Date
CN202110695613.1A Pending CN113839668A (zh) 2020-06-23 2021-06-23 双模锁相环电路、振荡电路及振荡电路的控制方法
CN202110695621.6A Pending CN113839669A (zh) 2020-06-23 2021-06-23 时钟数据恢复电路、振荡电路和用于时钟数据恢复的方法
CN202110695622.0A Pending CN113839676A (zh) 2020-06-23 2021-06-23 逐次逼近式模数转换电路及其操作方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
CN202110695621.6A Pending CN113839669A (zh) 2020-06-23 2021-06-23 时钟数据恢复电路、振荡电路和用于时钟数据恢复的方法
CN202110695622.0A Pending CN113839676A (zh) 2020-06-23 2021-06-23 逐次逼近式模数转换电路及其操作方法

Country Status (3)

Country Link
US (6) US11736109B2 (zh)
CN (3) CN113839668A (zh)
TW (3) TWI771076B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113839669A (zh) * 2020-06-23 2021-12-24 円星科技股份有限公司 时钟数据恢复电路、振荡电路和用于时钟数据恢复的方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022144311A (ja) * 2021-03-18 2022-10-03 キオクシア株式会社 受信装置、受信装置の制御方法及びメモリコントローラ
TWI757212B (zh) * 2021-07-13 2022-03-01 瑞昱半導體股份有限公司 具有快速追鎖及頻寬穩定機制的時脈資料恢復電路及方法
CN114884510A (zh) * 2022-04-11 2022-08-09 灿芯半导体(上海)股份有限公司 一种低误码率的sar adc电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120063195A1 (en) * 2010-09-13 2012-03-15 International Business Machines Corporation Reconfigurable Multi-level Sensing Scheme for Semiconductor Memories
US20150288368A1 (en) * 2014-04-07 2015-10-08 Samsung Electronics Co., Ltd. Method and apparatus for calibrating output frequency of oscillator
US20160142061A1 (en) * 2014-11-14 2016-05-19 M31 Technology Corporation Phase detector and associated phase detecting method
CN107017889A (zh) * 2017-02-16 2017-08-04 广东顺德中山大学卡内基梅隆大学国际联合研究院 一种逐次逼近式模数转换器
US9813069B1 (en) * 2016-10-05 2017-11-07 Silab Tech Pvt. Ltd. Half-rate bang-bang phase detector

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6366174B1 (en) 2000-02-21 2002-04-02 Lexmark International, Inc. Method and apparatus for providing a clock generation circuit for digitally controlled frequency or spread spectrum clocking
US6956923B1 (en) * 2003-01-17 2005-10-18 Xilinx, Inc. High speed phase detector architecture
US7330058B2 (en) * 2005-07-01 2008-02-12 Via Technologies, Inc. Clock and data recovery circuit and method thereof
US7176764B1 (en) 2005-07-21 2007-02-13 Mediatek Incorporation Phase locked loop having cycle slip detector capable of compensating for errors caused by cycle slips
US8085893B2 (en) * 2005-09-13 2011-12-27 Rambus, Inc. Low jitter clock recovery circuit
US8334725B2 (en) * 2007-04-11 2012-12-18 Mediatek Inc. Circuit and method for controlling mixed mode controlled oscillator and CDR circuit using the same
US8090755B1 (en) 2007-05-25 2012-01-03 Xilinx, Inc. Phase accumulation
KR101870249B1 (ko) 2012-01-25 2018-06-22 삼성전자주식회사 디더 제어 회로와 이를 포함하는 장치들
CN103633998B (zh) 2012-08-28 2017-02-15 复旦大学 一种用于全数字锁相环的低功耗鉴相器
US8957802B1 (en) * 2013-09-13 2015-02-17 Cadence Design Systems, Inc. Metastability error detection and correction system and method for successive approximation analog-to-digital converters
TWI532328B (zh) 2014-08-11 2016-05-01 國立臺灣大學 類比數位轉換裝置及其轉換方法
WO2016072280A1 (ja) * 2014-11-05 2016-05-12 ソニー株式会社 信号処理装置、撮像素子、並びに電子機器
US9584143B2 (en) 2015-01-15 2017-02-28 Mediatek Inc. Modulator, phase locked loop using the same, and method applied thereto
CN104967451B (zh) * 2015-07-31 2017-09-29 中国科学院电子学研究所 逐次逼近型模数转换器
CN106921386B (zh) * 2015-12-24 2019-11-01 瑞昱半导体股份有限公司 半速率时钟数据回复电路
US10411922B2 (en) * 2016-09-16 2019-09-10 Kandou Labs, S.A. Data-driven phase detector element for phase locked loops
US10063367B1 (en) 2017-04-28 2018-08-28 Ciena Corporation Optical clock recovery using feedback phase rotator with non-linear compensation
US10277230B2 (en) * 2017-09-25 2019-04-30 Apple Inc. Jitter reduction in clock and data recovery circuits
US10361706B2 (en) * 2017-12-12 2019-07-23 Synopsys, Inc. Clock and data recovery (CDR) circuit
CN110719088B (zh) * 2018-07-13 2023-04-07 瑞昱半导体股份有限公司 时钟产生电路与混合式电路
TWI681634B (zh) * 2019-02-19 2020-01-01 瑞昱半導體股份有限公司 時脈資料回復電路
CN110311663B (zh) 2019-06-11 2023-01-20 湖南国科微电子股份有限公司 低功耗比较电路、逐次逼近式模拟数字转换器以及芯片
TWI715229B (zh) * 2019-10-01 2021-01-01 瑞昱半導體股份有限公司 時脈資料回復裝置
CN111277271A (zh) * 2020-03-22 2020-06-12 华南理工大学 一种低功耗逐次逼近型模数转换电路及时序安排方法
US11411574B2 (en) * 2020-04-06 2022-08-09 M31 Technology Corporation Clock and data recovery circuit with proportional path and integral path, and multiplexer circuit for clock and data recovery circuit
CN113839668A (zh) * 2020-06-23 2021-12-24 円星科技股份有限公司 双模锁相环电路、振荡电路及振荡电路的控制方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120063195A1 (en) * 2010-09-13 2012-03-15 International Business Machines Corporation Reconfigurable Multi-level Sensing Scheme for Semiconductor Memories
US20150288368A1 (en) * 2014-04-07 2015-10-08 Samsung Electronics Co., Ltd. Method and apparatus for calibrating output frequency of oscillator
US20160142061A1 (en) * 2014-11-14 2016-05-19 M31 Technology Corporation Phase detector and associated phase detecting method
US9813069B1 (en) * 2016-10-05 2017-11-07 Silab Tech Pvt. Ltd. Half-rate bang-bang phase detector
CN107017889A (zh) * 2017-02-16 2017-08-04 广东顺德中山大学卡内基梅隆大学国际联合研究院 一种逐次逼近式模数转换器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113839669A (zh) * 2020-06-23 2021-12-24 円星科技股份有限公司 时钟数据恢复电路、振荡电路和用于时钟数据恢复的方法

Also Published As

Publication number Publication date
US20210399735A1 (en) 2021-12-23
TWI783547B (zh) 2022-11-11
CN113839669A (zh) 2021-12-24
TWI791230B (zh) 2023-02-01
US20210399732A1 (en) 2021-12-23
CN113839676A (zh) 2021-12-24
US11736109B2 (en) 2023-08-22
US20230336180A1 (en) 2023-10-19
TW202201910A (zh) 2022-01-01
TWI771076B (zh) 2022-07-11
US11936388B2 (en) 2024-03-19
US11569822B2 (en) 2023-01-31
US20230132901A1 (en) 2023-05-04
US11984899B2 (en) 2024-05-14
US20240171180A1 (en) 2024-05-23
TW202201908A (zh) 2022-01-01
TW202201907A (zh) 2022-01-01
US11962308B2 (en) 2024-04-16
TW202316805A (zh) 2023-04-16
US20210399733A1 (en) 2021-12-23

Similar Documents

Publication Publication Date Title
CN113839668A (zh) 双模锁相环电路、振荡电路及振荡电路的控制方法
US6359945B1 (en) Phase locked loop and method that provide fail-over redundant clocking
US7372339B2 (en) Phase lock loop indicator
US8373460B2 (en) Dual loop phase locked loop with low voltage-controlled oscillator gain
US7907023B2 (en) Phase lock loop with a multiphase oscillator
JP5776657B2 (ja) 受信回路
JP5347534B2 (ja) 位相比較器、ｐｌｌ回路、及び位相比較器の制御方法
US20100085086A1 (en) Digital Frequency Detector
US7639086B2 (en) Thermometer code generator, and frequency-locked loop including the same
US20110074514A1 (en) Frequency measurement circuit and pll synthesizer provided therewith
US7046093B1 (en) Dynamic phase-locked loop circuits and methods of operation thereof
JP2010062707A (ja) 位相同期ループ回路
EP3289687A1 (en) Reconfigurable fractional-n frequency generation for a phase-locked loop
JP5332328B2 (ja) クロック及びデータ復元回路
EP3799312A1 (en) Phase to digital converter
US20210314135A1 (en) Clock and data recovery circuit with proportional path and integral path, and multiplexer circuit for clock and data recovery circuit
TWI638526B (zh) 頻率合成裝置及其方法
US6897691B2 (en) Phase locked loop with low steady state phase errors and calibration circuit for the same
JPH04507333A (ja) 位相検波器
US6104326A (en) Bit synchronization apparatus for recovering high speed NRZ data
CN115714596B (zh) 一种时钟数据恢复电路、显示芯片及显示设备
US10447253B2 (en) High performance PLL based on PVT independent stable oscillator
JP2007142791A (ja) 周波数シンセサイザ
WO2016115114A1 (en) Low power and integrable on-chip architecture for low frequency pll
US6218907B1 (en) Frequency comparator and PLL circuit using the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination