JP2010062707A - 位相同期ループ回路 - Google Patents

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Abstract

【課題】出力周波数レンジの広いＰＬＬ回路を提供すること。
【解決手段】本発明の一態様は、入力パルス信号と出力側からフィードバックされたフィードバックパルス信号との位相差に基づいて生成された電圧を、制御電流Ｉｃへ変換する電圧電流変換回路１０４と、制御電流Ｉｃに応じた周波数のパルス信号を生成する電流制御発振器１０５と、制御電流Ｉｃを検出する電流検出部１０８と、検出された前記制御電流に基づいて、電流制御発振器１０５から発振される出力パルス信号の周波数レンジを切り替える周波数レンジ切替回路１０６と、を備えた位相同期ループ回路である。
【選択図】図１

Description

本発明は位相同期ループ回路に関する。
位相同期ループ（ＰＬＬ：Phase-locked loop）回路は最も一般的なクロック生成回路である。図７は、特許文献１の図１に記載のＰＬＬ回路である。このＰＬＬ回路は、位相／周波数検出器（ＰＦＤ：Phase Frequency Detector）１４、ループフィルタ１８、ＶＣＯ（Voltage Controlled Oscillator）２０、クロック分周器２２、判定回路３０及び制御ユニット３２を備えている。
このＰＬＬ回路では、入力信号がＰＦＤ１４に入力される。ＰＦＤ１４では、入力信号と出力側からフィードバックされた信号とに基づいた信号が生成され、その信号がループフィルタ１８へ出力される。そして、ループフィルタ１８から出力される制御電圧に基づいて、ＶＣＯ２０から出力信号が出力される。この出力信号は、クロック分周器２２を介して、ＰＦＤ１４へフィードバックされる。
また、特許文献１に記載のＰＬＬ回路では、判定回路３０により制御電圧を検出している。そして、判定回路３０の判定結果に基づき、制御ユニット３２がクロック分周器２２の分周比を決定している。同様の先行技術が、特許文献２にも開示されている。
特表２００１−５２０４７１号公報 特開平９−１９１２４７号公報
ところで、通常、ＶＣＯは、制御電圧を制御電流へ変換する電圧電流変換回路と、電流制御発振器とから構成されている。ここで、電圧電流変換回路における電圧電流変換特性は、当該電圧電流変換回路の製造条件やその使用温度環境などの影響を受け易く、ばらつきが大きい。従って、制御電圧を検出しても、出力信号の周波数を精度良く知ることができないという問題があった。すなわち、特許文献１や特許文献２では、分周器の分周比を精度良く設定することができない。
本発明の一態様は、
入力パルス信号と出力側からフィードバックされたフィードバックパルス信号との位相差に基づいて生成された電圧を、制御電流へ変換する電圧電流変換回路と、
前記制御電流に応じた周波数のパルス信号を生成する電流制御発振器と、
前記制御電流を検出する電流検出部と、
検出された前記制御電流に基づいて、前記電流制御発振器から発振される出力パルス信号の周波数レンジを切り替える周波数レンジ切替回路と、を備えた位相同期ループ回路である。
制御電流を検出することにより、出力信号の周波数を精度良く知ることができる。そのため、出力パルス信号の周波数レンジを精度良く切り替えることができる。これにより、出力周波数レンジを拡大することができる。
本発明により、出力周波数レンジの広い位相同期ループ回路を提供することができる。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
実施の形態１
実施の形態１に係るＰＬＬ回路のブロック図を図１に示す。図１に示すように、実施の形態１に係るＰＬＬ回路は、位相周波数比較器（ＰＦＤ）１０１、チャージポンプ（ＣＰ）１０２、ローパスフィルター（ＬＰＦ）１０３、電圧電流変換回路（ＶＩＣ）１０４、電流制御発振器（ＣＣＯ）１０５、周波数レンジ切替回路（ＦＲＳ）１０６、分周器（ＤＩＶ）１０７、電流判定回路１０８、周波数レンジ制御部１０９、ロック検出回路１１０、オフセット電流生成回路１１１を備えている。
位相周波数比較器１０１は、基準信号の位相と出力側からフィードバックされた帰還信号の位相とを比較する。帰還信号の位相が基準信号の位相よりも遅れていれば、発振周波数を上昇させるためのＵＰ信号をチャージポンプ１０２へ出力する。一方、帰還信号の位相が基準信号の位相よりも進んでいれば、発振周波数を降下させるためのＤＯＷＮ信号をチャージポンプ１０２へ出力する。ここで、本発明において、当該ＰＬＬ回路に入力される基準信号は唯一である。
チャージポンプ１０２は、位相周波数比較器１０１からのＵＰ信号又はＤＯＷＮ信号を電流に変換する。この電流がローパスフィルター（ＬＰＦ）１０３へ入力される。
ローパスフィルター（ＬＰＦ）１０３は、チャージポンプ１０２により生成された電流を制御電圧に変換する。この制御電圧が、電圧電流変換回路（ＶＩＣ）１０４へ入力される。
電圧電流変換回路（ＶＩＣ）１０４は制御電圧を電流へ変換し、オフセット電流生成回路１１１が生成したオフセット電流±ｉを加減することにより、制御電流Ｉｃを生成する。この制御電流Ｉｃは、電流制御発振器１０５及び電流判定回路１０８へ入力される。
電流制御発振器１０５は、制御電流Ｉｃに応じた周波数の出力信号を生成し、出力する。ここで、電流制御発振器１０５は、周波数レンジ切替回路１０６を備えている。この周波数レンジ切替回路１０６により、出力信号の周波数レンジを切り替えることができる。そのため、出力可能な周波数レンジを拡大することができる。本実施の形態では、この周波数レンジ切替回路１０６は分周器である。分周器は、単一又は複数のフリップフロップから構成される。なお、上記周波数レンジ拡大の原理の詳細については後述する。
また、出力信号は分周器１０７により分周される。そして、分周された信号が帰還信号として位相周波数比較器１０１へフィードバックされる。ここで、分周器１０７の分周比により、当該ＰＬＬ回路の逓倍率が決定される。なお、分周器１０７は必須ではない。また、基準信号を分周する基準信号分周器があってもよい。
一方、電流判定回路１０８は、入力された制御電流Ｉｃのレベルを判定する回路である。この制御電流Ｉｃのレベル判定結果は周波数レンジ制御部１０９へ入力される。
また、ロック検出回路１１１は、基準信号と帰還信号とに基づいてロック状態であるか否かを判定する回路である。具体的には、基準信号のカウント値と帰還信号のカウント値とを比較し、ロック状態であるか否かを検出する。例えば、ロック検出回路１１１は、ロック状態であれば１（Ｈｉｇｈ）を、ロック状態でなければ０（Ｌｏｗ）を出力する。ロック検出回路１１１から出力されるデジタル信号は、周波数レンジ制御部１０９へ入力される。このロック検出回路１１１としては、発明者により特開２００２−３１４４０９号公報に開示されたロック検出回路を用いるのが好適である。
周波数レンジ制御部１０９は、制御電流Ｉｃのレベル判定結果とロック検出結果とに基づいた制御信号を周波数レンジ切替回路１０６へ出力する。この制御信号に基づいて、周波数レンジ切替回路１０６において最適な周波数レンジが選択される。本実施の形態では、制御信号に基づいて、周波数レンジ切替回路１０６である分周器の分周比が決定される。
図２は、電流判定回路１０８の一例を示す回路図である。電流判定回路１０８は、比較器ＣＭＰ１〜ＣＭＰ３、分圧抵抗Ｒ１〜Ｒ４、制御電圧生成抵抗Ｒ０を備えている。制御電圧生成抵抗Ｒ０により、制御電流Ｉｃに基づいた制御電圧Ｖ０が生成され、比較器ＣＭＰ１〜３のそれぞれの一方の入力端子に入力される。分圧抵抗Ｒ１〜Ｒ４は、グランド−電源（ＶＤＤ）間に、この順に直列に接続され、３つの参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ３を生成している。
具体的には、分圧抵抗Ｒ１とＲ２との間のノードで参照電圧Ｖｒｅｆ１が、分圧抵抗Ｒ２とＲ３との間のノードで参照電圧Ｖｒｅｆ２が、分圧抵抗Ｒ３とＲ４との間のノードで参照電圧Ｖｒｅｆ３が生成されている。この参照電圧Ｖｒｅｆ１は、比較器ＣＭＰ１の他方の入力端子に入力される。同様に、参照電圧Ｖｒｅｆ２は比較器ＣＭＰ２の他方の入力端子に、参照電圧Ｖｒｅｆ３は比較器ＣＭＰ３の他方の入力端子に入力されている。
このような構成により、制御電圧Ｖ０を、Ｖ０＜Ｖｒｅｆ１、Ｖｒｅｆ１＜Ｖ０＜Ｖｒｅｆ２、Ｖｒｅｆ２＜Ｖ０＜Ｖｒｅｆ３、Ｖｒｅｆ３＜Ｖ０の４段階に区分することできる。すなわち、制御電流Ｉｃを４つの電流レンジに区分して判定することができる。
例えば、比較器ＣＭＰ１〜ＣＭＰ３が、それぞれの参照電圧より大きければ１（Ｈｉｇｈ）を、参照電圧より小さければ０（Ｌｏｗ）を出力とする。各電流レンジは、ＣＭＰ１〜ＣＭＰ３が出力するデジタル信号の組み合わせ（ＣＭＰ１の出力、ＣＭＰ２の出力、ＣＭＰ３の出力）により表すことができる。図２の場合、例えば、低電流レンジから順に、（０００）を電流レンジ０、（１００）を電流レンジ１、（１１０）を電流レンジ２、（１１１）を電流レンジ３などと表すことができる。このような各電流レンジを示すデジタル信号が、周波数レンジ制御部１０９に入力される。なお、この電流レンジ数を適宜変更可能であることは言うまでもない。
次に、図３のフローチャートを用いて、電流制御発振器１０５の周波数レンジの切替方法について説明する。本実施の形態は、周波数レンジ切替回路１０６が分周器であって、その分周比が１又は２である場合である。なお、分周比の数値及び個数は適宜選択することができ、１、２に限定されるものではない。例えば、１、２、４、８などとしてもよく、５、１０などとしてもよい。また、１、１．２５、１．５、１．７５、２など分周比が分数であるものがあってもよい。
まず、周波数レンジ制御部１０９は、周波数レンジ切替回路１０６の分周比を１に固定する（ＳＴ１）。そして、ロック検出回路１１０においてロック検出を行うと共に、電流判定回路１０８において制御電流Ｉｃの電流レンジを判定する（ＳＴ２）。そして、当該ロック検出結果と電流判定結果とを記憶部（不図示）に格納する（ＳＴ３）。
次に、周波数レンジ制御部１０９は、周波数レンジ切替回路１０６の分周比を２に固定する（ＳＴ４）。そして、ロック検出回路１１０においてロック検出を行うと共に、電流判定回路１０８において制御電流Ｉｃの電流レンジを判定する（ＳＴ５）。そして、当該ロック検出結果と電流判定結果とを記憶部（不図示）に格納する（ＳＴ６）。
周波数レンジ制御部１０９は、記憶部に格納された分周比１の場合のロック検出結果及び電流判定結果と、分周比２の場合のロック検出結果及び電流判定結果とに基づいて、演算する（ＳＴ７）。最後に、周波数レンジ制御部１０９は、この演算結果に基づいて、最適周波数レンジを判定する（ＳＴ８）。
次に、図４及び図５Ａ〜５Ｇを用いて、最適周波数レンジの判定方法について説明する。図４に示すグラフの横軸は電流制御発振器（ＣＣＯ）１０５の制御電流Ｉｃ、縦軸は出力周波数である。分周比１の場合、ロック可能な出力周波数はＦ１〜Ｆ２である。Ｆ１〜Ｆ２の周波数レンジをＨＩＧＨレンジとする。一方、分周比２の場合、ロック可能な出力周波数はＦ０〜Ｆ１である。Ｆ０〜Ｆ１の周波数レンジをＬＯＷレンジとする。また、周波数Ｆ０とＦ１との中間の周波数をＦ３とし、周波数Ｆ１とＦ２との中間の周波数をＦ４とする。
図５Ａは、出力周波数がＦ２より大きい場合である。この場合、分周比１及び分周比２のいずれであっても、電流レンジ３となり、ロックが検出されない（ＬＯＣＫ ＮＧ）。そのため、最適な周波数レンジが存在せず、異常を示している。本発明によれば、このような場合でも検出可能であって、異常を知ることができる。
図５Ｂは、出力周波数がＦ４〜Ｆ２の場合である。この場合、分周比１では、電流レンジ２となりロックも検出される（ＬＯＣＫ ＯＫ）。一方、分周比２では、電流レンジ３となり、ロックが検出されない（ＬＯＣＫ ＮＧ）。そのため、最適な周波数レンジは分周比１のＨＩＧＨレンジとなる。
図５Ｃは、出力周波数がＦ１〜Ｆ４の場合である。この場合、分周比１では、電流レンジ１となりロックも検出される（ＬＯＣＫ ＯＫ）。一方、分周比２では、電流レンジは３となり、ロックが検出されない（ＬＯＣＫ ＮＧ）。そのため、最適な周波数レンジは分周比１のＨＩＧＨレンジとなる。
図５Ｄは、出力周波数がＦ１の場合である。この場合、分周比１では、電流レンジ０又は１となりロックが検出される（ＬＯＣＫ ＯＫ）。一方、分周比２では、電流レンジは２又は３となり、ロックが検出される（ＬＯＣＫ ＯＫ）。そのため、最適な周波数レンジは分周比１のＨＩＧＨレンジ又は分周比２のＬＯＷレンジのいずれでもよいこととなる。このような場合、特性に基づいた優先順位を設定し、いずれか一方を選択する。
図５Ｅは、出力周波数がＦ３〜Ｆ１の場合である。この場合、分周比１では、電流レンジ０となりロックが検出されない（ＬＯＣＫ ＮＧ）。一方、分周比２では、電流レンジは２となり、ロックが検出される（ＬＯＣＫ ＯＫ）。そのため、最適な周波数レンジは分周比２のＬＯＷレンジとなる。
図５Ｆは、出力周波数がＦ０〜Ｆ３の場合である。この場合、分周比１では、電流レンジ０となりロックが検出されない（ＬＯＣＫ ＮＧ）。一方、分周比２では、電流レンジは１となり、ロックが検出される（ＬＯＣＫ ＯＫ）。そのため、最適な周波数レンジは分周比２のＬＯＷレンジとなる。
図５Ｇは、出力周波数がＦ０よりも小さい場合である。この場合、分周比１及び分周比２のいずれであっても、電流レンジ０となり、ロックが検出されない（ＬＯＣＫ ＮＧ）。そのため、最適な周波数レンジが存在せず、異常を示している。本発明によれば、このような場合でも検出可能であって、異常を知ることができる。
図５Ａ〜Ｇに示した場合の判定結果を表１に示す。
Figure 2010062707
本実施の形態１では、電流制御発振器１０５を制御するための制御電流を検出することにより、出力信号の周波数を精度良く知ることができる。そのため、出力パルス信号の周波数レンジを精度良く切り替えることができる。そして、このような出力周波数レンジの切替により、図４に示すように、ＬＯＷレンジ分、出力周波数レンジを拡大することができる。
また、制御電流を用いているため、オフセット電流を加減することによる誤差の補正も容易である。
さらに、ロック検出を組み合わせることにより、最適周波数レンジ判定における時間短縮が可能となる。また、いずれの分周比においてもロックが検出できないような異常を検出することができる。
また、制御電流のオフセット電流を加減して、その場合のロック検出を行うことにより、より的確に最適周波数レンジを判定することや、選択した最適周波数レンジ内においてより良好なＰＬＬ特性が得られる方向へシフトさせることもできる。
実施の形態２
次に、実施の形態２に係るＰＬＬ回路について説明する。実施の形態１と異なる点は、電流制御発振器（ＣＣＯ）１０５における周波数レンジ切替回路（ＦＲＳ）１０６である。その他の点は実施の形態１と同様であるため、説明を省略する。図６は実施の形態２に係るＰＬＬ回路における電流制御発振器１０５の回路図である。実施の形態１では、周波数レンジ切替回路１０６が分周器であったのに対し、実施の形態２では、複数の容量及びスイッチから構成されている。
電流制御発振器１０５における発振器はリングオシュレータであり、図６ではリング状に接続された３つのインバータＩＮＶ１〜ＩＮＶ３から構成されている。各インバータは制御電流Ｉｃに応じた遅延でパルス信号を伝達する。すなわち、制御電流Ｉｃにより発振周波数が制御される。なお、インバータは遅延素子の一例であり、他の遅延素子を用いてもよい。また、インバータの個数３も例示であって、これに限定されるものではない。
本実施の形態２では、インバータＩＮＶ１とインバータＩＮＶ２との間のノードに、スイッチＳＷ１を介して容量Ｃ１が接続されている。容量Ｃ１の他端はグランドに接続されている。同様に、インバータＩＮＶ２とインバータＩＮＶ３との間のノードに、スイッチＳＷ２を介して容量Ｃ２が接続されている。容量Ｃ２の他端はグランドに接続されている。同様に、インバータＩＮＶ３とインバータＩＮＶ１との間のノードに、スイッチＳＷ３を介して容量Ｃ３が接続されている。容量Ｃ３の他端はグランドに接続されている。容量Ｃ１〜Ｃ３の容量値は同一であっても、異なっていてもよい。これら、スイッチＳＷ１〜３及び容量Ｃ１〜Ｃ３が周波数レンジ切替回路１０６を構成している。
ここで、発振器に接続される容量の個数を可変することにより、発振周波数レンジを切り替えることができる。具体的には、容量を１つも接続しない場合がもっとも高い周波数のレンジとなる。接続する容量の個数を増やすことにより、低い周波数レンジとすることができる。実施の形態１での分周器に比べ、分数の分周比を実現するのが容易である。また、実施の形態１で用いた分周器と本実施の形態２における容量とを組み合わせることもできる。
以上説明したように、本発明では、周波数の不明な基準信号のみが入力される状況下において、電流制御発振器１０５を制御するための制御電流を検出することにより、出力信号の周波数を精度良く知ることができる。なぜなら、電圧電流変換回路の製造条件やその使用温度環境などの影響を受けることがないためである。そのため、出力パルス信号の周波数レンジを精度良く切り替えることができる。そして、このような出力周波数レンジの切替により、図４に示すように、ＬＯＷレンジ分、出力周波数レンジを拡大することができる。
また、制御電流を用いているため、オフセット電流を加減することによる誤差の補正も容易である。他方、従来のように、制御電圧を用いた場合、誤差の補正が難しい。
さらに、ロック検出を組み合わせることにより、最適周波数レンジ判定における時間短縮が可能となる。また、いずれの分周比においてもロックが検出できないような異常を検出することができる。
また、制御電流のオフセット電流を加減して、その場合のロック検出を行うことにより、より的確に最適周波数レンジを判定することや、選択した最適周波数レンジ内においてより良好なＰＬＬ特性が得られる方向へシフトさせることもできる。
実施の形態１に係るＰＬＬ回路のブロック図である。 電流判定回路１０８の一例を示す回路図である。 実施の形態１に係る周波数レンジの切替方法を示すフローチャートである。 最適周波数レンジの判定方法を説明するための図である。 最適周波数レンジの判定方法を説明するための図である。 最適周波数レンジの判定方法を説明するための図である。 最適周波数レンジの判定方法を説明するための図である。 最適周波数レンジの判定方法を説明するための図である。 最適周波数レンジの判定方法を説明するための図である。 最適周波数レンジの判定方法を説明するための図である。 最適周波数レンジの判定方法を説明するための図である。 実施の形態１に係る電流制御発振器１０５の回路図である。 特許文献１の図１である。
符号の説明
１０１ 位相周波数比較器（ＰＦＤ）
１０２ チャージポンプ（ＣＰ）
１０３ ローパスフィルター（ＬＰＦ）
１０４ 電圧電流変換回路（ＶＩＣ）
１０５ 電流制御発振器（ＣＣＯ）
１０６ 周波数レンジ切替回路（ＦＲＳ）
１０７ 分周器（ＤＩＶ）
１０８ 電流判定回路
１０９ 周波数レンジ制御部
１１０ ロック検出回路
１１１ オフセット電流生成回路
Ｒ０ 制御電圧生成抵抗
Ｒ１〜Ｒ４ 分圧抵抗
ＣＭＰ１〜ＣＭＰ４ 比較器
ＩＮＶ１〜ＩＮＶ３ インバータ
ＳＷ１〜ＳＷ３ スイッチ
Ｃ１〜Ｃ３ 容量

Claims (6)

  1. 入力パルス信号と出力側からフィードバックされたフィードバックパルス信号との位相差に基づいて生成された電圧を、制御電流へ変換する電圧電流変換回路と、
    前記制御電流に応じた周波数のパルス信号を生成する電流制御発振器と、
    前記制御電流を検出する電流検出部と、
    検出された前記制御電流に基づいて、前記電流制御発振器から発振される出力パルス信号の周波数レンジを切り替える周波数レンジ切替回路と、を備えた位相同期ループ回路。
  2. 前記周波数レンジ切替回路は、検出された前記制御電流に基づいて分周比が決定される分周器であることを特徴とする請求項１に記載の位相同期ループ回路。
  3. 前記出力パルス信号が前記入力パルス信号に対しロック状態であるか否かを検出するロック検出回路をさらに備え、
    前記ロック検出回路の検出結果と前記制御電流とに基づいて、前記分周器の分周比が決定されることを特徴とする請求項２に記載の位相同期ループ回路。
  4. 前記周波数レンジ切替回路は、前記電流制御発振器における発振器とスイッチにより接続された１又は複数の容量を備えることを特徴とする請求項１に記載の位相同期ループ回路。
  5. 前記出力パルス信号が前記入力パルス信号に対しロック状態であるか否かを検出するロック検出回路をさらに備え、
    前記ロック検出回路の検出結果と前記制御電流とに基づいて、前記スイッチのオンオフが制御されることを特徴とする請求項４に記載の位相同期ループ回路。
  6. 前記入力パルス信号の周波数が未知であることを特徴とする請求項１〜５のいずれか一項に記載の位相同期ループ回路。
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