JP6585963B2 - Pll回路、及び、動作方法 - Google Patents
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Description
本実施の形態にかかるPLL回路について、図1を用いて説明する。図1は、実施形態1にかかるPLL回路100の構成を示す回路図である。PLL回路100は、位相比較器11と、ループフィルタ10と、電圧制御発振器12と、分周期13とを備えている。
高速ロックモードでは、第2の積分パス30の第2の累積加算器32の出力を初期値のまま固定する。具体的には、高速ロックモード中では、第2の累積加算器32は、常時、センタコードを第2のΔΣ変調器33に出力する。したがって、量子化器31からのデジタル信号の値によらず、第2のΔΣ変調器33の入力が一定値となる。このように、ロック検出器36が位相のアンロックを検出した場合に、第2のΔΣ変調器33への入力を固定値とする。
次に、通常モードについて、図3を用いて説明する。上記のように、PLL回路100がロック近傍となったら、ロック検出器36がPLLロックを検出する。そして、PLL回路100を通常モードに切り替える。具体的には、第2の積分パス30をPLL応答するモードとする。したがって、第2の累積加算器32が量子化器31からのデジタル信号の値を累積加算した累積加算値を出力する。すなわち、第2の累積加算器32からの累積加算値は、量子化器31からのデジタル信号に応じて増減する。
図7を用いて、実施の形態2にかかるPLL回路100について説明する。図7は、PLL回路100の通常モードの動作を説明するための図である。本実施の形態では、通常モードの動作が実施の形態1と異なっている。本実施の形態では、実施の形態1と共通する内容については、適宜説明を省略する。例えば、PLL回路100の基本的構成については、実施の形態1と同様である。また、高速ロックモードの動作についても実施の形態1と同様である。したがって、PLL回路の基本的構成、及び高速ロックモードについては、説明を省略する。
図8を用いて、実施の形態3にかかるPLL回路100について説明する。図8は、PLL回路100の構成を示す回路図である。本実施の形態では、実施の形態1又は2の構成に、比較器51が追加されている。なお、比較器51以外の構成については、実施の形態1、2と同様であるため、説明を省略する。
変形例1にかかるPLL回路100の構成について、図12を用いて説明する。図12は、変形例1にかかるPLL回路100の構成を示す回路図である。変形例1ではロック検出器36の入力が実施の形態1〜3と異なっている。なお、ロック検出器36以外の構成については、実施の形態1〜3と同様であるため、説明を省略する。
変形例2にかかるPLL回路100の構成について、図13を用いて説明する。図13は、変形例2にかかるPLL回路100の構成を示す回路図である。変形例2ではロック検出器36の入力が実施の形態1〜4と異なっている。なお、ロック検出器36以外の構成については、実施の形態1〜3と同様であるため、説明を省略する。
11 位相比較器
12 電圧制御発振器
13 分周期
20 比例パス
21 チャージポンプ回路
22 アナログフィルタ
30 第2の積分パス
31 量子化器
32 第2の累積加算器
33 第2のΔΣ変調器
34 第2のDAC
35 第2のRCフィルタ
36 ロック検出器
40 第1の積分パス
42 第1の累積加算器
43 第1のΔΣ変調器
44 第1のDAC
45 第1のRCフィルタ
50 加算器
51 比較器
R1、R2 抵抗
C 容量
SW スイッチ
Claims (16)
- 基準クロックと帰還クロックとの位相差を検出する位相比較器と、
前記位相比較器に帰還する信号を生成する発振器と、
前記位相比較器と前記発振器との間に配置され、比例パス、第1の積分パス、及び第2の積分パスとの出力を加算する加算器を有するループフィルタと、を備え、
前記比例パスは、
前記位相比較器の検出結果に応じた電流を出力するチャージポンプと、
前記チャージポンプの後段に設けられたアナログフィルタと、を備え、
前記第1の積分パスは、
ゲインが可変であり、前記位相比較器での検出結果に応じたデジタル信号を累積加算する第1の累積加算器と、
前記第1の累積加算器からの信号を変調する第1の変調器と、
前記第1の変調器からの信号をD/A変換する第1のD/A変換器と、
帯域が可変であり、前記第1のD/A変換器からのアナログ信号が入力される第1のフィルタと、を備え、
前記第2の積分パスは、
前記位相比較器での検出結果に応じた前記デジタル信号を累積加算する第2の累積加算器と、
前記第2の累積加算器からの信号を変調する第2の変調器と、
前記第2の変調器からの信号をD/A変換する第2のD/A変換器と、
前記第2のD/A変換器からのアナログ信号が入力される第2のフィルタと、を備え、
ロック状態を検出するロック検出器であって、前記ロック状態の検出結果に応じて前記第1の累積加算器のゲインと前記第1のフィルタの帯域とを制御するとともに、前記第2の変調器への入力を固定値に切り替えるロック検出器と、を備えたPLL回路。 - 前記ロック検出器が位相のロックを検出した場合に、前記第1の累積加算器のゲインを前記第2の累積加算器のゲインよりも下げ、かつ、前記第1のフィルタの帯域を前記第2のフィルタの帯域よりも狭くし、
前記ロック検出器が位相のアンロックを検出した場合に、前記第2の変調器への入力を前記固定値とする請求項1に記載のPLL回路。 - 前記ロック検出器が位相のロックを検出した場合に、ロック検出時の出力コードで前記第1の変調器の入力を固定する請求項1に記載のPLL回路。
- 前記第2の累積加算器の出力コードが上限値または下限値に到達した場合に、前記第1の積分パスによって、前記第2の累積加算器の出力コードがセンタコードに戻るよう、バックグラウンドキャリブレーションを行う請求項1に記載のPLL回路。
- 前記ロック検出器が、前記基準クロックのクロックカウント数と、前記帰還クロックのクロックカウント数とを比較することで、ロック検出を行う請求項1に記載のPLL回路。
- 前記ロック検出器が、前記基準クロックのクロックカウント数に基づいて、ロック検出を行う請求項1に記載のPLL回路。
- 前記位相比較器の検出結果を量子化する量子化器をさらに備え、
前記量子化器からの出力に基づいて、前記ロック検出器がロック検出を行う請求項1に記載のPLL回路。 - 前記第2の累積加算器のゲインが可変であり、
前記第2のフィルタの帯域が可変である請求項1に記載のPLL回路。 - 基準クロックと帰還クロックとの位相差を検出する位相比較器と、
前記位相比較器に帰還する信号を生成する発振器と、
前記位相比較器と前記発振器との間に配置され、比例パス、第1の積分パス、及び第2の積分パスとの出力を加算する加算器を有するループフィルタと、を備え、
前記比例パスは、
前記位相比較器の検出結果に応じた電流を出力するチャージポンプと、
前記チャージポンプの後段に設けられたアナログフィルタと、を備え、
前記第1の積分パスは、
ゲインが可変であり、前記位相比較器での検出結果に応じたデジタル信号を累積加算する第1の累積加算器と、
前記第1の累積加算器からの信号を変調する第1の変調器と、
前記第1の変調器からの信号をD/A変換する第1のD/A変換器と、
帯域が可変であり、前記第1のD/A変換器からのアナログ信号が入力される第1のフィルタと、を備え、
前記第2の積分パスは、
前記位相比較器での検出結果に応じた前記デジタル信号を累積加算する第2の累積加算器と、
前記第2の累積加算器からの信号を変調する第2の変調器と、
前記第2の変調器からの信号をD/A変換する第2のD/A変換器と、
前記第2のD/A変換器からのアナログ信号が入力される第2のフィルタと、を備えたPLL回路の動作方法であって、
PLLループのロック状態を検出し、
前記ロック状態の検出結果に応じて、前記第1の累積加算器のゲインと前記第1のフィルタの帯域とを制御するとともに、前記第2の変調器への入力を固定値に切り替えるPLL回路の動作方法。 - 位相のロックを検出した場合に、前記第1の累積加算器のゲインを前記第2の累積加算器のゲインよりも下げ、かつ、前記第1のフィルタの帯域を前記第2のフィルタの帯域よりも狭くし、
位相のアンロックを検出した場合に、前記第2の変調器への入力を前記固定値とする請求項9に記載のPLL回路の動作方法。 - 位相のロックを検出した場合に、ロック検出時の出力コードで前記第1の変調器の入力を固定する請求項9に記載のPLL回路の動作方法。
- 前記第2の累積加算器の出力コードが上限値または下限値に到達した場合に、前記第1の積分パスによって、前記第2の累積加算器の出力コードがセンタコードに戻るよう、バックグラウンドキャリブレーションを行う請求項9に記載のPLL回路の動作方法。
- 前記基準クロックのクロックカウント数と、前記帰還クロックのクロックカウント数とを比較することで、ロック検出を行う請求項9に記載のPLL回路の動作方法。
- 前記基準クロックのクロックカウント数に基づいて、ロック検出を行う請求項9に記載のPLL回路の動作方法。
- 前記位相比較器の検出結果を量子化する量子化器をさらに備え、
前記量子化器からの出力に基づいて、ロック検出を行う請求項9に記載のPLL回路の動作方法。 - 前記第2の累積加算器のゲインが可変であり、
前記第2のフィルタの帯域が可変である請求項9に記載のPLL回路の動作方法。
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