JP2013229835A - 半導体回路装置 - Google Patents

Abstract

【課題】 予め予測することが困難な集積回路上のフェーズロックドループ回路周辺の雑音環境や集積回路のデバイスばらつきを解決する。
【解決手段】 特にバンバン出力の位相比較器を用いたデジタルのフィードフォワード経路をもつフェーズロックドループ回路において、デジタル系のゲインを調整してループ帯域を最適にすることで出力クロックのジッタを最小化する。すなわち、デジタルフィードフォワード系のゲインを変化させることで、ループ帯域を簡単に変化させることが可能である。例えば電圧制御発信器の出力ジッタの大きさをジッタ量測定回路によって観測して、デジタルフィードフォワード系のゲインを、ジッタが最小となるように調整する。
【選択図】 図４

Description

本発明は、参照クロックから、異なる周波数のクロックを生成するフェーズロックドループ回路に関する。

本発明は、低い周波数の参照クロックから、同一または高い周波数のクロックを生成するフェーズロックドループ（ＰＬＬ）回路がある。

図１は、本発明が前提とするフェーズロックドループ（ＰＬＬ）回路において、それを含めた光通信システムの構成例を示すブロック図である。図１に示す光通信システムは、光・電気変換ブロックＯＦＥ＿ＢＬＫと、パラレル／シリアル変換ブロック（ＳｅｒＤｅｓ：ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ）ＳＤ＿ＢＬＫと、上位層論理ブロックＰＵによって構成される。

ＯＦＥ＿ＢＬＫは、例えばフォトダイオード等を介して光入力データ信号ＩＮ＿ＯＰを電気信号に変換する光／電気変換回路ＯＥＣと、半導体レーザ等を介して電気信号を光出力データ信号ＯＵＴ＿ＯＰに変換する電気／光変換回路ＥＯＣを備えている。

また、ＳＤ＿ＢＬＫは、入力系回路として以下の構成を備えている。すなわち、ＯＥＣからの微小なデータ信号を所定電圧レベルのデータ信号に増幅する入力回路ＩＦ＿Ｉと、クロック信号発生回路ＣＬＫ＿ＧＥＮが生成したクロック信号ＣＬＫｉｎを元に、入力回路ＩＦ＿Ｉが出力するデータ信号Ｄｉｎからデータ信号Ｄｏｕｔおよびクロック信号ＣＬＫｏｕｔを再生する信号再生回路ＣＤＲと、ＣＬＫｏｕｔを用いてシリアルデータとなるＤｏｕｔをパラレルデータ信号ＤＡＴｏに変換しかつＣＬＫｏｕｔの分周クロックＣＬＫｏｕｔＤｉｖを出力するパラレル／シリアル変換回路ＳＰＣである。

上位層論理ブロックＰＵは、このＣＬＫｏｕｔＤｉｖとＤＡＴｏを受けて所定の情報処理を行う。また、ＳＤ＿ＢＬＫは、出力系回路として、ＰＵからのパラレルデータ信号ＤＡＴｉを、クロック信号発生回路ＣＬＫ＿ＧＥＮが生成したクロック信号ＣＬＫｉｎに同期するシリアルデータ信号に変換すると同時にＰＵへＣＬＫｉｎの分周クロックを出力する信号多重化回路（パラレル／シリアル変換回路）ＰＳＣと、そのシリアルデータ信号に基づいた所定の電気信号によって電気／光変換回路ＥＯＣを駆動する出力回路ＩＦ＿Ｏを備えている。

また、図２は、バンバン出力位相比較器を用いた典型的なフェーズロックドループ回路の構成を示す図である。図２に示したフェーズロックドループ回路は、バンバン出力位相比較器ＢＰＤと、チャージポンプＣＰと、アナログローパスフィルタＬＰＦと、電圧制御発振器ＶＣＯと、分周器ＤＩＶによって構成される。バンバン出力位相比較器ＢＰＤは、リファレンスクロック信号ＲＥＦ＿ＩＮと、フィードバッククロック信号ＦＥＢ＿ＩＮの位相を比較し、位相比較結果を出力する。

この位相比較結果は、典型的には、フィードバッククロックの位相が早い、または、遅い、の２値のデジタル出力であるが、３値以上のデジタル値で出力する構成も可能である。チャージポンプＣＰは、バンバン出力位相比較器ＢＰＤが出力したデジタル信号に応じてアナログ制御電圧ノードＡＮに一定時間電流を流しこむ、あるいは、アナログ制御電圧ノードＡＮから一定時間電流を引き抜くことで、アナログ制御電圧ＡＮの電圧を変化させる。

電圧制御発振器ＶＣＯは、アナログ制御電圧ＡＮを受けてクロック信号ＶＣＯＯＵＴを出力する発振回路である。クロック信号ＶＣＯＯＵＴの周波数は、アナログ制御電圧ノードＡＮの電圧によって変化する。分周器ＤＩＶは、電圧制御発振器ＶＣＯが出力したクロック信号ＶＣＯＯＵＴを分周したクロックＦＥＢ＿ＩＮを出力する。分周器ＤＩＶの分周比がフェーズロックドループ全体の逓倍比となる。分周比は、典型的には１以上の整数であるが、デルタシグマ変調等の手段を用いて実効的に非整数にする場合もある。

以上の構成要素を図２に示したようにループの中に組み入れることで、図２に示したフェーズロックドループ回路は、初期ロック動作が完了した後は、リファレンスクロック信号ＲＥＦ＿ＩＮと、フィードバッククロック信号ＦＥＢ＿ＩＮの周波数および位相が一致することになる。この結果、クロック信号ＶＣＯＯＵＴの周波数は、リファレンスクロック信号ＲＥＦ＿ＩＮの周波数に、分周器ＤＩＶの分周比を掛けたものとなる。以上のように、図２に示したバンバン出力位相比較器を用いたフェーズロックドループ回路によれば、所望の周波数のクロック信号ＶＣＯＯＵＴを得ることが可能である。

ちなみに、図１のような光通信システムでは、数十Ｇｂｐｓを超える高速のデータを正しく送受信するために、高速かつ低ジッタなクロック信号ＣＬＫｉｎを生成する必要がある。特に、クロック信号ＣＬＫｉｎに含まれる高周波のジッタはＣＤＲが出力する再生ＣＬＫｏｕｔ、および、パラレル／シリアル変換が出力する電気信号に含まれるジッタに、直接変換されることになるため、クロック信号ＣＬＫｉｎに含まれる高周波のジッタをいかに減らすかが、光通信システム全体の性能向上のために重要である。

また、図２に示したバンバン出力位相比較器を用いたフェーズロックドループ回路は、バンバン出力位相比較器の量子化誤差が原因で、フェーズロックドループのロックが外れやすいという問題がある。このため、フェーズロックドループ全体のループ帯域を高くすることが難しい。この問題は、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相差の絶対値のみを２値（あるいは多値）のデジタル値として出力するバンバン出力位相比較器の代わりに、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相差に比例するアナログ信号として出力するアナログ出力位相比較器、を使うことで解決できる。

しかしながら、アナログ出力位相比較器は、アナログ要素が入るため設計が難しい、アナログ要素が電源雑音等の雑音の影響を受けやすい、高速動作させることが難しいため高い周波数のリファレンスクロックを使う用途では適用が難しい、といった問題がある。

上記の問題を鑑みて、特許文献１では、設計が容易なバンバン出力位相比較器を用いて、高いループ帯域を持つフェーズロックドループ回路を実現することができる、デジタルのフィードフォワード経路をもつフェーズロックドループ回路を開示している。

次に、図３は特許文献１で開示されたバンバン出力位相比較器を用いたデジタルフィードフォワード経路をもつフェーズロックドループ回路の構成図を示す図である。図３に示したバンバン出力位相比較器を用いたデジタルフィードフォワード経路をもつフェーズロックドループ回路は、バンバン出力位相比較器ＢＰＤと、チャージポンプＣＰと、アナログローパスフィルタＬＰＦと、デジタル制御付電圧制御発振器ＤＶＣＯと、分周器ＤＩＶと、デジタル制御信号発生回路ＤＡ、とによって構成される。

デジタル制御信号発生回路ＤＡは、バンバン出力位相比較器ＢＰＤが出力した位相比較結果をもとに、デジタル制御信号ＤＮを出力する。デジタル制御付電圧制御発振器ＤＶＣＯは、アナログ制御電圧ＡＮ、および、デジタル制御信号ＤＮ、を受けてクロック信号ＶＣＯＯＵＴを出力する発振回路である。

クロック信号ＶＣＯＯＵＴの周波数は、アナログ制御電圧ノードＡＮの電圧、および、デジタル制御信号ＤＮによって変化する。アナログ制御電圧ノードＡＮの電圧は、バンバン出力位相比較器ＢＰＤの出力をチャージポンプＣＰおよびアナログローパスフィルタＬＰＦによってフィルタリングしたものである。それに対して、デジタルのフィードフォワード経路のデジタル制御信号ＤＮは、バンバン出力位相比較器ＢＰＤが出力した２値あるいは多値のデジタル値の位相比較結果をフィルタリングすることなく、直接、デジタル制御付電圧制御発振器ＤＶＣＯに入力され、出力クロックＶＣＯＯＵＴの周波数を変化させる。そのため、バンバン出力位相比較器ＢＰＤの位相比較結果が、短時間で出力クロックＶＣＯＯＵＴの周波数に反映されるまでの時間が非常に短く、フェーズロックドループ回路のループ帯域を高くできる。

その一方で、デジタルのフィードフォワード経路のデジタル制御信号ＤＮは、バンバン出力位相比較器ＢＰＤの出力であるため、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮとの位相差の符号のみで決まり、位相差の絶対量にはよらない。このため、デジタルフィードフォワード経路の、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮとの位相差が、出力クロックＶＣＯＯＵＴの周波数をどれだけ変化させるかという比率（ゲイン）は、実効的に、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相差が小さい場合には大きく、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相差が大きい場合には小さい、ことになる。

フェーズロックドループのロック外れは、一般的に、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相差が大きい場合に、過剰な制御をかかることで発生する。デジタルフィードフォワード経路のゲインは、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相差が大きい場合にはが小さいため、フェーズロックドループのロック外れが起こりにくいという利点がある。

以上のように、図３に示したバンバン出力位相比較器を用いたフェーズロックドループ回路によれば、所望の周波数のクロック信号ＶＣＯＯＵＴを得ることが可能であった。また、特許文献１で開示されたバンバン出力位相比較器を用いたデジタルフィードフォワード経路をもつフェーズロックドループ回路によれば、設計の容易なバンバン出力位相比較器を用いたフェーズロックドループにおいて、ループのロック外れを起こさずに、高いループ帯域を実現することが可能であった。

特開２００２−９６２９号公報

しかしながら、前記の光通信システムでは、近年、数十Ｇｂｐｓを超える高速通信が行われており、１ビット当たりの時間が非常に短くなっている。正しい信号の送受信を行うためには、クロックのジッタを１ビット当たりの時間に対して十分小さくする必要があり、クロック信号発生回路ＣＬＫ＿ＧＥＮが発生するジッタを可能な限り小さくする必要がある。そのためには、ループ帯域を最適化する必要がある。以下、これについて説明する。

図４は、本願発明者が、発明に先立ちＰＬＬの位相雑音の周波数依存性について検討した図面である。すなわち、フェーズロックドループ回路の出力クロックの位相雑音の周波数依存性について、概念的に示した図である。グラフの横軸は中心発振周波数からのオフセット周波数、縦軸はそのオフセット周波数でのノイズ量を表している。図４に示した位相雑音のグラフを全オフセット周波数について積分したものが、フェーズロックドループ回路の出力クロックのジッタに相当する。したがって、ジッタ低減のためには、位相雑音を下げることが必要である。

典型的なフェーズロックドループ回路の位相雑音の周波数成分は、図４に示した（１）から（４）までの要素によって決まる。図４の（１）で示したオフセット周波数が低い領域では、フェーズロックドループによるフィードバック制御により、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相が同期しているため、出力クロック信号ＶＣＯＯＵＴの位相雑音は、リファレンスクロック信号ＲＥＦ＿ＩＮの位相雑音で決まっている。

また、図４の（２）で示したオフセット周波数の領域では、位相雑音の大きさはオフセット周波数によらずほぼ一定となる。この一定部分の位相雑音の大きさは、位相比較器や分周器の雑音等の、フェーズロックドループ回路の内部で発生する雑音の大きさで決まる。

そして、図４の（３）で示した位相雑音の一定部分の右端の周波数は、フェーズロックドループのループ帯域と等しい。

最後に、図４の（４）で示したオフセット周波数がフェーズロックドループのループ帯域よりも高い領域では、電圧制御発振器ＶＣＯを、フィードバックループ内に組み入れずに単体で動作させたときの位相雑音が、そのまま出力クロック信号ＶＣＯＯＵＴの位相雑音となる。これは、フェーズロックドループのフィードバック制御が利かないためである。

通常、電圧制御発振器ＶＣＯの単体の位相雑音は、高周波領域では熱雑音に由来するため、位相雑音の傾きは、−２０ｄＢｃ／ｄｅｃとなる。図４では、電圧制御発振器ＶＣＯの単体の位相雑音を鎖線で示した。前述のように、図４に示した位相雑音のグラフを全オフセット周波数について積分したものが、フェーズロックドループ回路の出力クロックのジッタに相当する。

したがって、ジッタ低減のためには、前述の（１）から（４）までの各領域で、位相雑音を下げることが有効である。しかしながら、フェーズロックドループ回路の設計時には、通常、リファレンスクロック信号は外部から与えられるものであるため、（１）のリファレンスクロック由来の位相雑音は減らすことができない。また、（２）のフェーズロックドループ内部の回路要素の雑音に起因する出力クロックの位相雑音と、（４）のＶＣＯ単体の位相雑音に起因する出力クロックの位相雑音は、回路を構成するデバイス自体が発生する雑音が主因であるため、本質的には電流を増やしてデバイスサイズを大きくする以外に雑音を減らす手段がないため、雑音を減らすと、消費電力が大きくなる、というトレードオフがある。

これに対して、（３）のフェーズロックドループのループ帯域を、最適な値に設定できれば、消費電力を増加させることなくジッタを最小化できる。実際、（３）のフェーズロックドループのループ帯域を、図４の、フェーズロックドループ内部の回路要素に起因する位相雑音を示す実線と、ＶＣＯ単体の位相雑音に起因する出力クロックの位相雑音を示す点線と、が交わる周波数（Ａ）に設定することができれば、位相雑音を全オフセット周波数について積分したもの、すなわち、フェーズロックドループ回路の初期ロック完了後の定常動作時の出力クロックのジッタが最小になる。

一方、前記の光通信システムの送受信器では、近年、複数の伝送レートに対応する必要がでている。前述のように、光通信システムの伝送レートは年々高速化している。そのため、新しく開発される送受信器は、通信の相手先が高速の伝送レートに対応している場合には高速通信を行う一方で、通信の相手先が旧来からある遅い伝送レートのみに対応している場合には遅い伝送レートで通信する必要がある。

そのため、フェーズロックループ回路は、複数の周波数のクロックを切り替えて出力できることが求められる。さらに、この出力クロックを異なる周波数に切り替えるのにかかる時間には、システム設計上の許容される上限の時間があることが普通である。フェーズロックループ回路において、出力クロックを異なる周波数に切り替えるのに必要な時間は、初期ロック時間と呼ばれる。初期ロック時間は、典型的には、フェーズロックループ回路の時定数に比例する。フェーズロックループ回路の時定数はループ帯域の逆数であることを考えると、初期ロック時間の短縮には、フェーズロックループ回路のループ帯域を可能な限り大きくすることが有効である。

以上の考察から、フェーズロックループ回路のループ帯域を、初期ロック動作時には可能な限り大きくする一方で、初期ロック完了後の定常動作時には前述の図４（Ａ）に設定することができれば、短時間での出力クロック周波数切り替えと、低出力クロックジッタを両立する、理想的なフェーズロックループ回路を得ることができる。

そして前述のように、もし、初期ロック完了後の定常動作時に、フェーズロックドループ回路のループ帯域を、図４の（２）で示したフェーズロックドループ内部の回路要素に起因する位相雑音と、図４の（４）で示したＶＣＯ単体の位相雑音に起因する出力クロックの位相雑音と、が等しくなる周波数に設定することができれば、フェーズロックドループ回路の出力クロックのジッタが、与えられたリファレンスクロック信号および消費電力のもとで最小になる。

しかしながら、ここで問題になるのは、図４の（２）で示したフェーズロックドループ内部の回路要素に起因する位相雑音や、図４の（４）で示したＶＣＯ単体の位相雑音がいくつになるかは、フェーズロックドループ回路を実際に作った後でないと正確に予測できないことである。もちろん、回路シミュレーションおよびデバイスシミュレーションといった手段で、ある程度の精度で予測をつけることは可能であるが、フェーズロックドループ回路周辺の配線から、容量性あるいは誘導性の結合によって、フェーズロックドループ回路本体に回り込んでくる雑音、あるいは、電源・グランド系の雑音など、実際に集積回路を作ることなしに大きさを正確予測することは難しい。

これらの雑音によって、フェーズロックドループ内部の回路要素に起因する位相雑音や、ＶＣＯ単体の位相雑音は、大きな影響を受ける。さらに、集積回路１チップごとにデバイスの特性ばらつきがあるため、出力クロックのジッタを最小にするフェーズロックドループのループ帯域は、チップ毎に異なる。したがって、定常動作時の出力クロックのジッタ最小化を実現するには、フェーズロックドループのループ帯域を動作中に可変にする仕組みが必要である。

一方、前述のように、フェーズロックドループ回路の出力クロック周波数の切り替えを短時間で行うためには、フェーズロックドループ回路が初期ロック動作中にあるときの、フェーズロックドループのループ帯域を可能な限り大きくする必要がある。しかしながら、一旦、フェーズロックドループ回路が初期ロックを完了して定常動作状態になった後は、出力クロックジッタの最小化のために、フェーズロックドループのループ帯域は前述の図４（Ａ）に設定する必要がある。すなわち、フェーズロックドループのループ帯域を動作中に可変にする仕組みが必要である。

一方、従来のフェーズロックドループのループ帯域は、主に、前述の図３のアナログローパスフィルタＬＰＦの時定数で決まっている。アナログローパスフィルタＬＰＦの時定数は、通常、アナログローパスフィルタＬＰＦを構成する容量素子と抵抗素子の特性値の組み合わせで決まっているため、従来のフェーズロックドループ回路の動作中にフェーズロックドループのループ帯域を変化させるには、アナログローパスフィルタＬＰＦを構成する容量素子あるいは抵抗素子の特性値を変化させる必要がある。

しかしながら、フェーズロックドループ回路の動作中に、アナログローパスフィルタＬＰＦを構成する容量素子あるいは抵抗素子の特性値を大きく変化させることは難しい。そこで、あらかじめ特性値の異なる複数の容量素子あるいは抵抗素子を用意しておいて、動作中にそれらを切り替えて使用する方法が取られる。この方法は、使用する可能性がある容量素子あるいは抵抗素子を、設計時にあらかじめ全て予測して用意しておかなければならないため無駄が大きいという欠点がある。とくに、容量素子あるいは抵抗素子は、大規模集積回路（ＬＳＩ）上でトランジスタに比べて非常に大きな面積を占有するため、複数の特性値の素子をあらかじめ用意しておくことは、製品のコストアップにつながり受け入れがたい場合がある。

本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、アナログローパスフィルタＬＰＦの時定数を変更することなく、フェーズロックドループ回路のループ帯域を動作中に可変とする手段を提供し、さらにそれを用いて、フェーズロックドループ回路のループ帯域を常に最適な値に制御する手段を提供することにある。

特に、バンバン出力の位相比較器を用いたデジタルのフィードフォワード経路をもつフェーズロックドループ回路において、デジタル系のゲインを調整してフェーズロックドループのループ帯域を最適にすることで出力クロックのジッタを最小化するようにする。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本発明における半導体回路装置の例を以下に示す。入力されたリファレンスクロック信号の周波数を逓倍した出力クロック信号を出力するフェーズロックドループ回路を有する半導体回路装置であって、第1発振周波数制御信号と第２発振周波数制御信号とが入力され、前記第1及び第２発振周波数制御信号に基づいて前記出力クロック信号を出力する電圧制御発振器と、前記出力クロック信号が入力され、前記出力クロック信号を分周したフィードバッククロック信号を出力する分周器と、前記リファレンスクロック信号と前記フィードバッククロック信号とが入力され、前記リファレンスクロック信号と前記フィードバッククロック信号との位相に基づいて位相比較結果信号を出力する位相比較器と、前記位相比較結果信号が入力され、前記位相比較結果信号に基づき出力ノードの電圧を変化させるチャージポンプと、前記出力ノードの電圧変化の一部をフィルタリングする低域通過フィルタと、を有し前記第1発振周波数制御信号を出力する第1フィードフォワード回路と、前記位相比較結果信号が入力され、前記位相比較結果信号を前記第1フィードフォワード回路よりもカットオフ周波数が高い低域通過フィルタによってフィルタリングした前記第２発振周波数制御信号を出力する第２フィードフォワード回路と、を有し、前記第２発振周波数制御信号の変化の大きさに対する、前記出力クロック信号の周波数の変化の大きさの比を示す第２発振周波数制御信号ゲインが可変であることを特徴とする。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、フェーズロックドループ回路のループ帯域を動作中に可変とする簡単な仕組みを提供し、短時間での出力クロック周波数切り替えと、低出力クロックジッタを両立する、理想的なフェーズロックドループ回路が実現可能になる。

本発明におけるフェーズロックドループ回路において、それを含めた光通信システムの構成例を示すブロック図である。 図１の光通信システムのクロック生成回路において、従来用いられているフェーズロックループ回路の典型的な構成例を示すブロック図である。 図２の典型的なフェーズロックドループの欠点を改良するために、デジタルのフィードフォワード経路を追加したフェーズロックループ回路の構成例を示すブロック図である。 フェーズロックドループの出力クロックの位相雑音の周波数特性を示す説明図である。 本発明の実施の形態１によるフェーズロックドループ回路において、その構成例を示すブロック図である。 本発明の実施の形態１によるフェーズロックドループ回路において、図５のゲイン可変デジタル制御信号発生器の詳細な構成例を示すブロック図である。 本発明の実施の形態１によるフェーズロックドループ回路において、図５のデジタル制御付電圧制御発振器の詳細な構成例を示すブロック図である。 本発明の実施の形態２によるフェーズロックドループ回路において、その構成例を示すブロック図である。 本発明の実施の形態２によるフェーズロックドループ回路において、図８の可変デジタル制御付電圧制御発振器の詳細な構成例を示すブロック図である。 本発明の実施の形態３によるフェーズドロックループ回路において、その構成例を示すブロック図である。 本発明の実施の形態３によるフェーズロックドループ回路において、図１０のロック検出回路の詳細な構成例を示すブロック図である。 本発明の実施の形態３によるフェーズロックドループ回路において、図１０のロック検出回路の詳細な構成例を示すブロック図である。 本発明の実施の形態４によるフェーズロックドループ回路において、その構成例を示すブロック図である。 本発明の実施の形態４によるフェーズロックドループ回路において、図１２のジッタ量測定回路の詳細な構成例を示すブロック図である。 本発明の実施の形態５によるフェーズロックドループ回路において、その構成例を示すブロック図である。 本発明の実施の形態５によるフェーズロックドループ回路において、図１４のジッタ量測定回路の詳細な構成例を示すブロック図である。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本発明の実施の形態によるフェーズロックドループ回路は、バンバン出力位相比較器を用いたデジタルのフィードフォワード経路をもつフェーズロックドループ回路において、デジタルのフィードフォワード経路のゲイン、すなわち、電圧制御発信器のデジタルのフィードフォワード入力に対する出力クロック周波数の変化量の比率、を外部からの制御によって可変にしていること、を特徴とする。

デジタルのフィードフォワード経路は、バンバン出力位相比較器の出力結果をアナログローパスフィルタＬＰＦで平均化することなく、直接、電圧制御発信器に入力するため、生来的に非常に高いループ帯域を持っている。そのため、デジタルのフィードフォワード経路のゲインを大きくするとフェーズロックドループのループ帯域は上がり、デジタルのフィードフォワード経路のゲインを小さくするとフェーズロックドループのループ帯域は下がることになる。

一方、通常、フィードバックループの設計では、広帯域のフィードフォワード経路のゲインを上げることは、ループ全体の安定性を損ないやすいことから避けられる。しかしながら、前述のように、バンバン出力位相比較器を用いたデジタルのフィードフォワード経路をもつフェーズロックドループ回路においては、デジタルのフィードフォワード経路は、バンバン出力位相比較器の出力であるため、リファレンスクロック信号とフィードバッククロック信号との位相差の符号のみで決まり、位相差の絶対量にはよらない。

このため、デジタルフィードフォワード経路の、リファレンスクロック信号とフィードバッククロック信号との位相差が、電圧制御発信器の出力クロックの周波数をどれだけ変化させるかという比率は、リファレンスクロック信号とフィードバッククロック信号の位相差が小さい場合には大きく、リファレンスクロック信号とフィードバッククロック信号の位相差が大きい場合には小さい、という関係にある。よって、デジタルのフィードフォワード経路のゲインを変化させても、フェーズロックドループ全体のループ安定性への影響は小さい。

本発明の別の実施の形態によるフェーズロックドループ回路は、前述のデジタルのフィードフォワード入力に対する出力クロック周波数の変化量の比率を、フェーズロックドループ回路が初期ロック動作中であるときには大きくし、初期ロック動作が完了して定常動作に入った後には小さくすること、を特徴とする。前述のように、フェーズロックループ回路のループ帯域を初期ロック動作時には可能な限り大きくする一方で、初期ロック完了後の定常動作時にはフェーズロックループ回路のループ帯域をより小さな最適値に設定することができれば、短時間での出力クロック周波数切り替えと、低出力クロックジッタを両立する、理想的なフェーズロックループ回路を得ることができる。

本実施の形態によるフェーズロックドループ回路は、デジタルのフィードフォワード入力に対する出力クロック周波数の変化量の比率を、フェーズロックドループ回路が初期ロック動作中であるか、初期ロック完了後の定常動作中であるかで切り替えることで、短時間での出力クロック周波数切り替えと、低出力クロックジッタを両立することができる。

本発明の別の実施の形態によるフェーズロックドループ回路は、初期ロック完了後の定常動作中に、フェーズロックドループ回路の出力クロックのジッタの大きさを測定し、測定結果に基づいて、前述のデジタルのフィードフォワード入力に対する出力クロック周波数の変化量の比率を変化させること、を特徴とする。

この結果、初期ロック完了後の定常動作時に、フェーズロックドループのループ帯域を前述の図４（Ａ）で示した最適値に設定して出力クロックジッタを最小化することができる。

これにより、フェーズロックドループ回路のループ帯域を動作中に可変とし、それを用いて、フェーズロックドループ回路が初期ロック動作をしている時には、フェーズロックループのループ帯域を可能な限り大きくする一方で、初期ロック完了後の定常動作時には、フェーズロックドループのループ帯域をより小さな最適値に設定することで、短時間での出力クロック周波数切り替えと、低出力クロックジッタを両立できる。

なお、以下に発明の実施の例を記載する。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図５は、本発明の実施の形態１によるフェーズロックドループ回路において、その構成例を示すブロック図である。図５に示すフェーズロックドループ回路は、バンバン位相比較器ＢＰＤと、チャージポンプＣＰと、アナログローパスフィルタＬＰＦと、ゲイン可変デジタル制御信号発生器ＥＤＡと、デジタル制御付電圧制御発振器ＤＶＣＯと、分周期ＤＩＶと、を備えている。

バンバン出力位相比較器ＢＰＤは、リファレンスクロック信号ＲＥＦ＿ＩＮと、フィードバッククロック信号ＦＥＢ＿ＩＮの位相を比較し、位相比較結果ＢＰＤＲＥＳを出力する。位相比較結果ＢＰＤＲＥＳは、典型的には、フィードバッククロックの位相が早い、または、遅い、の２値のデジタル出力であるが、３以上の整数Ｎ値のデジタル値で出力する構成も可能である。

チャージポンプＣＰは、位相比較器結果ＢＰＤＲＥＳに応じてチャージポンプ出力ノードＣＮに一定時間電流を流しこむ、あるいは、チャージポンプ出力ノードＣＮから一定時間電流を引き抜くことで、チャージポンプ出力ノードＣＮの電圧を変化させる。アナログローパスフィルタＬＰＦは、典型的には、容量素子および抵抗素子、および、場合によってはいくつかアクティブ回路によって構成されており、チャージポンプ出力ノードＣＮを平均化あるいはローパスフィルタリングして、アナログ制御電圧ノードＡＮに出力する。

ゲイン可変デジタル制御信号発生器ＥＤＡは、バンバン出力位相比較器ＢＰＤが出力した位相比較結果ＢＰＤＲＥＳをもとに、デジタル制御信号ＤＮを出力する。このとき、位相比較結果ＢＰＤＲＥＳに対する、デジタル制御信号ＤＮの大きさの比率、すなわち、デジタルのフィードフォワード系のゲインを外部からの制御信号ＧＣＯＮＴで制御（変更）することが可能となっている。デジタル制御付電圧制御発振器ＤＶＣＯは、アナログ制御電圧ＡＮ、および、デジタル制御信号ＤＮ、を受けてクロック信号ＶＣＯＯＵＴを出力する発振回路である。

クロック信号ＶＣＯＯＵＴの周波数は、アナログ制御電圧ノードＡＮの電圧、および、デジタル制御信号ＤＮによって変化する。分周期ＤＩＶは、クロック信号ＶＣＯＯＵＴを分周したクロックＦＥＢ＿ＩＮを出力する。分周器ＤＩＶの分周比がフェーズロックドループ全体の逓倍比となる。分周比は、典型的には１以上の整数であるが、デルタシグマ変調等の手段を用いて実効的に非整数にすることも可能である。

前述のように、フェーズロックドループのループ帯域は、デジタルのフィードフォワード経路のゲインによって変更可能である。したがって、本実施の形態１によるフェーズロックドループ回路を用いることで、代表的には、デジタルのフィードフォワード系のゲインを外部からの制御信号によって変更するという簡単な仕組みで、フェーズロックループ回路のループ帯域を動作中に変更することが可能になる。

図６は、本発明の実施の形態１によるフェーズロックドループ回路において、ゲイン可変デジタル制御信号発生器ＥＤＡの構成例を示すブロック図である。図６に示したゲイン可変デジタル制御信号発生器ＥＤＡの構成例は、電圧発生回路ＶＧＥＮと、電圧切り替えスイッチＶＳＷと、を備えている。電圧発生回路ＶＧＥＮは、バンバン出力位相比較器ＢＰＤが出力した位相比較結果ＢＰＤＲＥＳがＮ値のデジタル値であることに対応して、合計Ｎレベルの電圧をノードＶ１からＶＮに出力する。

ここで、Ｎレベルの電圧出力Ｖ１からＶＮは、典型的にはＶ１を最低電圧、ＶＮを最高電圧とした上で、Ｖ１の電圧とＶＮの電圧の間を抵抗による分圧等の手段を用いて等間隔に分割したものとする構成が考えられるが、実際には必ずしも互いに相異なるものではなく、Ｖ１からＶＮのうちのいくつかを同じ電圧とする構成もありえる。これに加えて、電圧発生回路ＶＧＥＮには、外部からの制御信号ＧＣＯＮＴが入力される。

電圧発生回路ＶＧＥＮは、外部からの制御信号ＧＣＯＮＴに応じて、出力電圧Ｖ１からＶＮの電圧値を変更する。外部からの制御信号ＧＣＯＮＴは典型的にはデジタルの制御コードとして与えられるが、外部からの制御信号ＧＣＯＮＴをアナログ電圧値として与える構成も可能である。電圧切り替えスイッチＶＳＷは、ゲイン可変デジタル制御信号発生器ＥＤＡの出力となるデジタル制御信号ＤＮを、バンバン出力位相比較器ＢＰＤが出力した位相比較結果ＢＰＤＲＥＳに応じて、電圧発生回路ＶＧＥＮが出力したＮレベルの電圧ノードＶ１からＶＮのいずれかに切り替える。これにより、デジタル制御信号ＤＮは、Ｎ値のデジタル値である位相比較結果ＢＰＤＲＥＳに応じて、Ｎレベルの電圧をとることになる。

以上、図６に示したゲイン可変デジタル制御信号発生器ＥＤＡの構成例によれば、バンバン出力位相比較器ＢＰＤが出力した位相比較結果ＢＰＤＲＥＳに応じてデジタル制御信号ＤＮを出力でき、さらに位相比較結果ＢＰＤＲＥＳに対する、デジタル制御信号ＤＮの大きさ（電圧）の比率、すなわち、デジタルのフィードフォワード系のゲインを外部からの制御信号ＧＣＯＮＴで変更することが可能となっている。

図７は、本発明の実施の形態１によるフェーズロックドループ回路において、デジタル制御付電圧制御発振器ＤＶＣＯの構成例を示す図である。図７に示した、デジタル制御付電圧制御発振器ＤＶＣＯの構成例は、リングオシレータＲＩＮＧＯＳＣと、アナログ制御トランジスタＴＲＡＣＴＲＬと、デジタル制御トランジスタＴＲＤＣＴＲＬと、安定化容量ＣＬＶＳＳと、で構成される。

リングオシレータＲＩＮＧＯＳＣは、奇数個のＣＭＯＳインバータ回路をリング状に縦続接続して継続的に発振するリングオシレータとしたものである。リングオシレータＲＩＮＧＯＳＣを構成するインバータのいずれかの出力を、デジタル制御付電圧制御発振器ＤＶＣＯの出力クロックＶＣＯＯＵＴとする。

図７では５個のＣＭＯＳインバータで構成されるリングオシレータを示したが、３以上の奇数個のＣＭＯＳインバータを縦続接続することで、それぞれ異なる発振周波数のリングオシレータを得ることが可能である。また、低出力クロックジッタを求められることが多いフェーズロックドループ回路では、差動入力・差動出力の完全差動アンプをリング状に縦続接続することで、リングオシレータを構成することがある。

この場合、リングを１周するときのゲインが負になるように、差動信号線を必要に応じて入れ替えることで、リングオシレータを奇数に限らず２以上の任意の整数Ｍ個の差動アンプで構成することが可能である。アナログ制御トランジスタＴＲＡＣＴＲＬは、ソース端子が接地されており、アナログ制御電圧ＡＮをゲート端子に入力して、ドレイン端子がローカル接地電位ＬＶＳＳに接続されているＮＭＯＳＦＥＴである。

アナログ制御電圧ＡＮによって、アナログ制御トランジスタＴＲＡＣＴＲＬのドレイン電流、すなわち、リングオシレータＲＩＮＧＯＳＣ全体の電流、が制御されることになる。リングオシレータＲＩＮＧＯＳＣ全体に流れる電流が大きいときにはリングオシレータＲＩＮＧＯＳＣの出力クロックＶＣＯＯＵＴの周波数が高くなり、リングオシレータＲＩＮＧＯＳＣ全体に流れる電流が小さいときにはリングオシレータＲＩＮＧＯＳＣの出力クロックＶＣＯＯＵＴの周波数が低くなるため、アナログ制御電圧ＡＮによって出力クロックＶＣＯＯＵＴの周波数を制御することが可能となる。

そして、アナログ制御信号ＡＮは、バンバン位相比較器ＢＰＤの位相比較出力ＢＰＤＲＥＳを、チャージポンプＣＰと、アナログローパスフィルタＬＰＦによってローパスフィルタリングしたものである。このため、アナログ制御信号ＡＮの変化の時定数は、出力クロックＶＣＯＯＵＴの時定数（発振周波数の逆数）に比べて十分に長い。このとき、リングオシレータＲＩＮＧＯＳＣの各インバータのＮＭＯＳＦＥＴのソース端子が接続しているローカルグラウンドノードＬＶＳＳの電圧は、リングオシレータＲＩＮＧＯＳＣの各インバータが切り替わりにより発生するノイズの影響をなるべく受けないようにすることが重要である。そうしなければ、インバータが切り替わりにより発生するノイズが、そのまま、デジタル制御付電圧制御発振器ＤＶＣＯの出力クロックＶＣＯＯＵＴのジッタとなって、外部に出力されてしまうことになる。

安定化容量ＣＬＶＳＳは、電源電圧ＶＤＤと、リングオシレータＲＩＮＧＯＳＣの各インバータのＮＭＯＳＦＥＴのソース端子が接続しているローカルグラウンドノードＬＶＳＳとの間に接続されている容量であり、ローカルグラウンドノードＬＶＳＳの変化の時定数を、アナログ制御信号ＡＮの変化の時定数と同程度、すなわち、出力クロックＶＣＯＯＵＴの時定数（発振周波数の逆数）十分に長くする役割を果たしている。

デジタル制御トランジスタＴＲＤＣＴＲＬは、ＭＯＳＦＥＴのゲート容量を利用した可変容量素子であり、リングオシレータＲＩＮＧＯＳＣを構成するいずれかのインバータの出力ノードがゲート端子に、デジタル制御電圧ＤＮをソース端子およびドレイン端子に接続されている。ＭＯＳＦＥＴのゲート容量は、ＭＯＳＦＥＴのゲート領域に集まるキャリアの濃度によって決まるため、ソース・ドレイン端子の電圧によってわずかに変化する。したがって、本構成におけるデジタル制御トランジスタＴＲＤＣＴＲＬでは、デジタル制御電圧ＤＮをデジタル的に変化させることで、ゲート端子からみえる容量、すなわち、リングオシレータＲＩＮＧＯＳＣを構成するいずれかのインバータの出力ノードの負荷容量を、わずかに変化させることが可能である。

また、このソース・ドレイン端子の制御によるゲート容量の変化は、ＭＯＳＦＥＴそのものの最高動作速度と同程度に高速に行うことが可能である。したがって、本構成におけるデジタル制御トランジスタＴＲＤＣＴＲＬを用いることで、デジタル制御電圧ＤＮの高速な変化に応じて、リングオシレータＲＩＮＧＯＳＣが出力するクロックＶＣＯＯＵＴの周波数を、わずかに変化させることが可能である。

なお、図７に示したデジタル制御付電圧制御発振器ＤＶＣＯの構成例においては、デジタル制御トランジスタＴＲＤＣＴＲＬを、出力クロックノードＶＣＯＯＵＴに1個、付加しているが、デジタル制御トランジスタＴＲＤＣＴＲＬは必ずしも1個である必要はなく、またＶＣＯＯＵＴである必要はない。したがって、リングオシレータＲＩＮＧＯＳＣを構成するいずれか1つ、あるいは複数のインバータの出力ノードにデジタル制御トランジスタＴＲＤＣＴＲＬを付加する構成も可能である。

以上、本実施の形態１によるフェーズロックドループ回路を用いることで、代表的には、デジタルのフィードフォワード系のゲインを外部からの制御信号によって変更するという簡単な仕組みで、フェーズロックループ回路のループ帯域を動作中に変更することが可能になる。
（実施の形態２）
図８は、本発明の実施の形態２によるフェーズロックドループ回路において、その構成例を示すブロック図である。図８に示すフェーズロックドループ回路は、バンバン位相比較器ＢＰＤと、チャージポンプＣＰと、アナログローパスフィルタＬＰＦと、デジタル制御信号発生器ＤＡと、可変デジタル制御付電圧制御発振器ＥＤＶＣＯと、分周期ＤＩＶと、を備えている。

このうち、バンバン位相比較器ＢＰＤと、チャージポンプＣＰと、アナログローパスフィルタＬＰＦと、分周期ＤＩＶは、前述の実施の形態１によるフェーズロックドループ回路のものと同一であり詳細な説明はしない。本実施の形態２によるフェーズロックドループ回路は、バンバン位相比較器ＢＰＤの位相比較結果ＢＰＤＲＥＳが、デジタルフィードフォワード系を通じて、出力クロックＶＣＯＯＵＴの周波数を変化させる係数、すなわち、デジタルフィードフォワード系のゲイン、を変化させる仕組みが、前述の実施の形態１によるフェーズロックドループ回路と異なっている。

前述の実施の形態１によるフェーズロックドループ回路が、ゲイン可変デジタル制御信号発生器ＥＤＡがバンバン位相比較器ＢＰＤの位相比較結果ＢＰＤＲＥＳの変化に対するデジタル制御電圧ＤＮの変化の係数を変化させることで、デジタルフィードフォワード系のゲインを変化させるのに対して、本実施の形態２によるフェーズロックドループ回路では、デジタルフィードフォワード系のゲイン可変の仕組みが、可変デジタル制御付電圧制御発振器ＥＤＶＣＯ自体に内蔵されていること、を特徴とする。

したがって、本実施の形態２におけるデジタル制御信号発生器ＤＡはゲイン可変の仕組みを持つ必要がない。したがって、例えば、前述の図２で示した従来のデジタルフィードフォワード経路を持つフェーズロックドループ回路におけるデジタル制御信号発生器ＤＡと同様なものを使うことができる。

図９は、本実施の形態２によるフェーズロックドループ回路において、可変デジタル制御付電圧制御発振器ＥＤＶＣＯの構成例を示す図である。図９に示した、可変デジタル制御付電圧制御発振器ＥＤＶＣＯの構成例は、リングオシレータＲＩＮＧＯＳＣと、アナログ制御トランジスタＴＲＡＣＴＲＬと、安定化容量ＣＬＶＳＳと、２以上の整数Ｋ個のデジタル制御トランジスタＴＲＤＣＴＲＬ１からＴＲＤＣＴＲＬＫと、Ｋ個のスイッチＤＳＷ１からＤＳＷＫと、で構成される。

このうち、リングオシレータＲＩＮＧＯＳＣと、アナログ制御トランジスタＴＲＡＣＴＲＬと、安定化容量ＣＬＶＳＳは、前述の図７に示した実施の形態１によるフェーズロックドループ回路におけるデジタル制御付電圧制御発振器ＤＶＣＯのものと同一であり詳細な説明はしない。

図９に示した可変デジタル制御付電圧制御発振器ＥＤＶＣＯの構成例においては、デジタルのフィードフォワード系のゲインを制御する制御信号ＧＣＯＮＴは、Ｋビットのデジタル信号となっている。Ｋ個のデジタル制御トランジスタＴＲＤＣＴＲＬ１からＴＲＤＣＴＲＬＫは、ＭＯＳＦＥＴのゲート容量を利用した可変容量素子であり、リングオシレータＲＩＮＧＯＳＣを構成するいずれかのインバータの出力ノードがゲート端子に、Ｋ個のスイッチＤＳＷ１からＤＳＷＫの出力がそれぞれ、Ｋ個のデジタル制御トランジスタＴＲＤＣＴＲＬ１からＴＲＤＣＴＲＬＫのソース端子およびドレイン端子に接続されている。

Ｋ個のスイッチＤＳＷ１からＤＳＷＫは、Ｋビットのデジタル信号であるデジタルのフィードフォワード系のゲインを制御する制御信号ＧＣＯＮＴ、の各ビット値に応じて、Ｋ個のデジタル制御トランジスタＴＲＤＣＴＲＬ１からＴＲＤＣＴＲＬＫのソース端子およびドレイン端子に接続するノードを、デジタル制御信号ＤＮ、あるいは、グラウンド電位、との間で切り替える。

こうすることで、デジタル制御信号ＤＮに応じて、Ｋ個のデジタル制御トランジスタＴＲＤＣＴＲＬ１からＴＲＤＣＴＲＬＫのうちのいくつかゲート容量、すなわち、リングオシレータＲＩＮＧＯＳＣの負荷容量がわずかに変化し、その結果、出力クロックＶＣＯＯＵＴの周波数がわずかに変化することになる。デジタルのフィードフォワード系のゲインを制御する制御信号ＧＣＯＮＴのビット設定値に応じて、Ｋ個のデジタル制御トランジスタＴＲＤＣＴＲＬ１からＴＲＤＣＴＲＬＫのうちで、デジタル制御信号ＤＮに応じて容量値が変化するものの数を変えることができる。このため、結果として、デジタル制御信号ＤＮの変化に対する出力クロックＶＣＯＯＵＴの周波数の変化の比率、すなわち、デジタルフィードフォワード系のゲイン、をＧＣＯＮＴで制御することが可能となる。

なお、Ｋ個のデジタル制御トランジスタＴＲＤＣＴＲＬ１からＴＲＤＣＴＲＬＫは、典型的には、その実効的なゲート幅の比が、１から２＾（Ｋ−１）まで、２の整数乗となるようにして、２＾Ｋ通りのデジタルフィードフォワード系のゲイン設定を可能にするように構成する。しかしながら、デジタルフィードフォワード系のゲイン設定を制御信号ＧＣＯＮＴに対して非線形になるようにしたい場合などには、Ｋ個のデジタル制御トランジスタＴＲＤＣＴＲＬ１からＴＲＤＣＴＲＬＫのゲート幅の比を、２の整数乗以外の組み合わせになるようにする構成も考えられる。

以上、本実施の形態２によるフェーズロックドループ回路を用いることで、代表的には、可変デジタル制御付電圧制御発振器ＥＤＶＣＯ自体がデジタルのフィードフォワード系のゲインを外部からの制御信号によって変更する仕組みを備えることで、フェーズロックループ回路のループ帯域を動作中に変更することが可能になる。
（実施の形態３）
図１０は、本発明の実施の形態３によるフェーズロックドループ回路において、その構成例を示すブロック図である。図１０に示すフェーズロックドループ回路は、バンバン位相比較器ＢＰＤと、チャージポンプＣＰと、アナログローパスフィルタＬＰＦと、ゲイン可変デジタル制御信号発生器ＥＤＡと、デジタル制御付電圧制御発振器ＤＶＣＯと、分周期ＤＩＶと、ロック検出回路ＬＯＣＫＤと、デジタルフィードフォワード系のゲインコントローラＧＣＴＲＬと、を備えている。

このうち、バンバン位相比較器ＢＰＤと、チャージポンプＣＰと、アナログローパスフィルタＬＰＦと、ゲイン可変デジタル制御信号発生器ＥＤＡと、デジタル制御付電圧制御発振器ＤＶＣＯと、分周期ＤＩＶは、前述の図５に示した実施の形態１によるフェーズロックドループ回路のものと同一であり詳細な説明はしない。

ロック検出回路ＬＯＣＫＤは、リファレンスクロック信号ＲＥＦ＿ＩＮと、フィードバッククロック信号ＦＥＢ＿ＩＮを入力されて、フェーズロックドループ回路が初期ロック動作中であるか、初期ロック動作を完了して定常動作に入っているか、を判定し、動作状態を示す信号を出力する。

ただし、ロック検出回路ＬＯＣＫＤの構成によっては、リファレンスクロック信号ＲＥＦ＿ＩＮと、フィードバッククロック信号ＦＥＢ＿ＩＮを直接使ってフェーズロックドループ回路の動作状態を判定するのではなく、バンバン位相比較器ＢＰＤが、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相を比較した結果ＢＰＤＲＥＳをロック検出回路ＬＯＣＫＤに入力し、これを用いてフェーズロックドループ回路の動作状態を判定する構成もありえる。

デジタルフィードフォワード系のゲインコントローラＧＣＴＲＬは、ロック検出回路ＬＯＣＫＤが出力した動作状態を示す信号を入力されて、デジタルフィードフォワード系のゲイン制御信号ＧＣＯＮＴを出力する。前述のように、フェーズロックループ回路のループ帯域を初期ロック動作時には可能な限り大きくする一方で、初期ロック完了後の定常動作時にはフェーズロックループ回路のループ帯域をより小さな最適値に設定することができれば、短時間での出力クロック周波数切り替えと、低出力クロックジッタを両立させることがする理想的なフェーズロックループ回路を得ることができる。

これを実現するために、ゲインコントローラＧＣＴＲＬは、ロック検出回路ＬＯＣＫＤが出力するフェーズロックドループ回路の動作状態に応じて、フェーズロックループ回路が初期ロック動作中であるときにはデジタルフィードフォワード系のゲインを大きくする一方で、フェーズロックループ回路が初期ロック完了後の定常動作状態にあるときにはデジタルフィードフォワード系のゲインをより小さい値に設定する。

ところで、通常、フィードバックループの設計では、広帯域のフィードフォワード経路のゲインを上げることは、ループ全体の安定性を損ないやすいことから避けられる。しかしながら、前述のように、バンバン出力位相比較器を用いたデジタルのフィードフォワード経路をもつフェーズロックドループ回路においては、デジタルのフィードフォワード経路は、バンバン出力位相比較器の出力であるため、リファレンスクロック信号とフィードバッククロック信号との位相差の符号のみで決まり、位相差の絶対量にはよらない。

このため、デジタルフィードフォワード経路の、リファレンスクロック信号とフィードバッククロック信号との位相差が、電圧制御発信器の出力クロックの周波数をどれだけ変化させるかという比率は、リファレンスクロック信号とフィードバッククロック信号の位相差が小さい場合には大きく、リファレンスクロック信号とフィードバッククロック信号の位相差が大きい場合には小さい、という関係にある。このため、デジタルのフィードフォワード経路のゲインを変化させても、フェーズロックドループ全体のループ安定性への影響は小さい。

図１１は、本実施の形態３によるフェーズロックドループ回路において、ロック検出回路ＬＯＣＫＤの構成例２例を示す図である。なお、ロック検出回路ＬＯＣＫＤは、従来のフェーズロックドループ回路の中でも基本的な回路ブロックとして使われており、これから述べる構成例以外にも、従来のフェーズロックドループ回路の中で使われているロック検出回路をそのまま使うことも可能である。

図１１Ａは、本実施の形態３によるフェーズロックドループ回路において、ロック検出回路ＬＯＣＫＤの構成例を示す図である。図１１Ａに示したロック検出回路ＬＯＣＫＤの構成例は、排他的論理和回路ＬＯＣＫＤ＿ＥＯＲと、長パルス検出回路ＬＰＷＤと、ロック判定論理ＬＫＬＯＧＩＣと、で構成される。排他的論理和回路ＬＯＣＫＤ＿ＥＯＲは、リファレンスクロック信号ＲＥＦ＿ＩＮと、フィードバッククロック信号ＦＥＢ＿ＩＮを入力されて、２信号の排他的論理和を出力する。排他的論理和演算は、２入力が異なる場合にＨとなるため、ＬＯＣＫＤ＿ＥＯＲの出力に表れるＨパルスは、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮが異なっている時間、すなわち、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相差の絶対値、に比例する時間幅のパルスとなる。

長パルス検出回路ＬＰＷＤは、排他的論理和回路ＬＯＣＫＤ＿ＥＯＲの出力に表れるＨパルスの時間幅を測定し、Ｈパルスの時間幅が、あらかじめ決められている、あるいは、外部からの制御信号によって設定される閾値ＰＷ＿ＴＨＲＥＳよりも長いかどうかを判定して出力する。

なお、ＰＷ＿ＴＨＲＥＳの最適値は、出力クロックＶＣＯＯＵＴの周波数、電圧制御発振器の生来的なジッタ特性などによって異なる。ロック判定論理ＬＫＬＯＧＩＣは、あらかじめ決められた一定時間の間に、長パルス検出回路ＬＰＷＤが長パルスを検出した場合にはフェーズロックドループ回路は初期ロック動作中であると判定し、あらかじめ決められた一定時間に長パルス検出回路ＬＰＷＤが長パルスを検出しなかった場合にはフェーズロックドループ回路は初期ロック完了済み、すなわち定常動作中であると判定する。

一般に、フェーズロックドループ回路が初期ロック動作中である場合には、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの周波数が異なっているため、ある一定時間の間に、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相差が大きくなり、長パルス検出回路ＬＰＷＤが長パルスを検出することになる。

したがって、一定時間内に、長パルス検出回路ＬＰＷＤが長パルスを検出するかどうかで、フェーズロックドループ回路が初期ロック動作中であるかどうかを判定することが可能となる。なお、この判定に用いる一定時間の最適値は、出力クロックＶＣＯＯＵＴの周波数、電圧制御発振器の生来的なジッタ特性などによって異なる。

図１１Ｂは、本実施の形態３によるフェーズロックドループ回路において、ロック検出回路ＬＯＣＫＤの別の構成例を示す図である。図１１Ｂに示したロック検出回路ＬＯＣＫＤの構成例は、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮを直接使うかわりに、バンバン位相比較器ＢＰＤが出力した位相比較結果ＢＰＤＲＥＳをロック判定論理ＬＫＬＯＧＩＣ２に入力することで、フェーズロックドループ回路が初期ロック動作中であるかどうかを判定する。

ロック判定論理ＬＫＬＯＧＩＣ２は、位相比較結果ＢＰＤＲＥＳをあらかじめ決められた一定時間観測し、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相差の符号が変化しているかどうかを観測し、一定時間内にリファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相差の符号が変化しなかった場合には、フェーズロックドループ回路は初期ロック動作中であると判定し、一定時間内にリファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相差の符号が変化した場合にはフェーズロックドループ回路は初期ロック完了済み、すなわち定常動作中であると判定する。

一般に、フェーズロックドループ回路が初期ロック動作中である場合には、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの周波数が異なっているため、ある一定時間の間に、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相差が大きくなり、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相差の符号が、長い期間変化しない。

したがって、一定時間内に、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相差の符号が変化するかどうかで、フェーズロックドループ回路が初期ロック動作中であるかどうかを判定することが可能となる。なお、この判定に用いる一定時間の最適値は、出力クロックＶＣＯＯＵＴの周波数、電圧制御発振器の生来的なジッタ特性などによって異なる。

ここで、位相比較結果ＢＰＤＲＥＳが２値のデジタル値である場合には、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相差の符号は、即ち、ＢＰＤＲＥＳがＨ／Ｌの間で変化することである。一方、位相比較結果ＢＰＤＲＥＳが３値以上のデジタル値である場合には、あらかじめリファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相差の符号変化を適切に反映するように、ＢＰＤＲＥＳのデジタル信号値に符号を定めておく必要がある。

以上、本実施の形態によるフェーズロックドループ回路は、デジタルのフィードフォワード入力に対する出力クロック周波数の変化量の比率を、フェーズロックドループ回路が初期ロック動作中であるか、初期ロック完了後の定常動作中であるかで切り替えることで、短時間での出力クロック周波数切り替えと、低出力クロックジッタを両立することができる。
（実施の形態４）
図１２は、本発明の実施の形態４によるフェーズロックドループ回路において、その構成例を示すブロック図である。図１２に示すフェーズロックドループ回路は、バンバン位相比較器ＢＰＤと、チャージポンプＣＰと、アナログローパスフィルタＬＰＦと、ゲイン可変デジタル制御信号発生器ＥＤＡと、デジタル制御付電圧制御発振器ＤＶＣＯと、分周期ＤＩＶと、ロック検出回路ＬＯＣＫＤと、ジッタ量測定回路ＪＭと、デジタルフィードフォワード系のゲインコントローラＧＣＴＲＬ２と、を備えている。

このうち、バンバン位相比較器ＢＰＤと、チャージポンプＣＰと、アナログローパスフィルタＬＰＦと、ゲイン可変デジタル制御信号発生器ＥＤＡと、デジタル制御付電圧制御発振器ＤＶＣＯと、分周期ＤＩＶと、ロック検出回路ＬＯＣＫＤは、前述の図１０に示した実施の形態３によるフェーズロックドループ回路のものと同一であり詳細な説明はしない。

前述のように、フェーズロックループ回路のループ帯域を、初期ロック動作時には可能な限り大きくする一方で、初期ロック完了後の定常動作時には前述の図４（Ａ）に設定することができれば、短時間での出力クロック周波数切り替えと、低出力クロックジッタを両立する、理想的なフェーズロックループ回路を得ることができる。

本実施の形態４によるフェーズロックドループ回路は、前述の実施の形態３によるフェーズロックループ回路と同様に、デジタルのフィードフォワード系のゲインを、フェーズロックドループ回路を、初期ロック動作中と、初期ロック完了後の定常動作中で切り替えることに加えて、フェーズロックループ回路が初期ロック完了後の定常動作時には、出力クロックＶＣＯＯＵＴのジッタ量を観測して、デジタルのフィードフォワード系のゲイン設定にフィードバックすることを特徴とする。これにより、フェーズロックドループの帯域を最適値、すなわち、前述の図４（Ａ）に設定し、出力クロックＶＣＯＯＵＴのジッタを最小化することができる。

この動作を実現するために、デジタルフィードフォワード系のゲインコントローラＧＣＴＲＬ２は以下に述べる動作を行う。デジタルフィードフォワード系のゲインコントローラＧＣＴＲＬ２は、ロック検出回路ＬＯＣＫＤによりフェーズロックドループ回路が初期ロック動作中と判定された場合には、前述の図１０に示した実施の形態３と同様に、デジタルフィードフォワード系のゲイン制御信号ＧＣＯＮＴを大きな値に設定する。

その後、ロック検出回路ＬＯＣＫＤによりフェーズロックドループ回路が初期ロックを完了して定常動作に入ったと判定された場合には、デジタルフィードフォワード系のゲインコントローラＧＣＴＲＬ２は、ジッタ量測定回路が出力するクロック出力のＶＣＯＯＵＴのジッタ量ＪＩＮＴをモニターしながら、ゲイン制御信号ＧＣＯＮＴを変化させて、クロック出力のＶＣＯＯＵＴのジッタ量ＪＩＮＴが最小になるようなゲイン制御信号ＧＣＯＮＴを探索する。

なお、最適化には、良く知られているＰＩＤ（Ｐｒｏｐｏｒｔｉｏｎａｌ‐Ｉｎｔｅｇｒａｌ‐Ｄｉｆｆｅｒｅｎｔｉａｌ）最適化や、デジタルフィードフォワード系のゲイン制御信号ＧＣＯＮＴがデジタル信号である場合には、ステップ探索あるいは全探索といった既知の手段を使うことができる。
また、一旦、デジタルフィードフォワード系のゲインコントローラＧＣＴＲＬ２が、デジタルフィードフォワード系のゲイン制御信号ＧＣＯＮＴの最適値を見つけた後は、デジタルフィードフォワード系ゲインコントローラＧＣＴＲＬ２を停止させることが可能である。その一方で、デジタルフィードフォワード系ゲインコントローラＧＣＴＲＬ２を停止させることなく常に動作させ続けることで、温度や電源電圧の変化による発振器の特性変化に伴う、ＧＣＯＮＴの最適値の変化に常に追随させるという構成も考えられる。

図１３は、本実施の形態４によるフェーズロックドループ回路において、ジッタ量測定回路ＪＭの構成例を示す図である。なお、ジッタ量測定回路ＪＭは、以下に示す構成例以外にも、従来フェーズロックドループ回路等で用いられている既知の構成のものを用いることも可能である。

図１３に示した、ジッタ量測定回路ＪＭの構成例は、排他的論理和回路ＪＭ＿ＥＯＲと、ローパスフィルタＪＭ＿ＬＰＦと、絶対値回路ＡＢＳと、で構成される。排他的論理和回路ＪＭ＿ＥＯＲは、リファレンスクロック信号ＲＥＦ＿ＩＮと出力クロック信号ＶＣＯＯＵＴの排他的論理和をとって出力する。一般に、クロック出力ＶＣＯＯＵＴのジッタが小さいときには、リファレンスクロック信号ＲＥＦ＿ＩＮのエッジと、クロック出力ＶＣＯＯＵＴのエッジがぴったり揃うことになる。したがって、この２信号の排他的論理和、すなわち排他的論理和回路ＪＭ＿ＥＯＲの出力は、分周器ＤＩＶの分周比によらず、全体の１／２の期間がＨ、１／２の期間がＬになることになる。

ところが、クロック出力ＶＣＯＯＵＴのジッタが大きくなると、リファレンスクロック信号ＲＥＦ＿ＩＮのエッジと、クロック出力ＶＣＯＯＵＴのエッジがずれるため、排他的論理和回路ＪＭ＿ＥＯＲの出力は、ＨとＬのバランスが崩れることになる。したがって、排他的論理和回路ＪＭ＿ＥＯＲの出力をローパスフィルタＪＭ＿ＬＰＦで平均化した後で、1／２を減算してその絶対値をとれば、クロック出力ＶＣＯＯＵＴに含まれる平均的なジッタの大きさを得ることが可能となる。

ローパスフィルタＪＭ＿ＬＰＦは、排他的論理和回路ＪＭ＿ＥＯＲをある時定数でローパスフィルタリングして出力する。ローパスフィルタＪＭ＿ＬＰＦは、抵抗素子や容量素子を用いたアナログ回路による構成に加えて、デジタル処理による移動平均フィルタ、あるいは、もっと簡易に、あらかじめ決められた一定時間内のパルス数をカウントするといったデジタル論理処理による構成、が可能である。絶対値回路ＡＢＳは、ローパスフィルタＪＭ＿ＬＰＦの出力から1／２を減算してその絶対値をジッタ測定量ＪＩＮＴとして出力する。

以上のように、本実施の形態４によるフェーズロックドループ回路によれば、デジタルのフィードフォワード系のゲインを、フェーズロックドループ回路を、初期ロック動作中と、初期ロック完了後の定常動作中で切り替えることに加えて、フェーズロックループ回路が初期ロック完了後の定常動作時には、出力クロックＶＣＯＯＵＴのジッタ量を観測して、デジタルのフィードフォワード系のゲイン設定にフィードバックすることで、フェーズロックループ回路のループ帯域を、初期ロック動作時には可能な限り大きくする一方で、初期ロック完了後の定常動作時には前述の図４（Ａ）に設定することが可能となり、短時間での出力クロック周波数切り替えと、低出力クロックジッタを両立する、理想的なフェーズロックループ回路を得ることができる。
（実施の形態５）
図１４は、本発明の実施の形態５によるフェーズロックドループ回路において、その構成例を示すブロック図である。図１４に示すフェーズロックドループ回路は、バンバン位相比較器ＢＰＤと、チャージポンプＣＰと、アナログローパスフィルタＬＰＦと、ゲイン可変デジタル制御信号発生器ＥＤＡと、デジタル制御付電圧制御発振器ＤＶＣＯと、分周期ＤＩＶと、ロック検出回路ＬＯＣＫＤと、ジッタ量測定回路ＪＭ２と、デジタルフィードフォワード系のゲインコントローラＧＣＴＲＬ２と、を備えている。

このうち、バンバン位相比較器ＢＰＤと、チャージポンプＣＰと、アナログローパスフィルタＬＰＦと、ゲイン可変デジタル制御信号発生器ＥＤＡと、デジタル制御付電圧制御発振器ＤＶＣＯと、分周期ＤＩＶと、ロック検出回路ＬＯＣＫＤと、デジタルフィードフォワード系のゲインコントローラＧＣＴＲＬ２は、前述の図１２に示した実施の形態４によるフェーズロックドループ回路のものと同一であり詳細な説明はしない。本実施の形態５によるフェーズロックドループ回路は、ジッタ量測定回路ＪＭ２が、出力ロックＶＣＯＯＵＴのジッタの大きさを測定する方法が、前述の実施の形態４によるフェーズロックドループ回路と異なっている。

図１５は、本実施の形態５によるフェーズロックドループ回路において、ジッタ量測定回路ＪＭ２の構成例を示す図である。図１５に示した、ジッタ量測定回路ＪＭ２の構成例は、排他的論理和回路ＪＭ２＿ＥＯＲと、ローパスフィルタＪＭ＿ＬＰＦと、絶対値回路ＡＢＳと、で構成される。ローパスフィルタＪＭ＿ＬＰＦと、絶対値回路ＡＢＳは、前述の図１３に示した実施の形態４によるフェーズロックドループ回路のローパスフィルタＪＭ＿ＬＰＦおよび絶対値回路ＡＢＳ、と同一であり詳細な説明はしない。

排他的論理和回路ＪＭ２＿ＥＯＲは、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの排他的論理和をとることで、リファレンスクロック信号ＲＥＦ＿ＩＮとフィードバッククロック信号ＦＥＢ＿ＩＮの位相差の絶対値を出力する。

以上のように、本実施の形態５によるフェーズロックドループ回路によれば、前述の実施の形態４によるフェーズロックドループ回路と同様に、フェーズロックループ回路のループ帯域を、初期ロック動作時には可能な限り大きくする一方で、初期ロック完了後の定常動作時には前述の図４（Ａ）に設定することが可能となり、短時間での出力クロック周波数切り替えと、低出力クロックジッタを両立する、理想的なフェーズロックループ回路を得ることができる。

以上、本実施の形態による光通信装置は、特に、数十Ｇｂｐｓを超える通信速度を備えた光通信システムにおいて、その送信部の回路に適用した場合、有効性が高い。そして、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

Claims (10)

1. 入力されたリファレンスクロック信号の周波数を逓倍した出力クロック信号を出力するフェーズロックドループ回路を有する半導体回路装置であって、
   第1発振周波数制御信号と第２発振周波数制御信号とが入力され、前記第1及び第２発振周波数制御信号に基づいて前記出力クロック信号を出力する電圧制御発振器と、
   前記出力クロック信号が入力され、前記出力クロック信号を分周したフィードバッククロック信号を出力する分周器と、
   前記リファレンスクロック信号と前記フィードバッククロック信号とが入力され、前記リファレンスクロック信号と前記フィードバッククロック信号との位相に基づいて位相比較結果信号を出力する位相比較器と、
   前記位相比較結果信号が入力され前記位相比較結果信号に基づき出力ノードの電圧を変化させるチャージポンプ、及び前記出力ノードの電圧変化の一部をフィルタリングする低域通過フィルタ、を有し前記第1発振周波数制御信号を出力する第1フィードフォワード回路と、
   前記位相比較結果信号が入力され、前記位相比較結果信号を前記第1フィードフォワード回路よりもカットオフ周波数が高い低域通過フィルタによってフィルタリングした前記第２発振周波数制御信号を出力する第２フィードフォワード回路と、を有し、
   前記第２発振周波数制御信号の変化の大きさに対する、前記出力クロック信号の周波数の変化の大きさの比を示す第２発振周波数制御信号ゲインが可変であることを特徴とする半導体回路装置。
2. 請求項１に記載の半導体回路装置において、
   前記位相比較器は、
   前記リファレンスクロック信号と前記フィードバッククロック信号との位相差を、あらかじめ決められた量子ステップに基づいて量子化したもの、を前記位相比較結果信号として出力することを特徴とする半導体回路装置。
3. 請求項１に記載の半導体回路装置において、
   前記第２フィードフォワード回路は、
   前記第２フィードフォワード回路の外部から入力される第２発振周波数制御信号ゲイン制御信号によって、前記第２発振周波数制御信号の大きさを制御可能であることを特徴とする半導体回路装置。
4. 請求項１に記載の半導体回路装置において、
   前記電圧制御発振器は、
   前記第２発振周波数制御信号によって容量値が制御可能な複数の可変容量が、前記電圧制御発振器の発振器を構成するノードに負荷容量として付加されており、
   前記第２フィードフォワード回路の外部から入力される第２発振周波数制御信号ゲイン制御信号によって、前記複数の可変容量の中から容量値を制御することが可能であることを特徴とする半導体回路装置。
5. 請求項１に記載の半導体回路装置において、
   前記第２発振周波数制御信号ゲインが、フェーズロックドループ回路が初期ロック動作を完了した後には、フェーズロックドループ回路が初期ロック動作中であるときよりも小さな値に制御されることを特徴とする半導体回路装置。
6. 請求項１に記載の半導体回路装置において、
   フェーズロックドループ回路が初期ロック動作中であるときには、前記第２発振周波数制御信号ゲインが、フェーズロックドループの安定性を崩さない範囲における上限値に設定されること、を特徴とする半導体回路装置。
7. 請求項１に記載の半導体回路装置において、
   前記電圧制御発振器が出力する出力クロック信号に含まれるジッタ量を測定して出力するジッタ量測定回路、を備え、
   フェーズロックドループ回路が初期ロック動作を完了した後に、前記初期ロック動作を完了する前よりも前記ジッタ量が小さくになるように、前記第２発振周波数制御信号ゲインを制御することを特徴とするフェーズロックドループ回路。
8. 請求項７に記載の半導体回路装置において、
   前記ジッタ量測定回路は、
   前記リファレンスクロック信号と、前記出力クロック信号と、の排他的論理和を出力する排他的論理和回路と、
   前記排他的論理和回路の出力信号を低域通過フィルタによってフィルタリングして出力するローパスフィルタ回路と、
   前記ローパスフィルタ回路の出力信号を、予め決まった値に基づきシフトさせた後、その絶対値を出力する絶対出力回路とを備えていることを特徴とする半導体回路装置。
9. 請求項７に記載の半導体回路装置において、
   前記ジッタ量測定回路は、
   前記リファレンスクロック信号と、前記フィードバッククロック信号と、の排他的論理和を出力する排他的論理和回路と、
   前記排他的論理和回路の出力信号を低域通過フィルタによってフィルタリングして出力するローパスフィルタ回路と、
   前記ローパスフィルタ回路の出力信号を、予め決まった値だけシフトさせた後、その絶対値をとって出力する絶対出力値回路と、を備えていることを特徴とする半導体回路装置。
10. 請求項１に記載の半導体回路装置において、
    前記位相比較期はバンバン型であることを特徴とする半導体回路装置。

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