JP4593669B2 - バラツキ補正方法、ｐｌｌ回路及び半導体集積回路 - Google Patents

Description

本発明は、バラツキ補正方法、位相ロックループ（ＰＬＬ：Phase Locked Loop）回路（以下、単にＰＬＬ回路と言う）及び半導体集積回路に係り、特にＰＬＬの特性のバラツキを補正するバラツキ補正方法、そのようなバラツキ補正方法を用いるＰＬＬ回路、及びそのようなＰＬＬ回路を有する半導体集積回路に関する。

ＰＬＬ回路は様々な分野で用いられており、ＰＬＬ回路を有する様々な半導体集積回路も知られている。ＰＬＬの特性には、ロックアップタイム、ジッタ特性や位相ノイズ特性等が含まれ、ＰＬＬ回路はＰＬＬが安定した動作を行うように設計される。

図１は、従来のＰＬＬ回路の一例を示す図である。ＰＬＬ回路１は、図１に示す如く接続された位相周波数検出部（ＰＦＤ：Phase Frequency Detector）２、チャージポンプ（ＣＰ：Charge Pump）３、ローパスフィルタ（ＬＰＦ：LowPass Filter）４、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）５及び分周器（ＤＩＶ）６を有する。

しかし、ＰＬＬ回路１をＣＭＯＳプロセス等の半導体プロセスにより製造すると、プロセスのバラツキによってＰＬＬ回路１の各部を構成する素子の特性にバラツキが発生する。このため、ＣＰ３の出力電流Ｉ_ｃｐ、ＬＰＦ４内の抵抗の抵抗値Ｒ_ＬＰＦやコンデンサの容量値Ｃ_ＬＰＦ，Ｃ_ｐ、ＶＣＯ５のＶＣＯ利得Ｋ_ＶＣＯ等のパラメータが個々の設計値より大きくなったり小さくなったりしてしまい、個々のＰＬＬ回路１の間でＰＬＬの特性にバラツキが発生してしまう。

図２及び図３は、ＰＬＬの特性にバラツキが発生した状態を示す図である。図２はＰＬＬ回路１の利得対周波数特性を示し、図３はＰＬＬ回路１の位相遅れ対周波数特性を示す。図２及び図３において、実線は全てのパラメータが設計値を有する場合の特性を示し、破線は少なくとも１つのパラメータにバラツキが発生して設計値より大きくなったり小さくなった場合の特性を示す。図２では、縦軸及び横軸の単位は対数の任意単位である。

ＰＬＬの安定性を大きく左右するのは、利得が０ｄＢとなる周波数及び位相余裕であり、以下の３つのパラメータω１，ω２，ω３によって決定される。位相余裕は、利得が０ｄＢとなる周波数における位相遅れの−１８０°からの差分に相当する。ここで、Ｎ_ｄｉｖは分周器６の逓倍数、Ｃ_ａｌｌはＣ_ａｌｌ＝Ｃ_ＬＰＦ＋Ｃ_ｐで表される容量値を示す。

図４及び図５は、３つのパラメータω１，ω２，ω３を説明する図である。図４中、実線はＰＬＬ回路１の利得対周波数特性を示し、図５中、実線はＰＬＬ回路１の位相遅れ対周波数特性を示す。又、図４及び図５において、破線は利得が０ｄＢとなる周波数における各パラメータω１，ω２，ω３を示す。図４では、縦軸及び横軸の単位は対数の任意単位である。

パラメータにバラツキが発生しても、ＰＬＬの特性に大きなバラツキが発生しないようにした半導体集積回路が特許文献１に提案されている。特許文献１に提案されている半導体集積回路は、制御部とチャージポンプとＬＰＦを有する。制御部は、抵抗と抵抗値とコンデンサの容量値の積に応じたデータ量を出力する。チャージポンプは、出力する電流値が並列接続された抵抗からなる部分の抵抗値に依存する構成を有し、並列接続される抵抗の数をデータ量に応じて増加させて抵抗からなる部分の抵抗値を減少させる。ＬＰＦは、並列接続される抵抗の数をデータ量に応じて増加させて抵抗からなる部分の抵抗値を減少させる構成を有する。つまり、パラメータω１がチャージポンプ内の抵抗の抵抗値及びコンデンサの容量値のバラツキに影響されにくくし、且つ、パラメータω２，ω３がＬＰＦ内の抵抗の抵抗値及びコンデンサの容量値のバラツキに影響されにくくしている。

従って、特許文献１に提案されている半導体集積回路によれば、上記構成により、３つのパラメータω１，ω２，ω３の式中、パラメータω１を決定するＩ_ＣＰ，Ｃ_ａｌｌ、パラメータω２を決定するＲ_ＬＰＦ，Ｃ_ＬＰＦ、及びパラメータω３を決定するＲ_ＬＰＦ，Ｃ_ｐがプロセスのバラツキに影響されにくくなっている。これにより、プロセスのバラツキによるＰＬＬの特性のバラツキをある程度抑えることができる。
特開２００６−３３１０８号公報

特許文献１に提案されている半導体集積回路では、例えばＲ_ＬＰＦが設計値の３／２倍の抵抗値を有する場合、Ｃ_ＬＰＦの容量値を２／３倍に補正することで、パラメータω２については設計値に補正できる。しかし、容量値のバラツキは、パラメータω１にも影響を及ぼすものであり、このようなバラツキ補正方法ではＰＬＬの特性のバラツキを補正するにも限界がある。例えば、微細なＣＭＯＳプロセスでは、トランジスタの特性にもバラツキが発生し、これにより上記ＶＣＯ利得Ｋ_ＶＣＯ等も大きく変動するが、特許文献１に提案されている半導体集積回路では、このような変動は想定されていないため、ＶＣＯ利得Ｋ_ＶＣＯ等が大きく変動するとパラメータω１も大きく変動してしまう。

このように、従来技術では、パラメータω１，ω２，ω３の全てを総合的に補正していないため、ＰＬＬの特性のバラツキを高精度に補正することはできないという問題があった。

そこで、本発明は、ＰＬＬの特性のバラツキを高精度に補正することが可能なバラツキ補正方法、ＰＬＬ回路及び半導体集積回路を提供することを目的とする。

上記の課題は、位相周波数検出部、チャージポンプ、ローパスフィルタ、電圧制御発振器が直列接続され、該電圧制御発振器の出力クロックが分周器を介して入力クロックが入力される該位相周波数検出部にフィードバックされる構成のＰＬＬ回路の特性のバラツキを補正するバラツキ補正方法であって、該ローパスフィルタ内の抵抗値に応じた基準電流を生成し、該基準電流が電圧制御発振器に出力される第１ステップと、該ローパスフィルタの特性と該電圧制御発振器の利得とが、該電圧制御発振器の出力クロックに基づいて補正される第２ステップとを有することを特徴とするバラツキ補正方法によって達成できる。

上記の課題は、位相周波数検出部、チャージポンプ、ローパスフィルタ、電圧制御発振器が直列接続され、該電圧制御発振器の出力クロックが分周器を介して入力クロックが入力される該位相周波数検出部にフィードバックされる構成のＰＬＬ回路であって、該ローパスフィルタ内の抵抗値に応じた基準電流を生成し、該基準電流を該チャージポンプと電圧制御発振器とに出力するバラツキ変換回路と、該ローパスフィルタの特性と該電圧制御発振器の利得とを、該電圧制御発振器の出力クロックに基づいて補正する制御信号を生成する利得補正回路とを備えることを特徴とするＰＬＬ回路によって達成できる。

上記の課題は、上記の如きＰＬＬ回路を少なくとも１つ備えたことを特徴とする半導体集積回路によって達成できる。

本発明によれば、ＰＬＬの特性のバラツキを高精度に補正することが可能なバラツキ補正方法、ＰＬＬ回路及び半導体集積回路を実現することができる。

従来のＰＬＬ回路の一例を示す図である。 ＰＬＬの特性にバラツキが発生した状態を示す図である。 ＰＬＬの特性にバラツキが発生した状態を示す図である。 ３つのパラメータω１，ω２，ω３を説明する図である。 ３つのパラメータω１，ω２，ω３を説明する図である。 本発明の原理を説明するブロック図である。 第１実施例の電流源の構成を示す回路図である。 第１実施例のバラツキ変換回路の構成を示す回路図である。 バラツキ変換回路内のカウンタの動作を説明する図である。 第１実施例のＬＰＦの構成を示す回路図である。 第１実施例のＶＣＯの構成を示す回路図である。 ＶＣＯの動作を説明するタイミングチャートである。 第１実施例のＫｖｃｏ補正回路の構成を示すブロック図である。 Ｋｖｃｏ補正回路の動作を説明するタイミングチャートである。 第１実施例の動作を説明するフローチャートである。 第２実施例のバラツキ変換回路の構成を示す回路図である。 第２実施例のＬＰＦの構成を示す回路図である。 第２実施例のＶＣＯの構成を示す回路図である。 抵抗値のバラツキが補正される様子を示す図である。 第３実施例のバラツキ変換回路の構成を示す回路図である。 第３実施例のＬＰＦの構成を示す回路図である。 容量値のバラツキが補正される様子を示す図である。 第４実施例のＬＰＦの構成を示す回路図である。 電流値のバラツキが補正される様子を示す図である。

符号の説明

１１ ＰＬＬ回路
１２ 電流源
１３ バラツキ変換回路
１４ ＰＦＤ
１５ ＣＰ
１６ ＬＰＦ
１７ ＶＣＯ
１８ 分周器
１９ Ｋｖｃｏ補正回路

本発明は、上記ＶＣＯ利得Ｋ_ＶＣＯを含むパラメータω１，ω２，ω３の全てを総合的に補正することで、半導体プロセスのバラツキによりＰＬＬの特性にバラツキが発生しても、個々のバラツキにかかわらず、ＰＬＬの特性のバラツキを設計された特性に補正するものである。

図６は、本発明の原理を説明するブロック図である。図６に示すＰＬＬ回路１は、例えば半導体チップ内に設けられた半導体集積回路内に設けられている。ＰＬＬ回路１は、図６に示す如く接続された電流源１２、バラツキ変換回路１３、位相周波数検出部（ＰＦＤ：Phase Frequency Detector）１４、チャージポンプ（ＣＰ：Charge Pump）１５、ローパスフィルタ（ＬＰＦ：LowPass Filter）１６、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１７、分周器（ＤＩＶ）１８及びＫｖｃｏ補正回路１９を有する。入力クロックＣＫｉｎはＰＦＤ１４及びＫｖｃｏ補正回路１９に入力される、出力クロックＣＫｏｕｔはＶＣＯ１７から出力されると共に、分周器１８を介してＰＦＤ１４にフィードバックされる。ＰＦＤ１４及びＣＰ１５は、図１に示すＰＦＤ２及びＣＰ３と同様の周知の構成を有する。ＬＰＦ１６は、その抵抗部分の抵抗値及び又はコンデンサ部分の容量値が制御された状態では図１に示すＬＰＦ４と同様の構成の等価回路で表される。ＶＣＯ１７は、マルチバイブレータ型ＶＣＯ又は弛張発振回路等と呼ばれる構成を有する。

電流源１２は、電圧変化及び温度変化にかかわらず一定の電流Ｉ０を出力する構成を有する。しかし、電流源１２の出力電流Ｉ０は、半導体プロセスのバラツキによる影響を受ける。そこで、ＰＬＬ回路１１のチューニング時（即ち、ＶＣＯ１７のチューニング時）には、バラツキ変換回路１３はその出力電流Ｉｂ、その内部に設けられた抵抗部分の抵抗値Ｒｒ（＝Ｒ_ＬＰＦの設計値）及び基準電圧ＶｒがＩｂ＝Ｖｒ／Ｒｒなる関係を満たすように抵抗値Ｒｒのバラツキを出力電流Ｉｂのバラツキに変換して出力電流ＩｂをＣＰ１５及びＶＣＯ１７に供給し、又、この出力電流Ｉｂのバラツキへの変換が終了すると、ＶＣＯ１７及びＫｖｃｏ補正回路１９にイネーブル信号ＥＮを供給する。

ＰＬＬ回路１１の通常動作時には、ＶＣＯ１７内のコンパレータに入力される基準電圧Ｖ_ｃｏｍｐはＬＰＦ１６の出力電圧である。これに対し、ＰＬＬ回路１１のチューニング時には、上記基準電圧Ｖｒと等しい基準電圧Ｖ_ｃｏｍｐがＶＣＯ１７内のコンパレータに入力される。

ＶＣＯ１７内のコンデンサ部分の容量値をＶｖｃｏ、出力クロックＣＫｏｕｔの発振周波数の設計値をｆｄで表すと、Ｋｖｃｏ補正回路１９は、ＶＣＯ１７の出力クロックＣＫｏｕｔの発振周波数ｆｖｃｏがｆｖｃｏ＝Ｉｂ・（Ｃｖｃｏ・Ｖ_ｃｏｍｐ）＝ｆｄなる関係を満たすようにＬＰＦ１６及びＶＣＯ１７内のコンデンサ部分の容量値を制御する制御信号Ｓｃを出力してＬＰＦ１６及びＶＣＯ１７に供給する。このようなＫｖｃｏ補正回路１９の制御は、入力クロックＣＫｉｎ、分周器１８の逓倍数Ｎ_ｄｉｖ及び出力クロックＣＫｏｕｔに基づいて、イネーブル信号ＥＮに応答して行われる。逓倍数Ｎ_ｄｉｖは、外部端子から分周器１８及びＫｖｃｏ補正回路１９に入力される。

バラツキ変換回路１３の出力電流Ｉｂをその基準電流とするＣＰ１５の出力電流ＩｃｐとＬＰＦ１６内のコンデンサ部分Ｃ_ＬＰＦの容量値Ｃ_ＬＰＦは、バラツキ変換回路１３の出力電流ＩｂとＶＣＯ１７内のコンデンサ部分の容量値Ｃｖｃｏに連動しているので、上記パラメータω１はω１＝（１／２π・Ｎ_ｄｉｖ）^１／２・｛２π・Ｉｂ／（Ｃｖｃｏ・Ｖ_ｃｏｍｐ）｝^１／２・｛Ｉｃｐ／（Ｃ_ａｌｌ・Ｖ_ｃｏｍｐ）｝^１／２なる関係を満足するように補正される。又、上記パラメータω２，ω３についてもω２＝１／（Ｒ_ＬＰＦ・Ｃ_ＬＰＦ）＝Ｉｂ（Ｖｒ・Ｃ_ＬＰＦ）なる関係を満足するように補正される。尚、Ｃ_ａｌｌはＣ_ａｌｌ＝Ｃ_ＬＰＦ＋Ｃ_ｐで表される容量値を示す。

Ｋｖｃｏ補正回路１９は、上記チューニングが終了すると、その旨を示す終了信号ＳｔｅをＶＣＯ１７に供給し、ＶＣＯ１７内のコンパレータに入力される基準電圧Ｖ_ｃｏｍｐはＬＰＦ１６の出力電圧から上記基準電圧Ｖｒと等しい基準電圧Ｖ_ｃｏｍｐに切り替える。又、Ｋｖｃｏ補正回路１９の出力する終了信号Ｓｔｅを、ＰＦＤ１４及びＣＰ１５へはイネーブル信号として供給して、ＰＦＤ１４及びＣＰ１５をＰＬＬ回路１１の通常動作時のみにイネーブル状態としても良い。このようにして、半導体プロセスのバラツキによりＰＬＬ回路１１の各部を構成する素子の特性にバラツキが発生していても、チューニングにより、ＣＰ１５の出力電流Ｉ_ｃｐ、ＬＰＦ１６内の抵抗部分Ｒ_ＬＰＦの抵抗値Ｒ_ＬＰＦやコンデンサ部分Ｃ_ＬＰＦ，Ｃ_ｐの容量値Ｃ_ｐ、ＶＣＯ１７のＶＣＯ利得Ｋ_ＶＣＯ等のパラメータを個々の設計値に補正することができ、個々のＰＬＬ回路１１の間でＰＬＬの特性にバラツキが発生することを防止することができる。従って、チューニングが終了した後は、ＰＬＬ回路１１は設計通りの通常動作を行うことができる。

又、ＰＬＬ回路１１のチューニング時には、バラツキ変換回路１３はその出力電流Ｉｂ、その内部に設けられた抵抗部分の抵抗値Ｒｒ及び基準電圧ＶｒがＲｒ＝Ｖｒ／Ｉｂなる関係を満たすように出力電流Ｉｂのバラツキを抵抗値Ｒｒのバラツキに変換して出力電流ＩｂをＣＰ１５及びＶＣＯ１７に供給し、又、この抵抗値Ｒｒのバラツキへの変換が終了すると、ＶＣＯ１７及びＫｖｃｏ補正回路１９にイネーブル信号ＥＮを供給するようにしても良い。この場合、Ｋｖｃｏ補正回路１９は、ＬＰＦ１６及びＶＣＯ１７内のコンデンサ部分の容量値を制御する制御信号ＳｃをＬＰＦ１６及びＶＣＯ１７に供給する代わりに、ＬＰＦ１６内の抵抗部分の抵抗値を制御する制御信号ＳｃをＬＰＦ１６に供給する構成とすれば良い。この場合、Ｋｖｃｏ補正回路１９から出力される制御信号Ｓｃは、図６に破線で示すように、バラツキ変換回路１３にも供給されて、バラツキ変換回路１３内の電流調整部の出力電流又は抵抗部の抵抗値も同様に制御する。尚、この場合、Ｋｖｃｏ補正回路１９から出力される上記制御信号Ｓｃは、ＶＣＯ１７へは供給されない。更に、図６に破線で示すように、バラツキ変換回路１３内で生成した制御信号ＳｓをＬＰＦ１６に供給してＬＰＦ１６内の抵抗部分の抵抗値を微調整するようにしても良い。

上記の如く、本発明は、ＰＬＬ回路１１のチューニング時には、バラツキ変換回路１３による電流源１２の出力電流のバラツキの変換が行われる第１の補正ステップと、バラツキの変換が終了するとＫｖｃｏ補正回路１９によるＶＣＯ利得Ｋｖｃｏの補正が行われる第２の補正ステップとを含み、チューニングが終了した後にはＰＬＬ回路１１は通常動作を行う。バラツキ変換回路１３によるバラツキの変換では、ＬＰＦ１６内の抵抗値Ｒ_ＬＰＦのバラツキを補正するように電流源１２からの電流Ｉ０を出力電流Ｉｂに補正する。Ｋｖｃｏ補正回路１９によるＶＣＯ利得Ｋｖｃｏの補正は、ＬＰＦ１６内及びＶＣＯ１７内の容量値の補正、又は、バラツキ変換回路１３の出力電流及びＬＰＦ１６内の抵抗値の補正、又は、これらの組み合わせの補正により実現できる。

以下に、本発明のバラツキ補正方法、ＰＬＬ回路及び半導体集積回路の各実施例を、図７以降と共に説明する。

先ず、本発明の第１実施例を説明する。本実施例及び後述する第２実施例では、ＰＬＬ回路１１の基本構成は図６に示す如くであり、又、ＰＬＬ回路１１の各部は同じウエハに対する半導体プロセスにより形成されるので、各部内のトランジスタ、コンデンサ、抵抗等の素子の特性のバラツキは略同じであることを効果的に利用する。

図７は、第１実施例の電流源１２の構成を示す回路図である。図７以降において、Ｖｄｄは電源電圧を示す。電流源１２は、図７に示す如く接続されたＰチャンネルＭＯＳトランジスタ１２１，１２２、コンパレータ１２３、正の温度依存性を有する抵抗１２４、及びｎｐｎトランジスタ１２５，１２６を有する。この構成により、電流源１２は電圧変化及び温度変化にかかわらず一定の電流Ｉ０を出力できる（特開２００６−２６２３４８号公報参照）。

図８は、第１実施例のバラツキ変換回路１３の構成を示す回路図である。バラツキ変換回路１３は、図８に示す如く接続されたＰチャンネルＭＯＳトランジスタ１３１−１〜１３１−Ｎ、１３２−１〜１３２−Ｎ（Ｎは２以上の整数）、スイッチ１３３−１〜１３３−Ｎ，１３４−１〜１３４−Ｎ、抵抗１３５，１３６、抵抗Ｒｒ、コンパレータ１３７、カウンタ１３８、及びイネーブル信号ＥＮ生成回路１３９を有する。ＰチャンネルＭＯＳトランジスタ１３１−１〜１３１−Ｎとスイッチ１３３−１〜１３３−Ｎからなる構成と、ＰチャンネルＭＯＳトランジスタ１３２−１〜１３２−Ｎとスイッチ１３４−１〜１３４−Ｎからなる構成は同じであり、スイッチ１３３−１〜１３３−Ｎ，１３４−１〜１３４−Ｎのうち対応するスイッチが同じようにオン／オフされる。これにより、カレントミラー回路のミラー比は可変となる。

抵抗１３５，１３６による抵抗分圧により得られた基準電圧Ｖｒは、コンパレータ１３７の一方の入力端子に供給される。コンパレータ１３７の他方の入力端子には、スイッチ１３３−１〜１３３−Ｎと抵抗Ｒｒを接続するノードから得られた電圧Ｖｃが供給される。カウンタ１３８は、電圧Ｖｃが基準電圧Ｖｒに達していないと電圧Ｖｃを上昇させるべくオンに制御するスイッチ１３３−１〜１３３−Ｎ，１３４−１〜１３４−Ｎの数を増加させる制御信号を出力する。例えば、カウンタ１３８の出力はＮビットである。図９は、カウンタ１３８の動作を説明する図である。電圧Ｖｃが基準電圧Ｖｒに達してから所定時間ｔｘが経過すると、カウンタ１３８はＥＮ生成回路１３９へトリガ信号を供給し、ＥＮ生成回路１３９はＶＣＯ１７やＫｖｃｏ補正回路１９等に供給されるイネーブル信号ＥＮを生成して出力する。

従って、電流源１２の出力電流Ｉ０は、半導体プロセスのバラツキによる影響を受けるが、ＰＬＬ回路１１のチューニング時には、バラツキ変換回路１３はその出力電流Ｉｂ、その内部に設けられた抵抗Ｒｒの抵抗値Ｒｒ及び基準電圧ＶｒがＩｂ＝Ｖｒ／Ｒｒなる関係を満たすように抵抗値Ｒｒのバラツキを出力電流Ｉｂのバラツキに変換することでカレントミラー回路のミラー比を変えて得られた出力電流ＩｂをＣＰ１５及びＶＣＯ１７に供給する。抵抗値Ｒｒは、ＬＰＦ１６内の抵抗Ｒ_ＬＰＦの抵抗値Ｒ_ＬＰＦと等しい。又、バラツキ変換回路１３は、この出力電流Ｉｂのバラツキへの変換が終了すると、ＶＣＯ１７及びＫｖｃｏ補正回路１９にイネーブル信号ＥＮを供給する。

図１０は、ＬＰＦ１６の構成を示す回路図である。ＬＰＦ１６は、図１０に示す如く接続された抵抗Ｒ_ＬＰＦ、コンデンサ部分Ｃ_ＬＰＦ、及びコンデンサ部分Ｃ_ｐを有する。コンデンサ部分Ｃ_ＬＰＦは、同じ容量を有するコンデンサ１６２−１〜１６２−Ｍ（Ｍは２以上の整数）及びスイッチ１６３−１〜１６３−Ｍを有する。他方、コンデンサ部分Ｃ_ｐは、同じ容量を有するコンデンサ１６４−１〜１６４−Ｍ及びスイッチ１６５−１〜１６５−Ｍを有する。スイッチ１６３−１〜１６３−Ｍ，１６５−１〜１６５−Ｍは、Ｋｖｃｏ補正回路１９からの制御信号Ｓｃによりオン／オフされる。オンとされるスイッチ１６３−１〜１６３−Ｍ，１６５−１〜１６５−Ｍの数に比例してコンデンサ部分Ｃ_ＬＰＦ，Ｃ_ｐの容量値が変わる。

図１１は、ＶＣＯ１７の構成を示す回路図である。ＶＣＯ１７は、図１１に示す如く接続された抵抗１７１，１７２、スイッチ部１７３，１７４、同じ容量のコンデンサ１７５−１〜１７５−Ｍ、スイッチ１７６−１〜１７６−Ｍ、及びコンパレータ１７７を有する。抵抗１７１，１７２は図８に示す抵抗１３５，１３６と同じであり、抵抗分圧により得られた基準電圧Ｖｒはスイッチ部１７３のスイッチ１７３−２に入力される。スイッチ部１７３のスイッチ１７３−１には、ＬＰＦ１６の出力が入力される。Ｋｖｃｏ補正回路１９からの制御信号Ｓｔｅにより、チューニング時にはスイッチ１７３−１はオフでスイッチ１７３−２がオンとされ、通常動作時にはスイッチ１７３−１がオンでスイッチ１７３−２がオフとされる。スイッチ部１７３の出力は、基準電圧Ｖ_ｃｏｍｐとしてコンパレータ１７７の一方の入力端子に供給される。コンパレータ１７７の他方の入力端子には、スイッチ部１７４の出力電圧Ｖｔｒｉが供給される。スイッチ１７６−１〜１７６−Ｍは、Ｋｖｃｏ補正回路１９からの制御信号Ｓｃによりオン／オフされる。コンパレータ１７７は、スイッチ部１７４の出力電圧Ｖｔｒｉが基準電圧Ｃｏｍｐに達する度に出力クロックＣＫｏｕｔのパルスを出力する。出力クロックＣＫｏｕｔのローレベル期間は、スイッチ部１７４のスイッチ１７４−１はオン、スイッチ１７４−２はオフとされ、出力クロックＣＫｏｕｔのハイレベル期間は、スイッチ部１７４のスイッチ１７４−１はオフ、スイッチ１７４−２はオンとされる。例えばコンデンサコンデンサ１７５−１〜１７５−Ｍの容量は、ＬＰＦ１６内のコンデンサ１６２−１〜１６２−Ｍ，１６４−１〜１６４−Ｍの容量と同じである。

図１２は、ＶＣＯ１７の動作を説明するタイミングチャートである。図１２中、（ａ）はスイッチ部１７４の出力電圧Ｖｔｒｉを示し、（ｂ）はコンパレータ１７７が出力する出力クロックＣＫｏｕｔを示す。

上記の如き構成のＶＣＯ１７により、発振周波数ｆ_ＶＣＯ及びＶＣＯ利得Ｋ_ＶＣＯを次式で示すように安定化させることができる。ここで、出力クロックＣＫｏｕｔの発振周波数の設計値をｆｄで表し、スイッチ１７６−１〜１７６−Ｍのオン／オフ制御によりコンデンサ１７５−１〜１７５−Ｍからなるコンデンサ部分Ｃ_ＶＣＯが有する容量をＣｖｃｏで表すと、Ｔ_ＶＣＯはＴ_ＶＣＯ＝（Ｃ・Ｖ_ｃｏｍｐ）／Ｉｂで表される発振周期である。

ｆ_ＶＣＯ＝Ｉｂ／（Ｃｖｃｏ・Ｖ_ｃｏｍｐ）
｜Ｋｖｃｏ｜＝２π・｜ｄｆｖｃｏ／ｄＶ_ｃｏｍｐ｜
＝２π・｛Ｉｂ／（Ｃｖｃｏ・Ｖ_ｃｏｍｐ）｝・（１／Ｖ_ｃｏｍｐ）
図１３は、Ｋｖｃｏ補正回路１９の構成を示すブロック図である。Ｋｖｃｏ補正回路１９は、図１３に示す如く接続された１／２分周器１９１、パルス幅カウンタ１９２、及びコントローラ１９３を有する。入力クロックＣＫｉｎは、１／２分週器１９１に入力され、１／２分周されたクロックＣＫ_ｒｅｆ２がパルス幅カウンタ１９２のデータ入力端子に入力される。パルス幅カウンタ１９２のクロック入力端子には、ＶＣＯ１７からの出力クロックＣＫｏｕｔが入力される。パルス幅カウンタ１９２の出力Ｎ_{ｃｋｒｅｆ}はコントローラ１９３に入力される。コントローラ１９３には、外部端子からの逓倍数Ｎ_ｄｉｖも入力される。

図１４は、Ｋｖｃｏ補正回路１９の動作を説明するタイミングチャートである。図１４からわかるように、コントローラ１９３は、パルス幅カウンタＮ_{ｃｋｒｅｆ}が逓倍数Ｎ_ｄｉｖと等しくなるように、即ち、Ｎ_{ｃｋｒｅｆ}とＮ_ｄｉｖの差が０となるように、ＬＰＦ１６内のスイッチ１６３−１〜１６３−Ｍ，１６５−１〜１６５−ＭとＶＣＯ１７内のスイッチ１７６−１〜１７６−Ｍのオン／オフを制御するＭビットの制御信号Ｓｃを生成して出力する。制御信号ＳｃはＳｃ＝ｆ｛｜Ｎ_{ｃｋｒｅｆ}−Ｎ_ｄｉｖ｜｝で表される。

尚、コントローラ１９３内にはＮ_{ｃｋｒｅｆ}とＮ_ｄｉｖの差が０となる回数を保持するカウンタ（図示せず）が設けられており、コントローラ１９３はこのカウンタのカウント数Ｎ_ｚｅｒｏが所定値に達すると終了信号Ｓｔｅを生成して出力する。

このようにして、Ｋｖｃｏ補正回路１９は、次式が成立するようにＶＣＯ１７内のコンデンサ部分Ｃｖｃｏが有する容量Ｃｖｃｏ及びＬＰＦ１６内の各コンデンサ部分が有する容量を制御する。ここで、ｆｄは出力クロックＣＫｏｕｔの発振周波数の設計値である。

又、ｆ_ＶＣＯはｆ_ＶＣＯ＝Ｉｂ／（Ｃ_ＶＣＯ・Ｖ_ｃｏｍｐ）で表されるので、ＶＣＯ利得Ｋｖｃｏの絶対値は、次式のように表現できる。

つまり、電流源１２における電流Ｉ０のバラツキ及びＬＰＦ１６内及びＶＣＯ１７内における容量のバラツキにかかわらず、上記の如きチューニングを行うことにより、ＶＣＯ利得Ｋｖｃｏをｆｄ／Ｖ_ｃｏｍｐなる値に補正することができる。

本実施例によれば、電流源１２からの電流Ｉ０が大きくばらついた場合、バラツキ変換回路１３により例えば一旦これより小さい電流Ｉｂに変換する。この場合、Ｋｖｃｏ補正回路１９によりＶＣＯ１７内の容量をより小さくなるように制御することで、上記パラメータω１が補正される。更に、Ｋｖｃｏ補正回路１９によりＬＰＦ１６内の容量をより小さくなるように制御することで、ＬＰＦ１６内の抵抗値と容量値の積が制御され、上記パラメータω２，ω３が補正される。

つまり、ＣＰ１５の出力電流ＩｃｐとＬＰＦ１６内のコンデンサ部分Ｃ_ＬＰＦの容量値Ｃ_ＬＰＦは、バラツキ変換回路１３の出力電流ＩｂとＶＣＯ１７内のコンデンサ部分Ｃ_ＶＣＯの容量値Ｃｖｃｏに連動しているので、ＣＰ１５の出力電流Ｉｃｐをバラツキ変換回路１３の出力電流Ｉｂの任意の倍数に設定すると、Ｉｂ／（Ｃ_ＶＣＯ・Ｖ_ｃｏｍｐ）もＩｂ／（Ｃ_ａｌｌ・Ｖ_ｃｏｍｐ）もＶＣＯ１７の発振周波数ｆ_ＶＣＯに比例することとなり、上記パラメータω１はω１＝（１／２π・Ｎ_ｄｉｖ）^１／２・｛２π・Ｉｂ／（Ｃｖｃｏ・Ｖ_ｃｏｍｐ ^２）｝^１／２・｛Ｉｃｐ／Ｃ_ａｌｌ｝^１／２＝（１／Ｎ_ｄｉｖ）^１／２・｛Ｉｂ／（Ｃｖｃｏ・Ｖ_ｃｏｍｐ）｝^１／２・｛Ｉｃｐ／（Ｃ_ａｌｌ・Ｖ_ｃｏｍｐ）｝^１／２＝（１／Ｎ_ｄｉｖ）^１／２・α・ｆ_ＶＣＯなる関係を満足するように補正される。ここで、αは、任意の定数である。又、上記パラメータω２，ω３についてもω２＝１／（Ｒ_ＬＰＦ・Ｃ_ＬＰＦ）＝Ｉｂ／（Ｖｒ・Ｃ_ＬＰＦ）なる関係を満足するように補正される。

図１５は、本実施例の動作を説明するフローチャートである。図１５において、ステップＳ３〜Ｓ６の処理はバラツキ変換回路１３により行われ、ステップＳ７〜Ｓ１９の処理はＫｖｃｏ補正回路１９により行われる。

ステップＳ１は、Ｋｖｃｏ補正回路１９が出力する終了信号Ｓｔｅをチューニング時のＳｔｅ＝０に設定し、ＶＣＯ１７内の基準電圧Ｖ_ｃｏｍｐを例えばＶｄｄ／２に設定し、分周器１８の逓倍数Ｎ_ｄｉｖを所定値に設定することで、ＰＬＬ回路１１のパラメータの初期値を設定する。ステップＳ２は、電流源１２の動作を開始させて電流源１２からの電流Ｉ０をバラツキ変換回路１３に供給する。

ステップＳ３は、バラツキ変換回路１３内のカウンタ１３８の出力（カウント値Ｄ_ｉｓｗ）を０に設定し、基準電圧Ｖｒを所定値に設定し、イネーブル信号ＥＮを０に設定することで、バラツキ変換回路１３のパラメータの初期値を設定する。ステップＳ４は、Ｒｒ・（Ｄ_ｉｓｗ・Ｉ０）>Ｖｒであるか否かを判定する。ステップＳ４の判定結果がＮＯであると、ステップＳ５は、カウント値Ｄ_ｉｓｗを１だけインクリメントし、処理はステップＳ４へ戻る。他方、ステップＳ４の判定結果がＹＥＳであると、ステップＳ６は、抵抗値Ｒｒのバラツキを出力電流Ｉｂのバラツキへの変換が終了したことを示すイネーブル信号ＥＮを出力し、処理はステップＳ７へ進む。

ステップＳ７は、制御信号Ｓｃを所定値に設定し、分周器１８の逓倍数Ｎ_ｄｉｖを所定値に設定し、パルス幅カウンタ１９２の出力（カウント値）Ｎ_{ｃｋｒｅｆ}を０に設定し、コントローラ１９３内のカウンタのカウント数Ｎ_ｚｅｒｏを０に設定することで、Ｋｖｃｏ補正回路１９のパラメータの初期値を設定する。ステップＳ８は、ＶＣＯ１７の動作をイネーブル信号ＥＮに応じて開始させる。ステップＳ９は、入力クロックＣＫｉｎを分周器１９１により１／２分周することで図１４に示すクロックＣＫ_ｒｅｆ２を生成し、ステップＳ１０は、パルス幅カウンタ１９２により出力Ｎ_{ｃｋｒｅｆ}を生成し、処理はステップＳ１１へ進む。

ステップＳ１１は、Ｎ_{ｃｋｒｅｆ}＝Ｎ_ｄｉｖであるか否かを判定し、判定結果がＮＯであると処理はステップＳ１２へ進む。ステップＳ１２は、Ｎ_{ｃｋｒｅｆ}>Ｎ_ｄｉｖであるか否かを判定し、判定結果がＹＥＳであると処理はステップＳ１３へ進み、判定結果がＮＯであると処理はステップＳ１５へ進む。ステップＳ１３は、Ｆ_ｄｉｆｆ＝ｆ（Ｎ_ｄｉｖ−Ｎ_{ｃｋｒｅｆ}）を求め、ステップＳ１４は、Ｓｃ＝Ｓｃ−Ｆ_ｄｉｆｆを求め、処理はステップＳ８へ戻る。ステップＳ１５は、Ｆ_ｄｉｆｆ＝ｆ（Ｎ_{ｃｋｒｅｆ}−Ｎ_ｄｉｖ）を求め、ステップＳ１６は、Ｓｃ＝Ｓｃ＋Ｆ_ｄｉｆｆを求め、処理はステップＳ８へ戻る。

他方、ステップ１１の判定結果がＹＥＳであると、ステップＳ１７は、コントローラ１９３内のカウンタのカウント数Ｎ_ｚｅｒｏを１だけインクリメントし、ステップＳ１８は、Ｎ_ｚｅｒｏ≧ユーザ設定値であるか否かを判定し、判定結果がＮＯであると処理はステップＳ８へ戻る。ステップＳ１８の判定結果がＹＥＳであると、ステップＳ１９は、終了信号Ｓｔｅを通常動作時のＳｔｅ＝１に設定し、ＬＰＦ１６の出力電圧がスイッチ部１７３を介してコンパレータ１７７に供給されるようにスイッチ部１７３のスイッチ１７３−１，１７３−２を切り替える。ステップＳ１９の後、ステップＳ２０はＰＬＬ回路１１の通常動作を開始する。

次に、本発明の第２実施例を説明する。

図１６は、第２実施例のバラツキ変換回路１３の構成を示す回路図である。図１６中、図８と同一部分には同一符号を付し、その説明は省略する。バラツキ変換回路１３は、図８に示した構成の第１の回路部分に加え、図１６に示す如く接続されたＮチャンネルＭＯＳトランジスタ２３１，２３２、ＰチャンネルＭＯＳトランジスタ２３３，２３４−１〜２３４−Ｌ（Ｌは２以上の整数）、及びスイッチ２３５−１〜２３５−Ｌからなる第２の回路部分を有する。スイッチ２３５−１〜２３５−Ｌのオン／オフは、Ｋｖｃｏ補正回路１９からの制御信号Ｓｃにより制御される。ＰチャンネルＭＯＳトランジスタ２３４−１〜２３４−Ｌ及びスイッチ２３５−１〜２３５−Ｌは、出力電流ＩｂをＬビットの制御信号Ｓｃに応じて調整される電流調整部を構成する。

図１７は、第２実施例のＬＰＦ１６の構成を示す回路図である。図１７中、図１０と同一部分には同一符号を付し、その説明は省略する。抵抗Ｒ_ＬＰＦは、図１７に示す如く接続された同じ抵抗値を有する抵抗２６１−１〜２６１−Ｌ及びスイッチ２６２−１〜２６２−Ｌにより構成される。スイッチ２６１−１〜２６１−Ｌのオン／オフは、Ｋｖｃｏ補正回路１９からのＬビットの制御信号Ｓｃにより制御される。従って、バラツキ変換回路１３内のスイッチ２３４−１〜２３４−ＬとＬＰＦ１６内のスイッチ２６１−１〜２６１−Ｌとでは、対応するスイッチが同じようにオン／オフされる。オンとされるスイッチ２６２−１〜２６２−Ｌの数に反比例して抵抗部分Ｒ_ＬＰＦの抵抗値が変わる。

図１８は、第２実施例のＶＣＯ１７の構成を示す回路図である。図１８中、図１１と同一部分には同一符号を付し、その説明は省略する。図１８では、コンデンサ１７５−１〜１７５−Ｍとスイッチ１７６−１〜１７６−Ｍからなる部分が固定の容量Ｃ_ＶＣＯを有するコンデンサ部分Ｃ_ＶＣＯに置き換えられている。

本実施例では、ＰＬＬ回路１１のチューニング時には、バラツキ変換回路１３の第１の回路部分はその出力電流Ｉｂ、その内部に設けられた抵抗部分の抵抗値Ｒｒ及び基準電圧ＶｒがＲｒ＝Ｖｒ／Ｉｂなる関係を満たすように出力電流Ｉｂのバラツキを抵抗値Ｒｒのバラツキに変換することでカレントミラー回路のミラー比を変えて得られた出力電流ＩｂをＣＰ１５及びＶＣＯ１７に供給する。抵抗値Ｒｒは、ＬＰＦ１６内の抵抗Ｒ_ＬＰＦの抵抗値Ｒ_ＬＰＦの設計値と等しい。又、この抵抗値Ｒｒのバラツキへの変換が終了すると、バラツキ変換回路１３の第１の回路部分はＶＣＯ１７及びＫｖｃｏ補正回路１９にイネーブル信号ＥＮを供給する。この場合、Ｋｖｃｏ補正回路１９は、ＬＰＦ１６内の抵抗２６１−１〜２６１−Ｌからなる抵抗部分の抵抗値及びバラツキ変換回路１３の第２の回路部分内の電流調整部からの出力電流Ｉｂを制御する制御信号ＳｃをＬＰＦ１６及びバラツキ変換回路１３に供給する。尚、本実施例では、Ｋｖｃｏ補正回路１９から出力される制御信号ＳｃはＶＣＯ１７へは供給されない。

本実施例によれば、バラツキ変換回路１３内の抵抗値Ｒｒ（即ち、ＬＰＦ１６内の抵抗値Ｒ_ＬＰＦ）が大きくばらついた場合、バラツキ変換回路１３により電流源１２からの電流Ｉ０を例えば一旦これより小さい電流Ｉｂに変換する。この場合、Ｋｖｃｏ補正回路１９によりバラツキ変換回路１３内の電流調整部の出力電流Ｉｂをより大きくなるように制御することで、上記パラメータω１が補正される。更に、Ｋｖｃｏ補正回路１９によりＬＰＦ１６内の抵抗値Ｒ_ＬＰＦをより小さくなるように制御することで、ＬＰＦ１６内の抵抗値と容量値の積が制御され、上記パラメータω２，ω３が補正される。

つまり、ＣＰ１５の出力電流ＩｃｐとＬＰＦ１６内のコンデンサ部分Ｃ_ＬＰＦの容量値Ｃ_ＬＰＦは、バラツキ変換回路１３の出力電流ＩｂとＶＣＯ１７内のコンデンサ部分Ｃｖｃｏの容量値Ｃｖｃｏに連動しているので、ＣＰ１５の出力電流Ｉｃｐをバラツキ変換回路１３の出力電流Ｉｂの任意の倍数に設定すると、Ｉｂ／（Ｃ_ＶＣＯ・Ｖ_ｃｏｍｐ）もＩｂ／（Ｃ_ａｌｌ・Ｖ_ｃｏｍｐ）もＶＣＯ１７の発振周波数ｆ_ＶＣＯに比例することとなり、上記パラメータω１はω１＝（１／（２π・Ｎ_ｄｉｖ））^１／２・｛２π・Ｉｂ／（Ｃｖｃｏ・Ｖ_ｃｏｍｐ ^２）｝^１／２・｛Ｉｃｐ／Ｃ_ａｌｌ｝^１／２＝（１／Ｎ_ｄｉｖ）^１／２・｛Ｉｂ／（Ｃｖｃｏ・Ｖ_ｃｏｍｐ）｝^１／２・｛Ｉｃｐ／（Ｃ_ａｌｌ・Ｖ_ｃｏｍｐ）｝^１／２＝（１／Ｎ_ｄｉｖ）^１／２・α・ｆ_ＶＣＯなる関係を満足するように補正される。ここで、αは、任意の定数である。又、上記パラメータω２，ω３についてもω２＝１／（Ｒ_ＬＰＦ・Ｃ_ＬＰＦ）＝Ｉｂ／（Ｖｒ・Ｃ_ＬＰＦ）なる関係を満足するように補正される。

図１９は、抵抗値Ｒｒ（即ち、抵抗値Ｒ_ＬＰＦ）のバラツキが補正される様子を示す図であり、ＰＬＬ回路１１の利得対周波数特性を示す。図１９では、縦軸及び横軸の単位は対数の任意単位である。図１９（ａ）はパラメータω１，ω２の設計値を示す。ここでは説明の便宜上、パラメータω３の図示は省略する。図１９（ｂ）は抵抗値Ｒｒが設計値より大きい場合を示し、パラメータω２が設計値より左側にずれている。図１９（ｃ）はバラツキ変換回路１３の第１の回路部分によるチューニングにより出力電流Ｉｂが小さくなった状態を示す。又、図１９（ｄ）はバラツキ変換回路１３の第２の回路部分によるチューニングにより結果的にＬＰＦ１５内の容量Ｃ_ＬＰＦ，Ｃ_ｐ及びＶＣＯ１７内の容量Ｃ_ＶＣＯが補正されてパラメータω１が補正され、パラメータω１の補正に連動してパラメータω２も補正された状態を示す。

次に、本発明の第３実施例を説明する。

図２０は、第３実施例のバラツキ変換回路１３の構成を示す回路図である。図２０中、図１６と同一部分には同一符号を付し、その説明は省略する。バラツキ変換回路１３の第１の回路部分は、図２０に示す如く接続されたＰチャンネルＭＯＳトランジスタ１３１、１３２、抵抗１３５，１３６、スイッチ３３１−１〜３３１−Ｎ（Ｎは２以上の整数）、抵抗３３２−１〜３３２−Ｎ、コンパレータ１３７、カウンタ１３８、及びイネーブル信号ＥＮ生成回路１３９を有する。スイッチ３３１−１〜３３１−Ｎ及び抵抗３３２−１〜３３２−Ｎは抵抗Ｒｒを構成し、スイッチ３３１−１〜３３１−Ｎのオン／オフはカウンタ１３８の出力により制御される。カウンタ１３８の出力は、カウント値Ｄ_ｉｓｗを示すＮビットの制御信号Ｓｓである。オンとされるスイッチ３３２−１〜３３２−Ｎの数に反比例して抵抗部分Ｒｒの抵抗値が変わる。

図２１は、第３実施例のＬＰＦ１６の構成を示す回路図である。図２１中、図１０と同一部分には同一符号を付し、その説明は省略する。ＬＰＦ１６は、コンデンサ部分Ｃ_ＬＰＦ，Ｃ_ｐに加え、図２１に示す如く接続された抵抗群３６１−１〜３６１−Ｌ（Ｌは２以上の整数）とスイッチ３６４−１〜３６４−Ｌを有する。各抵抗群３６１−１〜３６１−Ｌは同じ構成を有し、同じ抵抗値を有する抵抗３６２−１〜３６２−Ｎとスイッチ３６３−１〜３６３−Ｎとからなる。抵抗部分Ｒ_ＬＰＦは、図２１に示す如く接続された抵抗群３６１−１〜３６１−Ｌ及びスイッチ３６４−１〜３６４−Ｌにより構成される。スイッチ３６４−１〜３６４−Ｌのオン／オフは、Ｋｖｃｏ補正回路１９からのＬビットの制御信号Ｓｃにより制御される。又、各抵抗群３６１−１〜３６１−Ｌ内のスイッチ３６３−１〜３６３−Ｎのオン／オフは、バラツキ変換回路１３内のカウンタ１３８から出力される制御信号Ｓｓにより制御される。従って、バラツキ変換回路１３内のスイッチ３３１−１〜３３１−ＮとＬＰＦ１６内の各抵抗群３６１−１〜３６１−Ｌ内のスイッチ３６３−１〜３６３−Ｎとでは、対応するスイッチが同じようにオン／オフされる。例えば、抵抗３６２−１〜３６２−Ｎの抵抗値は、バラツキ変換回路１３内の抵抗３３２−１〜３３２−Ｎの抵抗値と同じである。各抵抗群３６１−１〜３６１−Ｌにおいて、オンとされるスイッチ３６３−１〜３６３−Ｎの数に反比例して抵抗群の抵抗値が変わる。又、オンとされるスイッチ３６４−１〜３６４−Ｌの数に反比例して抵抗部分Ｒ_ＬＰＦの抵抗値が変わる。

第３実施例のＶＣＯ１７の構成は、図１８と同様である。

本実施例では、ＰＬＬ回路１１のチューニング時には、バラツキ変換回路１３の第１の回路部分はその出力電流Ｉｂ、その内部に設けられた抵抗部分Ｒｒの抵抗値Ｒｒ及び基準電圧ＶｒがＲｒ＝Ｖｒ／Ｉｂなる関係を満たすように出力電流Ｉｂのバラツキを抵抗値Ｒｒのバラツキに変換することでカレントミラー回路のミラー比を変えて得られた出力電流ＩｂをＣＰ１５及びＶＣＯ１７に供給する。抵抗値Ｒｒは、ＬＰＦ１６内の抵抗部分Ｒ_ＬＰＦの抵抗値Ｒ_ＬＰＦの設計値と等しい。又、バラツキ変換回路１３内の抵抗部分Ｒｒの抵抗値Ｒｒは、抵抗３３２−１〜３３２−Ｎを選択するスイッチ３３１−１〜３３１−Ｎの制御信号Ｓｓによるオン／オフ制御により調整され、ＬＰＦ１６内の抵抗部分Ｒ_ＬＰＦの抵抗値Ｒ_ＬＰＦは、各抵抗群３６１−１〜３６１−Ｌ内の抵抗３６２−１〜３６２−Ｎを選択するスイッチ３６２−１〜３６２−Ｎの同じ制御信号Ｓｓによるオン／オフ制御により調整されると共に、スイッチ３６４−１〜３６４−Ｌの制御信号Ｓｃによるオン／オフ制御により調整される。更に、この抵抗値Ｒｒのバラツキへの変換が終了すると、バラツキ変換回路１３の第１の回路部分はＶＣＯ１７及びＫｖｃｏ補正回路１９にイネーブル信号ＥＮを供給する。この場合、Ｋｖｃｏ補正回路１９は、ＬＰＦ１６内の抵抗群３６１−１〜３６１−Ｌからなる抵抗部分の抵抗値及びバラツキ変換回路１３の第２の回路部分内の電流調整部からの出力電流Ｉｂを制御する制御信号ＳｃをＬＰＦ１６及びバラツキ変換回路１３に供給する。尚、本実施例では、Ｋｖｃｏ補正回路１９から出力される制御信号ＳｃはＶＣＯ１７へは供給されない。

本実施例によれば、バラツキ変換回路１３内の抵抗値Ｒｒ（即ち、ＬＰＦ１６内の抵抗値Ｒ_ＬＰＦ）が大きくばらついた場合、バラツキ変換回路１３内の抵抗値Ｒｒを例えば一旦小さい値に変換する。この場合、Ｋｖｃｏ補正回路１９によりバラツキ変換回路１３内の電流調整部の出力電流Ｉｂをより大きくなるように制御することで、上記パラメータω１が補正される。更に、Ｋｖｃｏ補正回路１９によりＬＰＦ１６内の抵抗値Ｒ_ＬＰＦをより小さくなるように制御することで、ＬＰＦ１６内の抵抗値と容量値の積が制御され、上記パラメータω２，ω３が補正される。

つまり、ＣＰ１５の出力電流ＩｃｐとＬＰＦ１６内のコンデンサ部分の容量値Ｃ_ＬＰＦは、バラツキ変換回路１３の出力電流ＩｂとＶＣＯ１７内のコンデンサ部分Ｃｖｃｏの容量値Ｃｖｃｏに連動しているので、ＣＰ１５の出力電流Ｉｃｐをバラツキ変換回路１３の出力電流Ｉｂの任意の倍数に設定すると、Ｉｂ／（Ｃ_ＶＣＯ・Ｖ_ｃｏｍｐ）もＩｂ／（Ｃ_ａｌｌ・Ｖ_ｃｏｍｐ）もＶＣＯ１７の発振周波数ｆ_ＶＣＯに比例することとなり、上記パラメータω１はω１＝（１／（２π・Ｎ_ｄｉｖ））^１／２・｛２π・Ｉｂ／（Ｃｖｃｏ・Ｖ_ｃｏｍｐ ^２）｝^１／２・｛Ｉｃｐ／Ｃ_ａｌｌ｝^１／２＝（１／Ｎ_ｄｉｖ）^１／２・｛Ｉｂ／（Ｃｖｃｏ・Ｖ_ｃｏｍｐ）｝^１／２・｛Ｉｃｐ／（Ｃ_ａｌｌ・Ｖ_ｃｏｍｐ）｝^１／２＝（１／Ｎ_ｄｉｖ）^１／２・α・ｆ_ＶＣＯなる関係を満足するように補正される。ここで、αは、任意の定数である。又、上記パラメータω２，ω３についてもω２＝１／（Ｒ_ＬＰＦ・Ｃ_ＬＰＦ）＝Ｉｂ／（Ｖｒ・Ｃ_ＬＰＦ）なる関係を満足するように補正される。

図２２は、容量値Ｃ_ＬＰＦ，Ｃ_ｐのバラツキが補正される様子を示す図であり、ＰＬＬ回路１１の利得対周波数特性を示す。図２２では、縦軸及び横軸の単位は対数の任意単位である。図２２（ａ）はパラメータω１，ω２の設計値を示す。ここでは説明の便宜上、パラメータω３の図示は省略する。図２２（ｂ）は容量値Ｃ_ＬＰＦ，Ｃ_ｐが設計値より大きい場合を示し、パラメータω１，ω２が設計値より右側にずれている。図２２（ｃ）はバラツキ変換回路１３の第１の回路部分によるチューニングにより出力電流Ｉｂが小さくなるものの、容量値Ｃ_ＬＰＦ，Ｃ_ｐの補正には寄与しない状態を示す。又、図２２（ｄ）はバラツキ変換回路１３の第２の回路部分によるチューニングにより結果的にＬＰＦ１５内の容量Ｃ_ＬＰＦ，Ｃ_ｐが補正されてパラメータω１が補正され、パラメータω１の補正に連動してパラメータω２も補正された状態を示す。

次に、本発明の第４実施例を説明する。

第４実施例のバラツキ変換回路１３の構成は、図２０と同じである。又、第４実施例のＶＣＯ１７の構成は、図１１と同様である。ただし、この場合はＭ＝Ｌである。Ｋｖｃｏ補正回路１９から出力される制御信号Ｓｃは、バラツキ変換回路１３、ＬＰＦ１６及びＶＣＯ１７に供給される。又、バラツキ変換回路１３から出力される制御信号Ｓｓは、ＬＰＦ１６に供給される。

図２３は、第４実施例のＬＰＦ１６の構成を示す回路図である。図２３中、図１０と同一部分には同一符号を付し、その説明は省略する。抵抗部分ＲＬＰＦは、図２３に示す如く接続された同じ抵抗値を有する抵抗４６１−１〜４６１−Ｎとスイッチ４６２−１〜４６２−Ｎで構成される。抵抗４６１−１〜４６１−Ｎの抵抗値は、バラツキ変換回路１３内の抵抗３３２−１〜３３２−Ｎの抵抗値と同じである。スイッチ４６２−１〜４６２−Ｎのオン／オフは、バラツキ変換回路１３内のカウンタ１３８から出力される制御信号Ｓｓにより制御される。従って、バラツキ変換回路１３内のスイッチ３３１−１〜３３１−ＮとＬＰＦ１６内のスイッチ４６２−１〜４６２−Ｎとでは、対応するスイッチが同じようにオン／オフされる。

コンデンサ部分Ｃ_ＬＰＦは、図２３に示す如く接続された同じ容量を有するコンデンサ４６３−１〜４６３−Ｌと、スイッチ４６４−１〜４６４−Ｌで構成される。コンデンサ部分Ｃ_ｐは、図２３に示す如く接続された同じ容量を有するコンデンサ４６５−１〜４６５−Ｌと、スイッチ４６６−１〜４６６−Ｌで構成される。コンデンサ４６３−１〜４６３−Ｌ及びコンデンサ４６５−１〜４６５−Ｌの容量値は、図１１に示すＶＣＯ１７内のコンデンサ１７５−１〜１７５−Ｍ（Ｍ＝Ｌ）の容量値と同じである。又、スイッチ４６４−１〜４６４−Ｌ及びスイッチ４６６−１〜４６６−Ｌは、ＶＣＯ１７内のスイッチ１７６−１〜１７６−Ｍ（Ｍ＝Ｌ）と同様に、Ｋｖｃｏ補正回路１９からの制御信号Ｓｃによりオン／オフされる。

本実施例では、ＰＬＬ回路１１のチューニング時には、バラツキ変換回路１３の第１の回路部分はその出力電流Ｉｂ、その内部に設けられた抵抗部分Ｒｒの抵抗値Ｒｒ及び基準電圧ＶｒがＲｒ＝Ｖｒ／Ｉｂなる関係を満たすように出力電流Ｉｂのバラツキを抵抗値Ｒｒのバラツキに変換することでカレントミラー回路のミラー比を変えて得られた出力電流ＩｂをＣＰ１５及びＶＣＯ１７に供給する。抵抗値Ｒｒは、ＬＰＦ１６内の抵抗部分Ｒ_ＬＰＦの抵抗値Ｒ_ＬＰＦの設計値と等しい。又、バラツキ変換回路１３内の抵抗部分Ｒｒの抵抗値Ｒｒは、抵抗３３２−１〜３３２−Ｎを選択するスイッチ３３１−１〜３３１−Ｎの制御信号Ｓｓによるオン／オフ制御により調整され、ＬＰＦ１６内の抵抗部分Ｒ_ＬＰＦの抵抗値Ｒ_ＬＰＦは、抵抗４６１−１〜４６１−Ｎを選択するスイッチ４６２−１〜４６２−Ｎの同じ制御信号Ｓｓによるオン／オフ制御により調整される。更に、この抵抗値Ｒｒのバラツキへの変換が終了すると、バラツキ変換回路１３の第１の回路部分はＶＣＯ１７及びＫｖｃｏ補正回路１９にイネーブル信号ＥＮを供給する。この場合、Ｋｖｃｏ補正回路１９は、ＬＰＦ１６内のコンデンサ部分Ｃ_ＬＰＦ，Ｃ_ｐの容量値Ｃ_ＬＰＦ，Ｃ_ｐ、バラツキ変換回路１３の第２の回路部分内の電流調整部からの出力電流Ｉｂ及びＶＣＯ１７内のコンデンサ部分Ｃ_ＶＣＯの容量値を制御する制御信号ＳｃをＬＰＦ１６、バラツキ変換回路１３及びＶＣＯ１７に供給する。

本実施例によれば、バラツキ変換回路１３内の抵抗値Ｒｒ（即ち、ＬＰＦ１６内の抵抗値Ｒ_ＬＰＦ）が大きくばらついた場合、バラツキ変換回路１３内の抵抗値Ｒｒを例えば一旦小さい値に変換する。この場合、Ｋｖｃｏ補正回路１９によりバラツキ変換回路１３内の電流調整部の出力電流Ｉｂをより大きくなるように制御することで、上記パラメータω１が補正される。更に、Ｋｖｃｏ補正回路１９によりＬＰＦ１６内の抵抗値Ｒ_ＬＰＦをより小さくなるように制御することで、ＬＰＦ１６内の抵抗値と容量値の積が制御され、上記パラメータω２，ω３が補正される。

つまり、ＣＰ１５の出力電流ＩｃｐとＬＰＦ１６内のコンデンサ部分Ｃ_ＬＰＦの容量値Ｃ_ＬＰＦは、バラツキ変換回路１３の出力電流ＩｂとＶＣＯ１７内のコンデンサ部分Ｃｖｃｏの容量値Ｃｖｃｏに連動しているので、ＣＰ１５の出力電流Ｉｃｐをバラツキ変換回路１３の出力電流Ｉｂの任意の倍数に設定すると、Ｉｂ／（Ｃ_ＶＣＯ・Ｖ_ｃｏｍｐ）もＩｂ／（Ｃ_ａｌｌ・Ｖ_ｃｏｍｐ）もＶＣＯ１７の発振周波数ｆ_ＶＣＯに比例することとなり、上記パラメータω１はω１＝（１／（２π・Ｎ_ｄｉｖ））^１／２・｛２π・Ｉｂ／（Ｃｖｃｏ・Ｖ_ｃｏｍｐ ^２）｝^１／２・｛Ｉｃｐ／Ｃ_ａｌｌ｝^１／２＝（１／Ｎ_ｄｉｖ）^１／２・｛Ｉｂ／（Ｃｖｃｏ・Ｖ_ｃｏｍｐ）｝^１／２・｛Ｉｃｐ／（Ｃ_ａｌｌ・Ｖ_ｃｏｍｐ）｝^１／２＝（１／Ｎ_ｄｉｖ）^１／２・α・ｆ_ＶＣＯなる関係を満足するように補正される。ここで、αは、任意の定数である。又、上記パラメータω２，ω３についてもω２＝１／（Ｒ_ＬＰＦ・Ｃ_ＬＰＦ）＝Ｉｂ／（Ｖｒ・Ｃ_ＬＰＦ）なる関係を満足するように補正される。

図２４は、電流Ｉｂの電流値のバラツキが補正される様子を示す図であり、ＰＬＬ回路１１の利得対周波数特性を示す。図２４では、縦軸及び横軸の単位は対数の任意単位である。図２４（ａ）はパラメータω１，ω２の設計値を示す。ここでは説明の便宜上、パラメータω３の図示は省略する。図２４（ｂ）は電流Ｉｂの電流値が設計値より大きい場合を示し、パラメータω１が設計値より右側にずれている。図２４（ｃ）はバラツキ変換回路１３の第１の回路部分によるチューニングにより出力電流Ｉｂが小さくなった状態を示す。又、図２４（ｄ）はバラツキ変換回路１３の第２の回路部分によるチューニングにより結果的にＬＰＦ１５内の容量Ｃ_ＬＰＦ，Ｃ_ｐ及びＶＣＯ１７内の容量Ｃ_ＶＣＯが補正されてパラメータω１が補正され、パラメータω１の補正に連動してパラメータω２も補正された状態を示す。図２４（ｄ）に示す補正されたパラメータω１は、図２４（ｃ）において補正されたパラメータω１のままである。

上記各実施例において、ＰＬＬ回路１１の通常動作に先立って行われるチューニングは、例えばＰＬＬ回路１１の電源がオンにされる度に行われる。ＰＬＬ回路１１の通常動作が行われる前にその都度チューニングを行うことで、経時変化によるＰＬＬ回路１１の各部を構成する素子の特性の変化をも考慮してＰＬＬ回路１１の特性のバラツキを補正することができる。

尚、半導体集積回路内のＰＬＬ回路の数は１つに限定されるものではなく、複数設けられていても良い。上記各実施例の変形例として、同じＰＬＬ回路が半導体集積回路内に複数設けられている場合には、各ＰＬＬ回路の特性のバラツキは略同じであるため、１つのＰＬＬ回路において求められたパラメータω１，ω２，ω３を半導体集積回路内の記憶部に格納しておき、他のＰＬＬ回路に対しては格納されたパラメータω１，ω２，ω３を使用するようにしても良い。

本発明は、特にプロセスのバラツキ等によりＰＬＬの特性にバラツキが発生するようなＰＬＬ回路に適用可能である。

以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。

Claims (10)

1. 位相周波数検出部、チャージポンプ、ローパスフィルタ、電圧制御発振器が直列接続され、該電圧制御発振器の出力クロックが分周器を介して入力クロックが入力される該位相周波数検出部にフィードバックされる構成のＰＬＬ回路の特性のバラツキを補正するバラツキ補正方法であって、
   該ローパスフィルタ内の抵抗値に応じた基準電流を生成し、該基準電流が電圧制御発振器に出力される第１ステップと、
   該ローパスフィルタの特性と該電圧制御発振器の利得とが、該電圧制御発振器の出力クロックに基づいて補正される第２ステップと
   を有することを特徴とするバラツキ補正方法。
2. 該第１ステップは、電流源の出力電流の設計値からのバラツキに応じてカレントミラー回路のミラー比を変えてバラツキを補正することを特徴とする請求項１記載のバラツキ補正方法。
3. 該第２ステップでは、該ＰＬＬ回路への入力クロックと、該出力クロックと、該分周器の逓倍数とに基づいて生成される制御信号に応じて、該ローパスフィルタ内の容量値と該電圧制御発振器内の容量値とが調整され、該ローパスフィルタの特性と該電圧制御発振器の利得とが補正されることを特徴とする請求項１又は２記載のバラツキ補正方法。
4. 該ローパスフィルタ内の容量値は、該ローパスフィルタ内の並列接続された第１コンデンサを、各第１コンデンサに直列接続された第１スイッチにおける該制御信号に応じたオン／オフの選択により調整され、該電圧制御発振器内の容量値は、該電圧制御発振器内の並列接続された第２コンデンサを、各第２コンデンサに直列接続された第２スイッチにおける該制御信号に応じたオン／オフの選択により調整されることを特徴とする請求項３記載のバラツキ補正方法。
5. 該基準電流は、該ＰＬＬ回路への入力クロックと、該出力クロックと、該分周器の逓倍数とに基づいて生成される制御信号に応じて、該カレントミラー回路のミラー比を変えて調整され、該ローパスフィルタの特性は、該ローパスフィルタ内の並列接続された抵抗を、各抵抗に直列接続されたスイッチを該制御信号に応じて選択することで調整されることを特徴とする請求項２記載のバラツキ補正方法。
6. 位相周波数検出部、チャージポンプ、ローパスフィルタ、電圧制御発振器が直列接続され、該電圧制御発振器の出力クロックが分周器を介して入力クロックが入力される該位相周波数検出部にフィードバックされる構成のＰＬＬ回路であって、
   該ローパスフィルタ内の抵抗値に応じた基準電流を生成し、該基準電流を該チャージポンプと電圧制御発振器とに出力するバラツキ変換回路と、
   該ローパスフィルタの特性と該電圧制御発振器の利得とを、該電圧制御発振器の出力クロックに基づいて補正する制御信号を生成する利得補正回路と
   を備えることを特徴とするＰＬＬ回路。
7. 該バラツキ変換回路は、電流源の出力電流の設計値からのバラツキに応じてミラー比を変えてバラツキを補正するカレントミラー回路を有することを特徴とする請求項６記載のＰＬＬ回路。
8. 該利得補正回路は、該ＰＬＬ回路への入力クロックと、該出力クロックと、該分周器の逓倍数とに基づいて、該ローパスフィルタ内の容量値と該電圧制御発振器内の容量値とを調整する制御信号を出力することを特徴とする請求項６又は７記載のＰＬＬ回路。
9. 該ローパスフィルタは、並列接続された第１コンデンサと、各第１コンデンサに直列接続された第１スイッチとを有し、該制御信号に応じて該第１スイッチのオン／オフが選択され、該電圧制御発振器は、並列接続された第２コンデンサと、各第２コンデンサに直列接続されたスイッチとを有し、該制御信号に応じて該第２スイッチのオン／オフが選択されることを特徴とする請求項６記載のＰＬＬ回路。
10. 請求項６〜９のいずれか１項記載のＰＬＬ回路を少なくとも１つ備えたことを特徴とする半導体集積回路。

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