JP2001016102A

JP2001016102A - Ｐｌｌ回路方式

Info

Publication number: JP2001016102A
Application number: JP11182727A
Authority: JP
Inventors: Mikio Onuki; 幹夫大貫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-06-29
Filing date: 1999-06-29
Publication date: 2001-01-19

Abstract

(57)【要約】【課題】ループ利得の切替えのための専用の制御線、記
憶装置内の専用のテーブルあるいは複雑なコマンド回路
を設ける必要もなくループ帯域の切替え制御を自動的に
行うことができ、かつ、ループ帯域の切替の段数を容易
に増やすことができてきめ細かいループ帯域の切替え制
御を行うことができる。【解決手段】利得切替器６は、抵抗およびコンデンサ素
子で構成される分圧回路と複数のスイッチ素子とからな
り、利得制御信号１３を受信しスイッチ素子を動作させ
て分圧回路の回路構成を切替えて分圧比を変えループ利
得を切り替える。制御回路７ａは、分周回路２に入力さ
れる分周数設定データを入力して、このデータのあらか
じめ決められた所定部分からｎ個のビットを抽出し、抽
出したビットのビット構成に応じて利得切替器６がスイ
ッチ素子を制御してループ利得を切り替えるように利得
切替器６に利得制御信号１３を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ回路方式に関
し、特に自動的にループ帯域を一定に保つように動作す
るＰＬＬ回路方式に関する。

【０００２】

【従来の技術】ＰＬＬ（位相同期ループ）回路は、特開
昭５６−７６６４１号公報、特開昭６３−３００６２４
号公報、特開平４−２５７３４号公報、および特開平７
−２６４００３号公報にも記載されているように、周波
数シンセサイザの回路として広く用いられている。

【０００３】ＰＬＬ回路は、位相比較器、ループフィル
タ、電圧制御発振器（ＶＣＯ）、分周回路からなる帰還
閉回路であり、電圧制御発振器からの出力信号の周波数
を設定された分周数で分周回路が分周し、分周された周
波数およびその位相と位相比較器に入力された基準周波
数信号の周波数および位相とを位相比較器が比較し、そ
の誤差に比例した位相比較器からの出力電圧の高周波成
分をループフィルタにより除去して電圧制御発振器に加
えることで、基準周波数信号と電圧制御発振器の出力信
号との周波数および位相誤差を低減させる方向に電圧制
御発振器の周波数を変化させ、基準周波数信号の周波数
と分周数とで決まる周波数信号が電圧制御発振器から出
力されるように構成される。分周数の値を設定変更する
ことで、電圧制御発振器から得られる出力信号の周波数
を変えることができる。

【０００４】上記のように、電圧制御発振器の出力信号
の周波数の設定は、電圧制御発振器の出力信号の周波数
の分周数の値を変えて位相比較器に帰還入力する分周回
路の分周数の設定を変更することによって行なわれる。

【０００５】なお、ＰＬＬ回路は、下記の（１）式でル
ープ帯域ｆＬが求められる。

【０００６】ｆＬ＝Ｇ×ＫＶ×Ｋφ／Ｎ（１）Ｇ：ループ利得ＫＶ：ＶＣＯ変調感度Ｋφ：位相比較器復調感度Ｎ：分周数上記のＰＬＬ回路方式では、電圧制御発振器への入力で
ある制御電圧に対する出力信号の周波数が非直線性を有
したり、分周回路の分周数の違い等が原因となってフィ
ルタのループ帯域が変化する。ループフィルタのループ
帯域の変化は、回路における出力信号の周波数の可変帯
域が狭い場合にはあまり問題とならないが、広帯域の位
相同期方式で多くの周波数信号を発生させる回路の場合
には、位相雑音の劣化などが発生し問題となる。このよ
うなことを防ぐため、従来からループ帯域の変化を小さ
く抑え、ループ帯域の変化をできるだけ一定に保つよう
に改良が図られてきている。

【０００７】例えば、上述したループ利得の制御を行う
利得制御用の複数の抵抗器を手動により切替えたり、ル
ープ利得の切替えのための制御線を設ける処置あるいは
ＲＯＭ（リード・オンリイ・メモリ）等の記憶装置内に
ループ利得の切替えのためのテーブルを設けるなどの処
置が行われている。

【０００８】また、上記の外に、分周数の設定値を変更
する分周数コマンドを分周回路に入力して電圧制御発振
器の出力信号の周波数の変更設定をするときに、ループ
利得を制御する利得制御用コマンドをアナログスイッチ
に入力し、ループ利得を制御するための複数の抵抗器を
選択切替えしてループ利得を切替え制御することも行わ
れている。上記のように出力周波数帯を変更するため分
周数コマンドによって分周回路に対して分周数の値の設
定変更を行うときに、複数の抵抗器を選択切替えしてル
ープ利得を切替えることができ、フィルタのループ帯域
をほぼ一定に保つようにすることができる。ところがこ
の方式では出力周波数を設定するためのコマンドの他
に、上記のようにループ利得を制御してループ帯域を一
定に保つために、ループフィルタの利得を制御するため
の複数の抵抗器を切替えるループ利得可変用のコマンド
およびそのコマンド回路が必要となり、そのためコマン
ド数が増加し、コマンド回路が複雑になるという問題点
がある。

【０００９】上記の問題点に対しては、ループフィルタ
の出力である制御電圧（アナログ信号）を選択信号変換
手段によって選択信号（ディジタル信号）に変換し、こ
の選択信号によってループ利得を制御するための複数の
抵抗器の切替えを行うことにより一定のループ帯域が保
てるようなループフィルタの利得制御が可能であり、ル
ープフィルタ利得制御用のコマンドを用いなくても済む
ようにすることはできる。

【００１０】しかし、上記のようなループフィルタの出
力である制御電圧を選択信号変換手段によって選択信号
に変換しループ利得を制御する為の複数の抵抗器の切替
えを行う方式の場合は、ループ帯域の切替の段数を多く
設けようとしても思い通りの段数を自由に設定すること
が困難であるという問題点がある。

【００１１】

【発明が解決しようとする課題】上述した従来のＰＬＬ
回路方式は、ＰＬＬ回路のループの動作安定度が、常に
一定であることが望まれるが、電圧制御発振器の変調感
度の非線形性による動作安定度の低下や、周波数を広範
囲に可変させる場合に分周数を大きく変えることによる
動作安定度の低下が無視できなくなるなどのときの対応
のために、ループ利得の手動による切替え、ループ利得
の切替えのための制御線や、または、ＲＯＭ等の記憶装
置内にループ利得の切替えのためのテーブルを設けるな
どの処置を行わなければならず、また、コマンドを用い
る場合はコマンド回路が複雑になり、さらに、ループフ
ィルタの出力である制御電圧を選択信号変換手段によっ
て選択信号に変換しループ利得を制御する為の複数の抵
抗器の切替えを行う方式の場合は、ループ帯域の切替の
段数を多く設けようとしても思い通りの段数を自由に設
定することが困難であるという欠点を有していた。

【００１２】本発明の目的は、ループ利得の切替えのた
めの専用の制御線、記憶装置内の専用のテーブルあるい
は複雑なコマンド回路を設ける必要もなくループ利得の
切替え制御を自動的に行うことができ、かつ、ループ帯
域の切替の段数を容易に増やすことができてきめ細かい
ループ帯域の切替え制御を行うことができるＰＬＬ回路
方式を提供することにある。

【００１３】

【課題を解決するための手段】第１の発明のＰＬＬ回路
方式は、出力周波数を決定する際に出力周波数を設定す
るために入力される、分周数設定データのあらかじめ決
められた所定部分からｎ（ｎは少なくとも１の自然数）
個のビットを抽出し、抽出したビットのビット構成に応
じてループ帯域を切り替えるように構成される。

【００１４】また、第２の発明のＰＬＬ回路方式は、
（Ａ）制御電圧によって発振周波数を変化させる電圧制
御発振器、（Ｂ）前記電圧制御発振器の出力周波数を設
定するために入力される分周数設定データに基づいて前
記電圧制御発振器の出力周波数を分周して出力する分周
回路、（Ｃ）基準周波数を発生する基準周波数発生器、
（Ｄ）前記基準周波数発生器から出力された基準周波数
の位相と前記分周回路の出力周波数の位相との位相誤差
を検出し、前記位相誤差に応じたレベルの電圧信号を出
力する位相比較器、（Ｅ）前記位相比較器から出力され
た電圧信号の高周波成分を除去する低域フィルタ、を備
えたＰＬＬ回路方式において、（Ｆ）抵抗およびコンデ
ンサ素子と複数のスイッチ素子とからなり、利得制御信
号を受信し前記利得制御信号に基づいて前記スイッチ素
子を動作させて前記抵抗およびコンデンサ素子で構成さ
れる分圧回路の回路構成を切替えることで前記分圧回路
の分圧比を変えループ利得を切り替える利得切替器、
（Ｇ）前記電圧制御発振器の出力周波数を変更するため
に前記分周回路に入力される、シリアルビット列で構成
された分周数設定データを入力して、前記分周数設定デ
ータのあらかじめ決められた所定部分からｎ（ｎは少な
くとも１の自然数）個のビットを抽出し、抽出したビッ
トのビット構成に応じて前記利得切替器が前記スイッチ
素子を制御し前記ループ利得を切り替えるように前記利
得切替器に前記利得制御信号を出力する制御回路、を備
えて構成される。

【００１５】また、第３の発明のＰＬＬ回路方式は、
（Ａ）第１の制御電圧によって発振周波数を変化させる
電圧制御発振器、（Ｂ）前記電圧制御発振器の出力周波
数を変更するために入力される分周数設定データに基づ
いて前記電圧制御発振器の出力周波数を分周して出力す
る分周回路、（Ｃ）基準周波数を発生する基準周波数発
生器、（Ｄ）前記基準周波数発生器から出力された基準
周波数の位相と前記分周回路の出力周波数の位相との位
相誤差を検出し、前記位相誤差に応じたレベルの電圧信
号を出力する位相比較器、（Ｅ）前記位相比較器から出
力された電圧信号の高周波成分を除去する低域フィル
タ、を備えたＰＬＬ回路方式において、（Ｆ）第２の制
御電圧に応じて復調感度が制御されるチャージポンプ回
路、（Ｇ）前記電圧制御発振器の出力周波数を変更する
ために前記分周回路に入力される、シリアルビット列で
構成された分周数設定データを入力して、前記分周数設
定データのあらかじめ決められた所定部分からｎ（ｎは
少なくとも１の自然数）個のビットを抽出し、抽出した
ビットのビット構成に応じて前記チャージポンプ回路に
対し出力する前記第２の制御電圧を可変し、チャージポ
ンプ回路の復調感度を切り替える制御回路、を備えて構
成される。

【００１６】また、第４の発明のＰＬＬ回路方式は、第
２の発明のＰＬＬ回路方式において、前記制御回路は、
前記分周数設定データのあらかじめ決められた所定部分
からｎ個のビットを抽出し、抽出したシリアルビット列
をさらにパラレルビット列に変換して前記利得制御信号
として出力するように構成される。

【００１７】また、第５の発明のＰＬＬ回路方式は、第
２または第４の発明のＰＬＬ回路方式において、前記所
定部分から抽出されたｎ個のビットは前記所定部分の連
続したビット数であるように構成される。

【００１８】また、第６の発明のＰＬＬ回路方式は、第
３の発明のＰＬＬ回路方式において、前記所定部分から
抽出されたｎ個のビットは前記所定部分の連続したビッ
ト数であるように構成される。

【００１９】また、第７の発明のＰＬＬ回路方式は、第
２、第４または第５の発明のＰＬＬ回路方式において、
前記制御回路は、抽出した前記ｎ個のビットの構成が示
す数値に応じて前記利得切替器のスイッチ素子を制御し
ＰＬＬ回路のループ利得を切り替えるように構成され
る。

【００２０】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００２１】図１は、本発明のＰＬＬ回路方式の実施の
一形態を示すブロック図である。

【００２２】図１に示す本実施の形態のＰＬＬ回路方式
のＰＬＬ回路は、制御電圧によって発振周波数を変化さ
せる電圧制御発振器（ＶＣＯ）１と、電圧制御発振器１
の出力信号の周波数を変更するために入力される分周数
設定データに基づいて電圧制御発振器１の出力信号の周
波数を分周して出力する分周回路２と、基準周波数を発
生する基準周波数発生器３と、基準周波数発生器３から
出力された基準周波数の位相と電圧制御発振器１から出
力され分周回路２によって分周された電圧制御発振器１
の出力の位相との位相誤差を検出し、その位相誤差に応
じた出力を出す位相比較器４ａと、位相比較器４ａの誤
差出力の高周波成分を除去する低域フィルタ５と、抵抗
およびコンデンサ素子と複数のスイッチ素子とからな
り、スイッチ素子を動作させて抵抗およびコンデンサ素
子で構成される分圧回路の回路構成を切替えることで分
圧回路の分圧比を変えることにより、図１のＰＬＬ回路
のループ利得を切り替える利得切替器６と、電圧制御発
振器１の出力信号の周波数を変更するために分周回路２
に入力される、シリアルビット列で構成された分周数設
定データを入力して、分周数設定データのあらかじめ決
められた所定部分からｎ（ｎは少なくとも１の自然数）
個のビットを抽出し、抽出したシリアルビット列をさら
にパラレルビット列に変換して、抽出したビットのビッ
ト構成が示す数値に応じてＰＬＬ回路のループ利得が切
り替えられるように利得切替器６がスイッチ素子を動作
するよう利得切替器６を制御する制御回路７ａとから構
成される。

【００２３】次に、動作を説明する。

【００２４】図１において、電圧制御発振器１の出力信
号１１の周波数を変更するために外部から分周回路２に
分周数設定データ１２が入力されると、分周回路２はこ
の分周数設定データに指定された分周数Ｎに基づいて電
圧制御発振器１の出力信号１１の周波数をＮ分の１に分
周する。また、分周数設定データ１２は同時に制御回路
７ａにも入力される。分周数Ｎの値としては変更しよう
としている電圧制御発振器１の出力信号１１の周波数の
値に対応してあらかじめ決められた分周数Ｎの値が設定
される。

【００２５】制御回路７ａは、図２に示すように、内蔵
する制御ビット抽出回路８により、レジスタ（図示せ
ず）上に展開された分周数設定データ１２のあらかじめ
決められた所定部分からＮ個のビットをシリアルビット
列（図２では２ビット）として抽出し、さらに、上記シ
リアルビット列を内蔵するシリアルパラレル変換回路９
によりパラレルビット列に変換し、このパラレルビット
列のビット構成の数値に応じてＰＬＬ回路のループ利得
を切り替えるように指示する利得制御信号１３を利得切
替器６に出力する。利得切替器６では、利得切替器６に
内蔵されたスイッチ選択回路１０が、利得制御信号１３
に含まれる上記パラレルビット列のビット構成の数値が
示す、切替制御の対象となるスイッチ素子を選択しその
スイッチ素子を制御する。例えば、上記の利得制御信号
１３が利得切替器６のスイッチ素子６１を切替制御の対
象となるスイッチ素子として選択するための数値を示す
ビット構成のパラレルビット列を有していれば、この利
得制御信号１３を入力されたスイッチ選択回路１０は、
スイッチ素子６１を切替制御の対象となるスイッチ素子
として選択しスイッチ素子６１を制御する。スイッチ素
子６１が切替制御されてオンになると、抵抗６５がスイ
ッチ素子６１を介してコンデンサ７０に接続されるの
で、抵抗およびコンデンサ素子で構成される分圧回路の
回路構成を切替えることになり、このように分圧回路の
分圧比を変えることにより、利得切替器６の利得を変化
させる。このときの利得切替器６の利得の変化は、上記
の分周数Ｎの値に対応してあらかじめ決められた値だけ
利得が変化するように分圧比が決められている。

【００２６】一方、電圧制御発振器１の出力信号１１の
周波数が分周回路２でＮ分の１に分周されて分周回路２
から電圧信号１４として出力され位相比較器４ａに入力
される。位相比較器４ａは、電圧制御発振器１の出力信
号１１の周波数がＮ分の１に分周された分周回路２の電
圧信号１４の位相を、基準周波数発生器３から出力され
基準周波数信号１５の位相と比較する。位相比較器４ａ
は、基準周波数発生器３から出力された基準周波数信号
１５の位相と電圧制御発振器１から出力され分周回路２
によって分周された電圧制御発振器１の出力の位相との
位相誤差を検出し、その位相誤差に応じた電圧信号１６
を出力する。位相比較器４ａから出力された電圧信号１
６は低域フィルタ５に入力され、低域フィルタ５で高周
波成分を除去されて利得切替器６に入力される。

【００２７】利得切替器６では、上述したように制御回
路７ａからの制御を受けて利得切替器６の利得が分周数
Ｎの値に対応してあらかじめ決められた値だけ利得が変
化させられるが、利得切替器６に入力された低域フィル
タ５から出力された電圧信号１７のレベルは、この利得
切替器６を通ることで利得切替器６の利得変化に応じて
変えられて電圧信号１８として電圧制御発振器１に出力
される。

【００２８】上記のように、図１のＰＬＬ回路では、外
部から入力する分周数の指定によって電圧制御発振器１
から出力された出力周波数信号１１の周波数を分周回路
２で分周し、その位相を位相比較器４ａで基準周波数信
号１５の位相と比較して低域フィルタを通して位相誤差
に応じた電圧を電圧信号１８として電圧制御発振器１に
与えることことにより電圧制御発振器１の出力周波数信
号１１の周波数を所望の周波数に設定することができる
が、このとき、外部から入力する分周数の指定データに
より自動的に利得切替器６の利得を制御して、ＰＬＬ回
路のループ帯域を一定に保つことができるようにループ
利得を切替えることができる。

【００２９】次に、復調感度を切り替えることでループ
帯域を切り替えて変動したループ帯域を元に戻すため
の、本発明の他の実施の形態について説明する。

【００３０】なお、次に述べる図３の実施の形態のＰＬ
Ｌ回路方式のＰＬＬ回路では、通常位相比較器に内蔵さ
れるチャージポンプ回路を位相比較器から独立させてブ
ロック図に示している。

【００３１】図３は、本発明のＰＬＬ回路方式の実施の
一形態を示すブロック図である。

【００３２】図３に示す本実施の形態のＰＬＬ回路方式
のＰＬＬ回路は、制御電圧によって発振周波数を変化さ
せる電圧制御発振器（ＶＣＯ）１と、電圧制御発振器１
の出力周波数を変更するために入力される分周数設定デ
ータに基づいて電圧制御発振器１の出力を分周する分周
回路２と、基準周波数を発生する基準周波数発生器３
と、基準周波数発生器３から出力された基準周波数の位
相と電圧制御発振器１から出力され分周回路２によって
分周された電圧制御発振器１の出力の位相との位相誤差
を検出し、その位相誤差に応じた出力を出す位相比較器
４ｂと、入力された制御電圧信号３２（第２の制御電
圧）に基づいて位相比較器４ｂの誤差出力のレベルを制
御して出力するチャージポンプ回路３１と、チャージポ
ンプ回路３１を介して入力された位相比較器４ｂの誤差
出力の高周波成分を除去する低域フィルタ５と、圧制御
発振器１の出力周波数を変更するために分周回路２に入
力される、シリアルビット列で構成された分周数設定デ
ータを入力して、分周数設定データのあらかじめ決めら
れた所定部分からｎ個のビットを抽出し、抽出したビッ
トのビット構成が示す数値に応じてチャージポンプ回路
３１へ出力する制御電圧信号３２を制御してチャージポ
ンプ回路３１の復調感度を切り替える制御回路７ｂとか
ら構成される。

【００３３】なお、位相比較器４ｂは、図１に示すＰＬ
Ｌ回路の位相比較器４ａとは、位相比較器４ａが内蔵し
ているチャージポンプ回路（図示せず）を内蔵していな
い点が異る。図３に示すＰＬＬ回路では、位相比較器４
ｂがチャージポンプ回路を内蔵しない代りに、チャージ
ポンプ回路３１が位相比較器４ｂに接続されている。

【００３４】図３に示すＰＬＬ回路の動作では、外部か
ら入力する分周数の指定データにより制御回路７ｂがチ
ャージポンプ回路３１への制御電圧信号３２を制御し
て、ＰＬＬ回路のループ帯域を一定に保つことができる
ようにチャージポンプ回路３１の復調感度を切替えるよ
うに構成される。

【００３５】上記のように、図３に示すＰＬＬ回路と図
１に示すＰＬＬ回路の相違は、図１に示すＰＬＬ回路に
含まれていた利得切替器６がなく、代りにチャージポン
プ回路３１が用いられている。すなわち、図１に示すＰ
ＬＬ回路ではＰＬＬ回路のループ帯域（ｆＬ）を、利得
切替器６によってループ利得を切り替えることにより制
御するのに対して、図３に示すＰＬＬ回路ではＰＬＬ回
路のｆＬをチャージポンプ回路３１の復調感度を切り替
えることによって制御していることである。

【００３６】上述の説明では、分周数設定データのあら
かじめ決められた所定部分から抽出するｎ個のビットと
して２ビットの場合で説明したが、このビット数が多い
程、ループ帯域の切替え制御の仕方が増加するので、き
め細かいループ帯域の切替え制御を行うことができる。

【００３７】

【発明の効果】以上説明したように、本発明のＰＬＬ回
路方式は、出力周波数を変更するために入力される、分
周数を設定するための分周数設定データにより分周数を
変更するとともに、分周数設定データのあらかじめ決め
られた所定部分からｎ個のビットを抽出し、抽出したビ
ットのビット構成に応じてループ利得を切り替える手段
またはチャージポンプ回路の復調感度を切り替える手段
を設けることにより、ループ帯域を一定に保ってループ
の動作安定度の低下を防止するためにループ利得利得の
切替えのための専用の制御線、記憶装置内の専用のテー
ブルあるいは複雑なコマンド回路を設ける必要もなく、
ループ帯域の切替え制御を自動的に行うことができ、か
つ、ループ帯域の切替の段数を容易に増やすことができ
るのできめ細かいループ帯域の切替え制御を行うことが
できるという効果を有している。

【図面の簡単な説明】

【図１】本発明のＰＬＬ回路方式の実施の一形態を示す
ブロック図である。

【図２】図１に示すＰＬＬ回路の動作を説明する説明図
である。

【図３】本発明のＰＬＬ回路方式の他の実施の一形態を
示すブロック図である。

【符号の説明】

１電圧制御発振器２分周回路３基準周波数発生器４ａ，４ｂ位相比較器５低域フィルタ６利得切替器７ａ，７ｂ制御回路８制御ビット抽出回路９シリアルパラレル変換回路１０スイッチ選択回路１１出力信号１２分周数設定データ１３利得制御信号１４電圧信号１５基準周波数信号１６〜１８電圧信号３１チャージポンプ回路３２制御電圧信号

Claims

【特許請求の範囲】

【請求項１】ＰＬＬ回路方式において、出力周波数を
決定する際に出力周波数を設定するために入力される、
分周数設定データのあらかじめ決められた所定部分から
ｎ（ｎは少なくとも１の自然数）個のビットを抽出し、
抽出したビットのビット構成に応じてループ帯域を切り
替えることを特徴とするＰＬＬ回路方式。
【請求項２】（Ａ）制御電圧によって発振周波数を変化
させる電圧制御発振器、（Ｂ）前記電圧制御発振器の出
力周波数を設定するために入力される分周数設定データ
に基づいて前記電圧制御発振器の出力周波数を分周して
出力する分周回路、（Ｃ）基準周波数を発生する基準周
波数発生器、（Ｄ）前記基準周波数発生器から出力され
た基準周波数の位相と前記分周回路の出力周波数の位相
との位相誤差を検出し、前記位相誤差に応じたレベルの
電圧信号を出力する位相比較器、（Ｅ）前記位相比較器
から出力された電圧信号の高周波成分を除去する低域フ
ィルタ、を備えたＰＬＬ回路方式において、（Ｆ）抵抗
およびコンデンサ素子と複数のスイッチ素子とからな
り、利得制御信号を受信し前記利得制御信号に基づいて
前記スイッチ素子を動作させて前記抵抗およびコンデン
サ素子で構成される分圧回路の回路構成を切替えること
で前記分圧回路の分圧比を変えループ利得を切り替える
利得切替器、（Ｇ）前記電圧制御発振器の出力周波数を
変更するために前記分周回路に入力される、シリアルビ
ット列で構成された分周数設定データを入力して、前記
分周数設定データのあらかじめ決められた所定部分から
ｎ（ｎは少なくとも１の自然数）個のビットを抽出し、
抽出したビットのビット構成に応じて前記利得切替器が
前記スイッチ素子を制御し前記ループ利得を切り替える
ように前記利得切替器に前記利得制御信号を出力する制
御回路、を備えたことを特徴とするＰＬＬ回路方式。
【請求項３】（Ａ）第１の制御電圧によって発振周波数
を変化させる電圧制御発振器、（Ｂ）前記電圧制御発振
器の出力周波数を変更するために入力される分周数設定
データに基づいて前記電圧制御発振器の出力周波数を分
周して出力する分周回路、（Ｃ）基準周波数を発生する
基準周波数発生器、（Ｄ）前記基準周波数発生器から出
力された基準周波数の位相と前記分周回路の出力周波数
の位相との位相誤差を検出し、前記位相誤差に応じたレ
ベルの電圧信号を出力する位相比較器、（Ｅ）前記位相
比較器から出力された電圧信号の高周波成分を除去する
低域フィルタ、を備えたＰＬＬ回路方式において、
（Ｆ）第２の制御電圧に応じて復調感度が制御されるチ
ャージポンプ回路、（Ｇ）前記電圧制御発振器の出力周
波数を変更するために前記分周回路に入力される、シリ
アルビット列で構成された分周数設定データを入力し
て、前記分周数設定データのあらかじめ決められた所定
部分からｎ（ｎは少なくとも１の自然数）個のビットを
抽出し、抽出したビットのビット構成に応じて前記チャ
ージポンプ回路に対し出力する前記第２の制御電圧を可
変し、チャージポンプ回路の復調感度を切り替える制御
回路、を備えたことを特徴とするＰＬＬ回路方式。
【請求項４】請求項２記載のＰＬＬ回路方式におい
て、前記制御回路は、前記分周数設定データのあらかじ
め決められた所定部分からｎ個のビットを抽出し、抽出
したシリアルビット列をさらにパラレルビット列に変換
して前記利得制御信号として出力することを特徴とする
ＰＬＬ回路方式。
【請求項５】請求項２または請求項４記載のＰＬＬ回
路方式において、前記所定部分から抽出されたｎ個のビ
ットは前記所定部分の連続したビット数であることを特
徴とするＰＬＬ回路方式。
【請求項６】請求項３記載のＰＬＬ回路方式におい
て、前記所定部分から抽出されたｎ個のビットは前記所
定部分の連続したビット数であることを特徴とするＰＬ
Ｌ回路方式。
【請求項７】請求項２、請求項４または請求項５記載
のＰＬＬ回路方式において、前記制御回路は、抽出した
前記ｎ個のビットの構成が示す数値に応じて前記利得切
替器のスイッチ素子を制御しＰＬＬ回路のループ利得を
切り替えることを特徴とするＰＬＬ回路方式。