JP2003078410A

JP2003078410A - 位相同期回路

Info

Publication number: JP2003078410A
Application number: JP2001261298A
Authority: JP
Inventors: Yoshiyuki Shibahara; 禎之柴原; Masaru Kokubo; 優小久保
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-08-30
Filing date: 2001-08-30
Publication date: 2003-03-14
Anticipated expiration: 2021-08-30
Also published as: US6870411B2; JP3808338B2; TWI266481B; US20030042985A1

Abstract

(57)【要約】【課題】低しきい値プロセスを適用した場合に発生する
リーク電流によりVCOが発振する周波数範囲であって
も、VCOが所定の周波数範囲を満たすように自動調整で
きる位相同期回路を提供する。【解決手段】位相比較器1、チャージポンプ2、ループフ
ィルタ3、VCO4、分周器5からなるPLL部と、VCOの周波数
範囲を自動調整するキャリブレーション回路14で構成す
る。収束開始前に、キャリブレーション回路14の信号Rs
tによりスイッチSW1を閉じてループフィルタ出力を接地
し、開ループにする。Vcal信号によりVCO出力Foを上限
又は下限周波数に設定し、その周期と基準信号Frとの周
期とを比較して周波数を計測し、VCOの周波数を調整す
る信号Hb,Lbを更新する。信号Hb,LbはVCOが所定の周波
数範囲を満たすまで更新された後、値が保持され、Rst
信号によりSW1を開き、PLLを閉ループに切替えて位相同
期を開始する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は位相同期回路に係
り、特に周波数可変範囲を所定の範囲に自動的に設定可
能な周波数可変発振回路を有する位相同期回路に関す
る。

【０００２】

【従来の技術】ロジックLSI内部の高速クロックの生成
や、LSI外部に接続されたRAMモジュールとの位相調整な
どを目的として、位相同期回路（PLL）がしばしば用い
られている。PLLの構成については、例えば、I. Young
著「A PLL Clock Generator with5 to 110 MHz of Lock
Range for Microprocessor」(IEEE Journal of solid-st
ate circuits, vol. SC-27, pp.1599-1607, November 1
992)などに詳しく述べられている。

【０００３】図１にPLLの基本構成を示す。PLLは、位相
比較器(PFD)1、チャージポンプ(CP)2、ループフィルタ
(LF)3、電圧制御発振器(以下VCOと呼ぶ)4、および分周
器(DV)5から構成される。位相比較器1は、一方の端子に
入力される基準信号Frと他方の端子に入力されるフィー
ドバック信号Fbとの位相差を検出して、位相差に応じた
パルス信号UP,DNを出力する。チャージポンプ2はUP,DN
信号に応じてループフィルタ3を駆動する。ループフィ
ルタ3はチャージポンプ2の出力を平滑化し、VCO4の制御
電圧Vlfを出力する。VCO4は、制御電圧Vlfに応じた周波
数で発振を行う。VCO4の出力と、位相比較器1のフィー
ドバック信号Fbが入力される他方の端子との間には、分
周器5が設けられ、フィードバックループが構成され
る。

【０００４】このような構成をとることにより、PLLは
基準信号Frとフィードバック信号Fbの位相と周波数が一
致するように制御される。ここで、分周器5の分周数Nに
は任意の正の整数を選択することができ、PLL収束時に
おいてVCO4より出力される信号Foの周波数は基準信号の
N倍となる。

【０００５】上記PLL回路をクロック発生用としてLSIに
搭載する場合、LSIが処理を行っている間は高周波数動
作、スタンバイ時は低周波数動作など、設定に応じて１
つのLSIが様々な周波数で動作可能であることが望まれ
る。したがって、PLLには、広い周波数範囲で動作でき
ることが望まれる。

【０００６】また、PLLがLSI内外のクロックの位相調整
用に適用される場合も同様に、外部バスの動作周波数
は、使用者の目標性能に応じて幅広く変化するため、PL
Lには広い周波数範囲で動作できることが要求される。

【０００７】PLLがこのように広い周波数範囲で動作す
るためには、目標周波数範囲内すべてにおいて、VCO4が
発振できることが重要である。しかし、半導体基板上に
PLLを構成する際、プロセス変動や環境変動に応じて、V
CO4の特性が変動する。この変動範囲が大きい場合、同
一の設計では、所定の周波数範囲を満たすことができな
い場合がある。そこで、従来よりVCO4に発振特性を調整
する機能を付加するとともに、所望の周波数範囲を満た
すよう自動的に調整するキャリブレーション技術が適用
されている。このような技術は、例えば特開2000-49597
号公報に開示されている。以下、この従来のPLLを例に
説明する。

【０００８】図２に、キャリブレーション回路を有する
従来のPLLの構成を示す。位相比較器(PFD)1、チャージ
ポンプ(CP)2、ループフィルタ(LF)3および分周器(DV)5
は、図１と同様の構成である。電圧制御発振器(VCO)4
は、電圧を電流に変換するgmセル6と、電流制御発振器
（ICO）7とから構成される。さらに、このPLLでは、VCO
4に流れる電流を最適化するキャリブレーションコント
ロール回路(CC)8が付加されている。

【０００９】図３にキャリブレーションコントロール回
路8の具体例を示す。キャリブレーションコントロール
回路8は、位相比較器1の出力信号UP,DNを入力とし、そ
のモニタ値に基づいて、gmセル6およびICO7に流れる電
流値を調整するためのデータを生成するモニタ回路(MO
N)9を有する。このモニタ回路9から生成されたデータに
より、gmセル6およびICO7の電流値が調整され、VCO4の
周波数が変化する。

【００１０】すなわち、キャリブレーションコントロー
ル回路8は、シリアルインターフェース(SIF)10によっ
て、モニタ回路9からデータレジスタ(DRG)11に、gmセル
6およびICO7に流すべき電流を決定するデータを書き込
み、データレジスタ11の出力によってgmセル6およびICO
7に複数接続された電流源列12,13の接続数を変更する回
路である。

【００１１】次に、上述の回路を用いたVCO4のキャリブ
レーション動作について、図２および図３を参照して説
明する。キャリブレーションは、まず、PLLをオープン
ループとした後、制御電圧の下限値における周波数を計
測し、所定の周波数以下となるまでVCO4を調整する下限
設定と、制御電圧の上限における周波数を計測し、所定
の周波数以上となるまでVCO4を調整する上限設定とを、
VCO4が所定の周波数範囲を満たすまで繰り返すことによ
り行われる。

【００１２】下限・上限設定では、位相比較器1のUP,DN
信号を用いて周波数の判定が行われる。下限判定では、
基準信号Frを下限に設定し、VCO4の制御電圧Vlfを下限
に設定し、Mサイクルの間、UP,DN信号をモニタしてVCO4
の周波数が所定の周波数範囲を満たしているか否かを判
定する。下限周波数が所定の下限値を満たしていない場
合は、電流源列12,13の付加数を削減し、再度、下限判
定を行う。また、下限周波数が所定の下限値を満たして
いる場合は上限判定に移行する。

【００１３】上限判定では、基準信号Frを上限に設定
し、VCO4の制御電圧Vlfを上限に設定し、下限判定と同
様に周波数判定を行う。上限周波数が所定の上限値を満
たしていない場合は、電流源列12,13の付加数を増加し
て、再度、上限判定を行う。また、上限周波数が所定の
上限値を満たしている場合は下限判定に移行する。

【００１４】以上の上限・下限判定動作を繰り返すこと
により、VCO4は所定の周波数範囲を満たすように調整さ
れる。

【００１５】

【発明が解決しようとする課題】前述した従来例におい
て、電圧制御発振器を低電圧で動作させる場合には、微
細化された低しきい値トランジスタを用いる必要があ
る。このため、低電圧動作では、しきい値、温度、電源
電圧などの変動が、周波数制御特性に影響する寄与度が
大きくなり、さらにリーク電流が増加するという問題が
ある。

【００１６】図４に、しきい値を−0.05Vとし、かつ、
電源変動を±0.15V、製造プロセスのばらつきによるし
きい値変動を±0.15Vとし、温度変動範囲−40℃〜125℃
を考慮した電源電圧0.7VでのVCO4のシミュレーション例
を示す。ここで、図４には、リーク電流最大条件でのシ
ミュレーション結果の特性線MXと、速度最低条件におけ
る結果の特性線MNについてのみ示した。

【００１７】図４より、VCO4を速度最低条件で発振周波
数が50MHz〜200MHzの周波数範囲を満たすように設計し
ても、製造プロセスのばらつきによりリーク最大条件
(しきい値が最も低い値)となったときには、リーク電流
が大きく、制御可能な最低周波数は100MHzまでである。
このような特性を有するVCO4を50MHzから200MHzで動作
するPLLに用いると、製造プロセスのばらつきにより、
リーク電流最大条件となったときには、50MHz〜100MHz
の間でPLLが収束できないという問題が生じる。

【００１８】しかし、VCO4の周波数範囲を従来技術によ
り調整する場合、VCO4の調整を電流源サイズの調整のみ
で行っているため、リーク電流による発振周波数を低減
できず、上記のようにキャリブレーションが正常に行え
ない条件が存在するということは考慮されていなかっ
た。

【００１９】また、周波数判定を位相比較器2のUP,DN信
号をモニタして行っているが、この方法では、B. Razav
i著“Monolithic Phase-locked Loops and Clock Recov
eryCircuits”(IEEE PRESS)に記載されているように、U
PまたはDN信号のどちらか一方が連続して出力される構
造ではないため、計測サイクルを長く取り、総パルスを
比較するなどの処理が必要となり、キャリブレーション
時間が大きくなる点について配慮されていなかった。

【００２０】そこで、本発明の目的は、電圧制御発振器
(VCO)がリーク電流により発振する周波数範囲であって
も、VCOが所定の周波数範囲を満たすように自動調整で
きる位相同期回路を提供することにある。

【００２１】また、本発明の他の目的は、VCOの周波数
設定を高速に行える位相同期回路を提供することにあ
る。

【００２２】

【課題を解決するための手段】開示される本発明のうち
代表的なものの概要を簡単に説明すれば、下記のとおり
である。すなわち、本発明に係る位相同期回路は、位相
比較器とチャージポンプとループフィルタと周波数可変
発振回路と該周波数可変発振回路の出力を分周する分周
器から成り、基準信号と分周器の出力信号を位相比較器
にて検出した位相差信号をチャージポンプとループフィ
ルタを通して周波数可変発振回路に入力することによ
り、該周波数可変発振回路の発振周波数および位相が所
定の値に制御される位相同期回路であって、前記周波数
可変発振回路の発振周波数および位相の前記制御を開始
する前に、該周波数可変発振回路の周波数可変範囲が所
定の周波数範囲を満たすように該周波数可変発振回路を
自動調整する調整手段を設けることを特徴とするもので
ある。すなわち、PLL収束を開始する前に予め電圧制御
発振器が所望の周波数範囲を満たすように調整する。こ
れにより、PLLが収束できるようになる。

【００２３】前記調整手段は、前記基準周波数と前記周
波数可変発振回路の出力信号を入力として、前記周波数
可変発振回路の発振周波数の上限を判定して発振周波数
の上限を設定する上限調整信号を出力する上限判定回路
と、前記発振周波数の下限を判定して発振周波数の下限
を設定する下限調整信号を出力する下限判定回路と、前
記上限および下限判定回路の切替え制御を行う制御回路
とを備えれば好適である。すなわち、基準周波数と周波
数可変発振回路である電圧制御発振器の出力との比較手
段と、周波数範囲が調整可能な電圧制御発振器と、この
電圧制御発振器の発振周波数を上限・下限に設定する手
段を設けることにより、周波数範囲を自動調整可能にな
る。

【００２４】さらに電圧制御発振器に、可変電流源のサ
イズを可変できる可変電流源列と、出力に付加する容量
サイズを可変できる可変容量列とを有する遅延回路を設
けた構成とする。これにより、リーク電流による発振が
起きる場合でも、電圧制御発振器の発振周波数を下げる
ことが可能となる。

【００２５】また、周波数比較手段として、電圧制御発
振器の出力信号を所定区間切出し、そのパルス数をカウ
ントする構成とすれば好適である。これにより、キャリ
ブレーションを高速に行うことができる。

【００２６】またさらに、上記遅延回路の可変電流源列
と並列に可変電流源列を設ける構成とする。これによ
り、電圧制御発振器の周波数設定を高速に行うことがで
きる。

【００２７】

【発明の実施の形態】以下、本発明の好適な実施の形態
について添付図面を参照しながら詳細に説明する。

【００２８】＜実施の形態１＞本発明に係る位相同期回
路(PLL)の一実施の形態について説明する。図５に、本
実施の形態におけるPLLの構成を示す。本実施の形態例
のPLLは、位相比較器(PFD)1、チャージポンプ(CP)2、ル
ープフィルタ(LF)14、電圧制御発振器(VCO)4、および分
周器(DV)5により構成されるPLL部と、VCO4の周波数範囲
を自動調整するキャリブレーション回路14により構成さ
れる。

【００２９】本実施の形態例のPLLは、VCO4の周波数制
御特性が調整されるVCOキャリブレーション期間と、VCO
調整終了後の通常PLLの収束動作を行うPLL収束期間の２
つの動作状態をとる。

【００３０】まず、VCOキャリブレーション期間につい
て説明する。キャリブレーション期間では、VCO4が所定
の周波数範囲を満たすまで、上限判定、下限判定が繰り
返され、VCO4の調整信号Hb,Lbが更新される。この動作
について詳しく述べる。

【００３１】キャリブレーションが開始されると、キャ
リブレーション回路14は、チャージポンプ2を停止し
て、PLLループをオープンループにする。また、VCO4の
調整信号Hb,Lbをリセットして初期化する。さらに、制
御信号VLによりスイッチSW1をオン、制御信号VHにより
スイッチSW2をオフにしてループフィルタ3の出力Vlfを
グランドに接続し、VCO4の出力Foの周波数を下限周波数
とし、下限周波数判定を開始する。VCO4の出力Foは後述
する下限周波数判定回路17に入力され、所定の周波数以
下であると判定されるまで、調整信号Lbを更新しVCO4を
調整する。調整信号Lbの更新およびVCO4の調整機能につ
いては後述する。なお、スイッチSW1,SW2としては、例
えばMOSトランジスタを用いればよいが、これに限るも
のではなくスイッチ機能があるものであればよい。ま
た、PLLループをオープンループにするためにチャージ
ポンプ2の停止信号は、図５ではキャリブレーション回
路14からSCP信号により行なったが、他のリセット信号
により行ってもよい。例えば、調整信号Hb,Lbのリセッ
ト信号を兼用すればよい。

【００３２】下限周波数判定を終了すると、調整信号Lb
による設定は保持され、制御信号VLによりスイッチSW1
をオフ、制御信号VHによりスイッチSW2をオンにし、ル
ープフィルタ3の出力Vlfを電源電圧に接続してVCO4を上
限周波数に設定し、上限周波数判定を開始する。上限判
定では、VCO4の出力Foが後述する上限判定回路16に入力
され、所定の周波数以上であると判定されるまでVCO4の
調整信号Hbを更新することにより、VCO4の周波数が上昇
する。調整信号Hbの更新については後述する。上限判定
が終了すると、調整信号Hbによる設定が保持され、再び
下限周波数判定に戻る。

【００３３】上記の動作は、同一の調整信号Hb,Lbによ
る設定で、上限・下限判定の両方を満たした時点で終了
される。その後、上限・下限周波数が所定の周波数範囲
を満たすことを再確認する期間を経た後、制御信号VH,V
LによりスイッチSW2,SW1をオフにしてPLLループを形成
し、収束期間に移行する。

【００３４】次に、キャリブレーション回路14の構成と
動作について説明する。図６に示すように、キャリブレ
ーション回路14は、制御回路(CNT)15、上限判定回路1
6、下限判定回路17により構成される。

【００３５】制御回路15は、上限・下限判定の切替え制
御を行う回路である。この制御回路15は、上限判定回路
16の出力する上限判定終了信号Hovおよび下限判定回路1
7の出力する下限判定終了信号Lovを受けて、スイッチSW
1,SW2の制御信号VL,VHおよび、VCO4の設定を保持するカ
ウンタB,Dのon/hold切替え信号Hs,Lsを出力する。

【００３６】次に、上限判定回路16について説明する。
上限判定回路は、分周数Xの分周器18、ANDゲート19、カ
ウンタA,B、および検出回路(DET)22により構成される。
以下、X=2の場合を例にとり、上限判定回路16の動作を
説明する。ここで、分周数Xの値はX=2に限ることなく、
用途に応じて任意の正数を選択可能である。

【００３７】上限判定回路16のタイムチャートを図７に
示す。上限判定回路16は、基準信号Frを分周器18により
１／２分周し、窓信号Hwを生成する。次に、VCO4の出力
Foと窓信号Hwの論理積をとり、計測区間内のパルスHpを
生成する。このパルスHpはカウンタAに入力され、検出
回路22によるカウンタAのオーバーフロー検出により、
所定の周波数以上であると判定し、検出信号Hovを出力
する。VCO4は、このオーバーフロー検出が行われるまで
繰り返し調整を受ける。このとき、カウンタBは調整回
数を検出し、VCO4の調整信号Hbを出力する。

【００３８】上述したように、上限判定回路16では、X=
2すなわち、基準信号Frの２サイクルで周波数判定が可
能であり、高速にキャリブレーションを行うことができ
る。

【００３９】下限判定回路17は、上限判定回路16と同様
に、分周数Yの分周器23、ANDゲート24、カウンタC,D、
および検出回路(DET)27により構成される。動作につい
ても上限判定回路と同様であるが、検出回路22がオーバ
ーフローを検出するのに対し、検出回路27によりカウン
タCがオーバーフローしないことを検出し、所定の周波
数以下であると判定する点が異なる。カウンタDは調整
回数を検出し、VCO4の調整信号Lbを出力する。下限判定
回路についても、分周数Yは用途に応じて任意の正数を
選択可能である。また、特にY=2とすることができるた
め、高速なキャリブレーションが可能である。

【００４０】制御回路15は、調整信号Hb,Lbを同一設定
としたまま、上限・下限周波数の双方を満たすとキャリ
ブレーションを終了し、PLL収束期間へ移行する。

【００４１】次に、VCO4について説明する。VCO4の構成
を図８に示す。VCO4はリング状に接続された複数段の遅
延回路28と、ロジックレベルへの信号変換を行うレベル
変換回路29により構成される。参照符号60は、VCO4の制
御電圧Vlfが入力される端子であり、制御電圧Vlfの電位
によってVCO4の周波数が決定される。また、61,62はVCO
4を調整する調整信号Hb,Lbが入力される端子である。こ
れについては後述する。

【００４２】遅延回路28は、入力端子Vi0,Vi1に入力さ
れた信号が、それぞれ遅延されて出力端子Vo0,Vo1に出
力される回路である。この遅延回路28は、端子60に入力
される制御電圧Vlfの電位を変化させることにより、遅
延量が可変となる機能を有する。ここでは、遅延回路28
を３段縦続接続した例を示したが、特に３段に限るもの
ではない。

【００４３】このような機能を有する遅延回路28は、例
えば図９に示す構成で実現できる。図９に示す遅延回路
28は、トランジスタ30,31からなるCMOSインバータと、
これと対を成すトランジスタ32,33からなるCMOSインバ
ータ(以下、CMOSインバータ対を構成するトランジスタ3
0〜33の回路部分を、便宜的に「差動対」と呼ぶ)と、NM
OSトランジスタ34,35からなるフィードフォワード回路
と、可変電流源列36を構成するトランジスタ列と、この
可変電流源列36の接続・非接続を制御する調整信号Hbが
入力される端子61'、容量列37、この容量列37の接続・
非接続を制御する調整信号Lbが入力される端子62'、VCO
4の制御電圧Vlfが入力される端子60'より構成される。

【００４４】上記フィードフォワード回路を構成するNM
OSトランジスタ34,35のソースとドレインはそれぞれ、N
MOSトランジスタ31,33のソースとドレインに接続され
る。また、NMOSトランジスタ34のゲートはNMOSトランジ
スタ35のドレインに、NMOSトランジスタ35のゲートはNM
OSトランジスタ34のドレインに接続される。さらに、こ
れらのNMOSトランジスタ34,35とCMOSインバータのそれ
ぞれのNMOSトランジスタ31,33のソースは共通接続され
ると共に、可変電流源列36に接続される構成である。な
お、図９において、Vi1,Vo1は遅延回路28の入力端子、V
o0,Vo1は遅延回路28の出力端子である。

【００４５】図９に示した遅延回路28では、端子61'に
入力される調整信号Hb及び端子62'に入力される調整信
号Lbの値が決定されると、可変電流源列36のトランジス
タサイズと出力端子Vo0,Vo1に付加される容量値が決定
される。このとき、遅延時間は、可変電流源列36の電流
値を変化させ、出力端子Vo0,Vo1に存在する容量を充放
電する電流を変化させることにより可変となる。したが
って、端子60'に入力される制御電圧Vlfの電位により可
変電流源列36の電流値を変化させれば、遅延量を変化さ
せることができる。

【００４６】上述したように遅延回路28では、差動対を
構成するトランジスタ30,31と32,33の出力を相互接続す
るようフィードフォワード回路を構成するトランジスタ
34,35が挿入されている。これらのトランジスタ34,35
は、１段あたりの利得を高めるよう動作するため、VCO4
を構成する際に、遅延段数を削減できると共に、低ジッ
タ、低消費電力、高速動作などを実現できる利点を有す
る。

【００４７】このように、CMOSインバータで構成される
差動対の出力に、NMOSトランジスタからなるフィードフ
ォワード回路を挿入した構成の遅延回路に関しては、柴
原他２名、“1.2V 1GHz CMOS差動VCOの試作報告”、２
０００年電子情報通信学会ソサイエティ大会A-1-38に述
べられている。

【００４８】なお、図９に示した遅延回路では、トラン
ジスタ30〜33からなるＣＭＯＳインバータにより構成さ
れる差動対の出力に、ＮＭＯＳトランジスタ34,35から
なるフィードフォワード回路を挿入した構成を用いた
が、特にこれに限ることなく、例えば、特開平１１−２
９８３０２号公報に述べられている、トランジスタ30〜
33からなるＣＭＯＳインバータにより構成される差動対
の出力に、トランジスタ70,71,72,73からなるフィード
フォワード回路を挿入した構成を用いた図１６に示した
遅延回路などを利用することも可能である。

【００４９】可変電流源列36は、端子61'に入力される
調整信号Hbにより、上記差動対との接続数が制御され
る。また、可変電流源列36の出力電流は、VCO4に入力さ
れる制御電圧Vlfにより決定される。したがって、可変
電流源列36の接続数により、制御電圧Vlfに対する出力
電流量が変化するため、制御電圧Vlfに対する遅延時間
の変化量を変化させることが可能である。すなわち、接
続数が増加すると、制御電圧Vlfに対する遅延時間の変
化量が大きくなり、接続数が減少すると、制御電圧Vlf
に対する遅延時間の変化量が小さくなる。

【００５０】容量列37は、端子62'に入力される調整信
号Lbにより遅延回路28の出力端子Vo1,Vo2への接続数が
可変である。このような構成とすることにより、出力端
子Vo1,Vo2に付加される駆動負荷を変化させることがで
きるため、制御電圧Vlfに対する遅延時間の変化量を変
化させることが可能である。すなわち、接続数を増加さ
せると、制御電圧Vlfに対する遅延時間の変化量が小さ
くなり、接続数を減少させると、制御電圧Vlfに対する
遅延時間の変化量が大きくなる。

【００５１】図８に示したように遅延回路28をリング状
に接続することにより、端子60に入力される制御電圧Vl
fにより周波数が可変であるVCO4が構成される。上述し
たように、遅延回路28の遅延特性は可変電流源列36およ
び容量列37の接続数により可変である。したがって、調
整信号Hb,LbによりVCO4の周波数制御特性を変更するこ
とが可能である。

【００５２】以上の構成を用いることにより、本実施の
形態におけるキャリブレーション方式のPLLは、キャリ
ブレーション期間においてVCO4を所定の周波数範囲に調
整したのち、収束期間に移行する。

【００５３】次に、収束期間におけるPLLの動作につい
て説明する。図５において、位相比較器1は、基準信号F
rとフィードバック信号Fbの位相差を検出し、位相差に
応じたパルス幅の信号UP,DNを出力する。チャージポン
プ2はUP,DN信号により、ループフィルタ3に対して電荷
を充放電する。ループフィルタ3の出力信号はVCO4に入
力され、VCO4の出力信号Foの発振周波数が制御される。
出力信号Foは、N分周器5に入力され、位相比較器1のFb
信号の入力端子に帰還される。このように、収束期間で
は、フィードバックループを形成することにより、基準
信号FrのN倍の周波数を有する出力信号Foを出力する。

【００５４】＜実施の形態２＞次に、本発明に係る位相
同期回路の第２の実施の形態を図１０に示す。本実施の
形態は、第１の実施の形態と同様にキャリブレーション
方式のPLLに関するものであるが、第１の実施の形態と
比較し、電圧制御発振器(VCO)4の周波数を上限・下限間
で切替える際の切り替え速度を高速化するため、VCO4の
構成とキャリブレーション回路14の出力端子が異なる。

【００５５】図１１にVCO4の構成を示す。図８に示した
第１の実施の形態におけるVCO4と比較し、新たにVcal端
子が付加されている点が異なる。Vcal端子については後
述する。

【００５６】図１２に遅延回路38を示す。遅延回路38
は、前記実施の形態の図９で示した遅延回路28の可変電
流源列36に対して、対称な可変電流源列39を付加した構
成である。この可変電流源列39のゲート端子は、前述し
たVcal端子に接続されており、Vcal端子の電位により電
流量が可変となる構成となっている。

【００５７】図１２で示したように、可変電流源列36の
ゲート端子にはループフィルタ3の出力Vlfが接続され
る。第１の実施の形態で述べた遅延回路28では、VCO4の
特性を計測する場合、ループフィルタ3の出力Vlfをグラ
ンドおよび電源電圧に複数回設定する必要がある。しか
し、ループフィルタ3の時定数が大きく、高速な周波数
設定ができないため、キャリブレーション時間が長くな
る。

【００５８】一方、遅延回路38では、PLLループをオー
プンループにして行うキャリブレーション時には、図１
０に示す制御信号RstによりスイッチSW1をオンにしてル
ープフィルタ3の出力Vlfをグランドに接続し、Vcal端子
に印加される電位によりVCO4の周波数を上限値または下
限値に設定する。

【００５９】これにより、ループフィルタ3を駆動する
ことなくVCO4の周波数が設定できるため、高速にキャリ
ブレーションが可能となる。また、キャリブレーション
が終了した後は、Vcal信号の端子をグランドに接続し、
スイッチSW1をオフにしてループフィルタ3の出力Vlfの
電位で制御することにより、PLLの収束動作も従来と同
様に行うことが可能である。

【００６０】上記可変電流源列39により、ループフィル
タ3を駆動することなくVCO4の周波数設定が可能となる
が、ループフィルタ3と、可変電流源列36のゲート端子
を切断してPLLループをオープンループにできる機能を
有すれば、他の構成でも本実施形態のようにVCO4のキャ
リブレーションが適用可能である。

【００６１】VCO4の設定が終了すると、調整信号Hb,Lb
の設定は保持される。また、可変電流源列38のゲート電
位はグランドに接続され、PLLの収束を開始する。

【００６２】以上のように、PLL収束開始前にVCO4を設
定することにより、VCO4の可変範囲内に収束周波数が必
ず存在するためPLLを収束させることが可能である。

【００６３】＜実施の形態３＞次に、第３の実施の形態
を示す。ロジックLSI等の動作周波数が向上すると、数M
Hz〜数GHzの周波数範囲をカバーする電圧発振器(VCO)を
用いたのでは、図１３(Ａ)に示した特性線ａのように、
電圧周波数変換利得が高く、制御電圧に発生したノイズ
の影響を受けやすくなる。このため、VCOの感度を図１
３(Ａ)に示す特性線ｂのように下げる必要がある。

【００６４】VCOの感度を下げる回路構成例を図１４に
示す。図１４のVCOは、ループフィルタの出力Vlfの電位
により電流量が可変となるトランジスタ40、および、ト
ランジスタ41,42,43からなる電流分配回路により構成さ
れる電圧電流（V-I）変換器と、トランジスタ45,46,47,
48および容量列49により構成される各遅延回路DL1,DL2,
DL3とから構成される。なお、図１４では、遅延回路DL1
と遅延回路DL2,DL3は同様の構成である。また、図８に
示したような最終段の遅延回路出力をロジックレベルの
信号に変換するレベル変換回路29は省略してある。

【００６５】さらに図１４では、しきい値が負であるト
ランジスタ（例えば、デプレッション型MOSトランジス
タ）列44によりバイアス電流源を構成し、そのバイアス
電流源を、トランジスタ40に並列に接続する構成として
いる。これにより、図１３(Ｂ)の特性線ｃのように、VC
Oの制御電圧が0VにおいてもVCOが発振し、さらに、目標
とする周波数範囲f1〜f2を満たすことができる。

【００６６】しかし、このような構成をとる場合、温度
等の変動によってVCOを構成するトランジスタ列44の特
性が変動し、この変動によりVCOの特性が、例えば図１
３(Ｂ)の特性線ｄやｅのように変動するので、目標とす
る周波数f1〜f2の間の周波数範囲を満たせず、PLLが動
作不良を起こすことを考慮する必要がある。

【００６７】そこで、トランジスタ列44、および、容量
列49の接続数を変更する調整信号Hb,Lbを用いて、前述
した第１又は第２の実施の形態のキャリブレーション回
路14により調整し、周波数範囲を自動調整できる構成と
する。これにより、VCOが所定の周波数範囲を満たすよ
う調整できるため、動作不良を防止できる。但し、第２
の実施の形態の図１０のPLL構成に適用する場合には、V
lfをグランドに接続してPLLループをオープンにしてキ
ャリブレーションを行うので、図１２の可変電流源列39
と同様に、図１４のトランジスタ４０に並列にゲート端
子がVcal電位で制御される可変電流源として動作するト
ランジスタを設ける必要がある。

【００６８】なお、本実施の形態では電流源としてトラ
ンジスタ列44を用いたが、その他の電流源構成も適用可
能である。

【００６９】＜実施の形態４＞次に、本発明に係る位相
同期回路(PLL)を、異なる半導体基板上に形成された２
つの半導体集積回路間の、データ転送時の位相調整回路
として用いた場合の実施の形態例について図１５を用い
て説明する。

【００７０】図１５は、回路基板（ボード）上に搭載し
た半導体集積回路チップ50Aと半導体集積回路チップ55
の間でデータ転送を行なうための入出力系について示し
たものである。半導体集積回路チップ50Aは、例えばプ
ロセッサであり、半導体集積回路チップ55は例えばDRAM
などの外部メモリである。勿論これに限るわけではな
い。例えば、半導体集積回路チップ50Aがグラフィック
コントローラであり、半導体集積回路チップ55が液晶パ
ネルコントローラの場合であっても良い。

【００７１】以下、その動作について説明する。半導体
集積回路チップ50A内部の入出力系の基準信号frは、出
力回路52、入力回路53および位相同期回路54に入力され
る。位相同期回路54は、基準信号frと出力信号foの位相
が一致するよう動作し、出力信号foは半導体集積回路チ
ップ50Aの出力端子T1から外部の半導体集積回路チップ5
5のクロック端子CLKに接続される。外部の半導体集積回
路チップ55は、データ送受信時に、このCLK信号を基準
として動作する。

【００７２】半導体集積回路チップ50Aからデータを送
出する時、出力回路52はデータ送信回路50から出力され
たデータD1を、基準信号frと同期して端子T3を介して外
部の半導体集積回路チップ55のD1m端子に出力する。ま
た、データ受信時は、入力回路53が基準信号frと同期し
て、外部の半導体集積回路チップ55からの信号D2mを端
子T2を介して取り込み、データ受信回路51の受信端子D2
に出力する。以上の動作を行なうことにより、内部の基
準信号frと同期してデータの転送ができるため、高速な
データ送受信が可能となる。

【００７３】図１５では、基準信号frを直接外部の半導
体集積回路チップ55に接続せず、位相同期回路54を介し
た後、外部の半導体集積回路チップ55との接続を行なっ
た。外部の半導体集積回路チップ55に直接、基準信号f3
を接続した場合、半導体集積回路チップ50A内部から見
込んだ外部の半導体集積回路チップ55の負荷は数pFにも
およぶ。また、外部の半導体集積回路チップ数の変化に
より、その負荷は変動する。したがって、外部の半導体
集積回路チップ55の基準信号CLKは、半導体集積回路チ
ップ50Aの内部基準信号frに対して遅延量が大きく、ま
た、予測できない値となり、出力回路52および入力回路
53と、外部の基準信号CLKとの間に大きな位相差が生じ
る。これにより、信号タイミングの制約が厳しくなる高
い周波数では、データ送受信を行なうことが困難にな
る。位相同期回路54は、この位相差を調整し、出力端子
に常に基準信号frと同期した信号を供給するため、より
高速なデータ送受信を行なうことを可能にする。

【００７４】このような位相同期回路54に、前述した第
１から第３の実施の形態で説明した本発明に係るいずれ
かの位相同期回路を用いれば、低しきい値トランジスタ
を形成して低電圧で動作させる半導体集積回路チップの
場合でも、リークによる発振領域において必要な範囲の
発振周波数に確実に高速キャリブレーションを行って自
動設定することができ、動作不良を起こさずに確実にPL
Lが収束動作をすることができる。

【００７５】

【発明の効果】本発明により、VCOが所望の周波数範囲
を満たすことを確認してから収束を開始するため、PLL
の動作不良を防止可能である。

【００７６】また、周波数比較手段と、周波数範囲が調
整可能なVCOと、VCOの周波数を上限・下限に設定する手
段を設けたことにより、VCO周波数範囲の自動調整が可
能となる。これは、VCO特性を電流源だけでなく容量で
も調整することが可能であるため、電流源の可変だけで
は調整できないリークによる発振領域においても周波数
範囲を下げることが可能である。

【００７７】さらに、ループフィルタの影響を排除し
て、VCO周波数範囲の上限・下限設定を行うことができ
るため、高速なキャリブレーションが可能である。

【図面の簡単な説明】

【図１】PLLの一般的な基本構成を示すブロック回路
図。

【図２】キャリブレーション回路を有する従来例のPLL
の構成を示すブロック回路図。

【図３】従来例のキャリブレーション回路の構成を示す
ブロック回路図。

【図４】低しきい値トランジスタを用いたVCOの周波数
制御特性を説明する図。

【図５】本発明に係るPLLの第１の実施の形態の構成を
示すブロック回路図。

【図６】図５のPLLで用いるキャリブレーション回路の
構成を示すブロック回路図。

【図７】図６のキャリブレーション回路で用いる上限判
定回路のタイムチャート。

【図８】図５のPLLで用いるVCOの構成を示すブロック回
路図。

【図９】図８のVCOで用いる遅延回路のを示す要部回路
図。

【図１０】本発明に係るPLLの第２の実施の形態の構成
を示すブロック回路図。

【図１１】図１０のPLLで用いるVCOの構成を示すブロッ
ク回路図。

【図１２】図１１のVCOで用いる遅延回路の構成を示す
要部回路図。

【図１３】本発明に係るPLLの第３の実施の形態で用い
るVCOの周波数制御特性を示す模式図。

【図１４】図１３で示した周波数制御特性を有するVCO
の構成を示す要部回路図。

【図１５】本発明に係る第４の実施の形態を示すPLLの
適用例を説明するための図。

【図１６】図９の遅延回路の別の構成例を示す要部回路
図。

【符号の説明】

1…位相比較器(PFD)、2…チャージポンプ(CP)、3…ルー
プフィルタ(LF)、4…電圧制御発振器(VCO)、5,18,23…
分周器、6…gmセル、7…電流制御発振器(ICO)、8…キャ
リブレーションコントロール回路(CC)、9…モニタ回路
(MON)、10…シリアルインターフェース、11…データレ
ジスタ(DRG)、12,13…電流源列、14…キャリブレーショ
ン回路、15…制御回路、16…上限判定回路、17…下限判
定回路、19,24…ANDゲート、22,27…検出回路、28,38…
遅延回路、29…レベル変換回路、30〜35…トランジス
タ、36,39…可変電流源列、37,49…容量列、40〜43,45
〜48…トランジスタ、44…トランジスタ列、50…データ
送信回路、50A…半導体集積回路チップ、51…データ受
信回路、52…出力回路、53…入力回路、54…位相同期回
路、55…外部の半導体集積回路チップ、70〜73…トラン
ジスタ、A〜D…カウンタ。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5J106 AA04 CC01 CC24 CC31 CC41 CC52 CC58 DD08 DD17 DD32 EE18 GG01 GG11 HH01 KK16 KK32

Claims

【特許請求の範囲】

【請求項１】位相比較器とチャージポンプとループフィ
ルタと周波数可変発振回路と該周波数可変発振回路の出
力を分周する分周器から成り、基準信号と該分周器の出
力信号を該位相比較器において検出した位相差信号を該
チャージポンプと該ループフィルタを通して該周波数可
変発振回路に入力することにより、該周波数可変発振回
路の発振周波数および位相が所定の値に制御される位相
同期回路であって、前記周波数可変発振回路の発振周波数および位相の前記
制御を開始する前に、該周波数可変発振回路の周波数可
変範囲が所定の周波数範囲を満たすように該周波数可変
発振回路を自動調整する調整手段を設けることを特徴と
する位相同期回路。
【請求項２】請求項１に記載の位相同期回路において、前記調整手段は、前記基準周波数と前記周波数可変発振
回路の出力信号を入力として、前記周波数可変発振回路の発振周波数の上限を判定して
発振周波数の上限を設定する上限調整信号を出力する上
限判定回路と、前記発振周波数の下限を判定して発振周波数の下限を設
定する下限調整信号を出力する下限判定回路と、前記上限および下限判定回路の切替え制御を行う制御回
路と、を備えることを特徴とする位相同期回路。
【請求項３】請求項１または２に記載の位相同期回路に
おいて、前記周波数可変発振回路が、接続される第１の可変電流
源の電流量に応じて遅延量が可変となる複数の遅延回路
を縦続接続した遅延回路部から少なくとも構成され、前記各遅延回路に、接続される第１の可変電流源の数と
接続される容量の数とを可変できる複数の容量と複数の
第１の可変電流源を有することを特徴とする位相同期回
路。
【請求項４】請求項３に記載の位相同期回路において、
前記各遅延回路は、接続される前記第１の可変電流源の
数が前記調整手段の上限調整信号により制御され、接続
される前記可変容量の数が前記調整手段の下限調整信号
により制御されることを特徴とする位相同期回路。
【請求項５】請求項３または４に記載の位相同期回路に
おいて、前記各遅延回路は、複数の前記第１の可変電流
源に対して、互いに対称な第２の可変電流源がそれぞれ
さらに並列接続され、かつ、複数の前記第２の可変電流
源の電流量を調整する端子が、前記複数の第１の可変電
流源の電流量を調整する端子とは異なる１つの端子に接
続されることを特徴とする位相同期回路。
【請求項６】請求項１または２に記載の位相同期回路に
おいて、前記周波数可変発振回路が、前記ループフィルタの出力
電位により電流量が可変となる第３の可変電流源、およ
び、前記第３の可変電流源の電流を前記各遅延回路に伝
播する電流分配回路から構成される電圧電流変換器と、
電流量に応じて遅延量が可変となる複数の遅延回路を縦
続接続した遅延回路部とから少なくとも構成され、前記各遅延回路は、接続される容量の数を可変できる複
数の容量を有し、さらに、前記第３の可変電流源に並列に接続される数を
可変にでき、ゲート端子およびソース端子が接地された
複数のデプレッション型トランジスタからなるバイアス
電流源とから構成されることを特徴とする位相同期回
路。
【請求項７】請求項６の位相同期回路において、前記接続される容量の数と、前記接続されるデプレッシ
ョン型トランジスタの数は、前記調整手段の上限・下限
調整信号により制御されることを特徴とする位相同期回
路。
【請求項８】請求項７に記載の位相同期回路において、前記第３の可変電流源に対して、互いに対称な第４の可
変電流源がさらに並列に接続され、かつ、第４の可変電
流源の電流量を調整する端子が、前記第３の可変電流源
の電流量を調整する端子とは異なる端子に接続されるこ
とを特徴とする位相同期回路。
【請求項９】請求項１〜８のいずれか１項に記載の位相
同期回路において、周波数可変発振回路が所定の周波数
範囲を満たすよう自動調整した後、該周波数可変発振回
路の発振周波数および位相が所定の値に制御される位相
同期動作を開始する前に、周波数可変範囲が所定の周波
数範囲を満たしていることを確認する期間を設けること
を特徴とする位相同期回路。
【請求項１０】互いに別の半導体チップ上に構成される
第１および第２の集積回路の間のデータ送受信時におい
て、第１の集積回路の内部クロックと第２の集積回路の
内部クロックを同期させる位相調整回路が、請求項１〜
８のいずれか１項に記載の位相同期回路により構成され
ることを特徴とする位相調整回路。