JP2006033108A - Ｐｌｌ回路を内蔵する半導体集積回路 - Google Patents

Abstract

【課題】 発振回路と位相比較回路とチャージポンプ回路とループフィルタを含むＰＬＬ回路において、複数の容量素子を設けることなくつまり占有面積をそれほど増大させることなくＰＬＬの特性を抵抗素子や容量素子の製造ばらつきに応じて調整することができ、それによってループフィルタをオンチップ化できるようにする。
【解決手段】 ループフィルタ（１７）を構成する抵抗素子と容量素子を半導体チップに形成しこのうち抵抗素子は抵抗値の異なる複数の素子を設けてスイッチにより切り替えることで抵抗値を調整可能に構成し、またチャージポンプ回路（１６）の電流も調整可能に構成し、抵抗素子の抵抗値の切り替えに応じてチャージポンプ回路の電流を調整するようにした。
【選択図】 図３

Description

本発明は、電圧制御発振回路（ＶＣＯ）を含むＰＬＬ（フェーズ・ロックド・ループ）回路に関し特にＰＬＬループ上のフィルタを半導体チップに内蔵させる場合に適用して有効な技術に関し、例えば携帯電話機のような無線通信装置において送信信号を変調したりアップコンバートしたりする高周波用半導体集積回路に内蔵されるＰＬＬ回路に利用して有効な技術に関する。

携帯電話機に代表される無線通信装置（移動体通信装置）は、一般に、送信信号のアップコンバートや変調、受信信号のダウンコンバート、復調等を行なう機能を有する半導体集積回路（一般に高周波ＩＣと呼ばれる）と、送信データをＩ，Ｑ信号に変換したり復調されたＩ，Ｑ信号から受信データを復元したりする機能を有する半導体集積回路（ベースバンドＩＣ）と、高周波電力増幅器（パワーアンプ）とそのバイアス回路、インピーダンス整合回路等を実装したパワーモジュールと呼ばれる電子部品と、送受信切替え回路、ロウパスフィルタ、インピーダンス整合回路等を実装したフロントエンドモジュールと呼ばれる電子部品などにより構成されていた。

ところで、近年、無線通信装置においては、部品点数を減らして装置の小型化および低コスト化を図るため、できるだけ多くの回路を１つあるいは数個の半導体集積回路内に取り込む努力がなされている。その一つに、高周波ＩＣ内のＰＬＬのループ上に設けられているループフィルタを構成する抵抗素子および容量素子を、半導体チップに内蔵させる試みがある。

しかしながら、周知のように、現在の半導体集積回路の製造技術では半導体チップ上に形成される抵抗素子や容量素子のばらつきが大きいため、ループフィルタの特性が所望の特性からずれてしまうという問題がある。そのため、従来の高周波ＩＣにおいては、一般にループフィルタは外付けの抵抗素子および容量素子で構成されており、小型化を妨げる要因のひとつになっていた。従来、発振回路の小型化のため、ループフィルタを構成する抵抗素子および容量素子を複数個半導体チップ上に形成しておいて、スイッチで使用する素子を切り替えることでフィルタの特性を調整できるようにした発明が提案されている（特許文献１）。
特開平０９−３３１２５１号公報

半導体チップ上に複数の抵抗素子および容量素子を形成しておいてフィルタの特性を調整するという従来の技術にあっては、特にループフィルタを構成する容量素子のサイズが大きいため、フィルタの占有面積が大きくなりチップサイズの増大ひいてはチップ単価の上昇を招くという課題がある。

ここで、容量素子に関しては、基本となる容量素子と差分に相当する複数の容量素子とを設けておいて製造ばらつきに応じて差分の容量素子を追加的に接続することで所望の容量値を得るようにして占有面積の増加を最小限に抑えるという考えもある。しかしながら、容量素子を接続する場合にはその接続のための配線およびスイッチの持つ寄生容量も無視できない。そのため、上記のように差分の容量素子を追加的に接続する方式にあっては、単に容量素子の面積比だけ考えて接続すべき容量素子の数を決定すると精度の高い調整が行なえない一方、接続のための配線およびスイッチの寄生容量を勘案して予め差分の容量素子の面積を決定しておくようにすると、寄生容量の見込みを行なわなくてはならないため設計が非常に面倒になるとともに、寄生容量自身も製造ばらつきを有するので結局高精度の調整が行なえないという課題がある。

この発明の目的は、発振回路と位相比較回路とチャージポンプ回路とループフィルタを含むＰＬＬ回路において、複数の容量素子を設けることなくつまり占有面積をそれほど増大させることなくＰＬＬの特性を抵抗素子や容量素子の製造ばらつきに応じて調整することができ、それによってループフィルタをオンチップ化させることが可能な回路技術を提供することにある。

この発明の他の目的は、ループフィルタをオンチップの素子で構成しても、素子のばらつきによる特性のずれを補正することができ、歩留まりを悪化させることがないＰＬＬ回路を内蔵した半導体集積回路を提供することにある。

この発明のさらに他の目的は、製造工程を増加させることなく内蔵ループフィルタの特性を調整することができ、それによってループフィルタをオンチップ化しても製造コストをそれほど増加させることがないＰＬＬ回路を内蔵した半導体集積回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、発振回路と位相比較回路とチャージポンプ回路とループフィルタを含みチャージポンプの出力をループフィルタで平滑した電圧で前記発振回路を制御するＰＬＬ回路を内蔵した半導体集積回路において、ループフィルタを構成する抵抗素子と容量素子を半導体チップ上に形成しこのうち抵抗素子は抵抗値の異なる複数の素子を設けてスイッチにより切り替えることで抵抗値を調整可能に構成し、またチャージポンプ回路も内部の抵抗素子の抵抗値の切り替えに応じて出力電流を調整できるように構成したものである。

ここで、望ましくは、上記ループフィルタを構成する抵抗素子および容量素子とそれぞれペア性の良い抵抗素子および容量素子を備えＰＬＬ回路のチャージポンプと類似の構成を有する電流回路（以下、電流モニタ回路と称する）と、該電流モニタ回路により生成されたモニタ電流を電圧に変換する電流−電圧変換回路と、変換された電圧が所定のレベルに達するまでの時間を計測してその計測時間からループフィルタの抵抗値と容量値の積を推定してそれに応じてループフィルタを構成する抵抗素子の抵抗値およびチャージポンプ回路の電流を調整する制御信号を生成する補正回路をＰＬＬ回路と同一半導体チップ上に設けるようにする。

上記した手段によれば、ループフィルタを構成する容量素子の容量値がばらついた場合、チャージポンプ回路の電流およびフィルタを構成する抵抗素子を調整することでＰＬＬの特性（オープンループゲイン特性）を所望の特性に近づけることができ、これにより複数の調整の容量素子を設けることなく特性を補正することが可能になる。また、ループフィルタを構成する抵抗素子および容量素子をオンチップ化しても補正により所望の特性を得ることができるため、ＰＬＬ回路を内蔵した半導体集積回路の歩留まりが悪化することがない。

さらに、ループフィルタを構成する抵抗素子の抵抗値がばらついた場合、ばらつきに応じてスイッチにより切り替えることで抵抗値を調整して所望のフィルタ特性に近づけることができる。しかも、抵抗値の切替えをチャージポンプ回路の電流を調整する制御信号を用いて行なうため、調整のための制御信号を生成する補正回路の規模を小さくすることができ、これによりチップサイズの増加を抑えることができる。また、補正回路をＰＬＬ回路と同一半導体チップ上に設けることにより、ループフィルタを構成する抵抗素子の抵抗値や容量素子の容量値をプローブ検査等で測定してヒューズ等を用いたトリミングでばらつきを補正する必要がないため、コストアップを回避することができるようになる。

本発明によれば、フィルタを構成する抵抗素子および容量素子のいずれかまたは両方がばらついた場合においても、フィルタを構成する抵抗素子およびチャージポンプ回路の電流を決める抵抗素子の双方の調整でＰＬＬの特性を所望の特性に近づけるように補正することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、発振回路と位相比較回路とチャージポンプ回路とループフィルタを含むＰＬＬ回路において、複数の容量素子を設けることなくつまり占有面積をそれほど増大させることなくＰＬＬの特性を抵抗素子や容量素子の製造ばらつきに応じて調整することができ、それによってループフィルタをオンチップ化させることが可能になる。

また、ループフィルタをオンチップの素子で構成しても、素子のばらつきによる特性のずれを補正することができ、歩留まりを悪化させることがないとともに、製造工程を増加させることなく内蔵ループフィルタの特性を調整することができ、それによってループフィルタをオンチップ化しても製造コストをそれほど増加させることがないＰＬＬ回路を内蔵した半導体集積回路を実現することができるようになる。

以下、本発明の好適な実施例を図面に基づいて説明する。
図１には、本発明を適用して好適なＰＬＬ回路の一構成例が示されている。
この実施例のＰＬＬ回路は、電圧制御発振回路（ＶＣＯ）１１と、該ＶＣＯ１１の発振信号φ０を外部から設定される分周比Ｎに基づいて１／Ｎに分周する可変分周回路１２と、２６ＭＨｚのような基準発振信号φｒを生成する基準発振回路（ＤＣＸＯ）１３からの発振信号φｒを分周する固定分周回路１４と、前記可変分周回路１２と固定分周回路１４でそれぞれ分周された信号φ１とφｒ’の位相差を検出する位相比較回路１５と、検出された位相差に応じた充電電流または放電電流を生成するチャージポンプ１６と、該チャージポンプ１６の出力を平滑するループフィルタ１７とを備え、該ループフィルタ１７で平滑された電圧が前記ＶＣＯ１１へ制御電圧ＶｔとしてフィードバックされてＶＣＯ１１の発振周波数が制御されるように構成されている。

上記ループフィルタ１７は、特に制限されるものでないが、本実施例では、チャージポンプ１６の出力端子と接地点との間に直列に接続された容量素子Ｃ１と、該容量素子Ｃ１と並列に設けられた直列形態の容量素子Ｃ２および抵抗素子Ｒ２とからなるラグリード型の２次フィルタが用いられている。チャージポンプ１６は、チャージアップ用の電流源ＣＳ１とチャージダウン用の電流源ＣＳ２とからなり、可変分周回路１２で分周された信号φ１の位相が基準信号φｒ’の位相よりも遅いとチャージアップ用の電流源ＣＳ１の電流を多くしてループフィルタ１７の平滑電圧Ｖｔが高くなってＶＣＯ１１の発振周波数が高くなるように制御される。また、逆に、可変分周回路１２で分周された信号φ１の位相が基準信号φｒ’の位相よりも早いとチャージダウン用の電流源ＣＳ２の電流を多くしてループフィルタ１７の平滑電圧Ｖｔが低くなってＶＣＯ１１の発振周波数が低くなるように制御される。

図２は、横軸に対数スケールで周波数をとったときの図１のＰＬＬ回路のオープンループゲインの周波数特性を示すもので、ｆ１に零点、ｆ２に極を有する。ループフィルタの特性を一定にするには、このオープンループゲイン特性を一定にする必要がある。オープンループゲインの伝達関数Ｇ0(s)は、チャージポンプ１６の電流をＩpd、ＶＣＯ１１のゲインをＫｖ、可変分周回路１２の分周比をＮとおくと、次式で表わされる。

ここで、ＶＣＯ１１のゲインＫｖと可変分周回路１２の分周比Ｎは一定とみなせるので、式（１）より、Ｉpd／（Ｃ１＋Ｃ２），ω１，ω２を一定にすれば、伝達関数Ｇ0(s)を一定にすることができることが分かる。ω１，ω２は、図２のオープンループゲイン特性における零点と極の周波数ｆ１，ｆ２に対応する値で、それぞれｆ１＝ω１／２π，ｆ２＝ω２／２πで表わされる関係にある。

また、零点ｆ１と極ｆ２は、次式
ｆ１＝１／｛２π・Ｃ２・Ｒ２｝ ……（２）
ｆ２＝（Ｃ１＋Ｃ２）／（２π・Ｃ１・Ｃ２・Ｒ２） ……（３）
で表わされる。ここで、Ｃ２がＣ１よりも充分に大きいと仮定すると、式（２）は、次式
ｆ２≒１／２π・Ｃ１・Ｒ２ ……（４）
のように、変形することができる。式（２）と式（４）より、抵抗と容量の積Ｃ２・Ｒ２，Ｃ１・Ｒ２を一定にすれば、零点ｆ１と極ｆ２の位置をほぼ一定に保てることが分かる。

図３には、上記の観点から開発された本実施例のＰＬＬ回路におけるチャージポンプ１６とループフィルタ１７の特性を補正する特性補正回路１８の具体的な回路例を示す。
この実施例のループフィルタ１７は、図１に示されている容量素子Ｃ１，Ｃ２と抵抗素子Ｒ２とからなるループフィルタの抵抗素子Ｒ２を、それぞれ抵抗値の異なる並列形態の３個の抵抗素子Ｒ１，Ｒ２，Ｒ３と、各抵抗素子と直列に接続されたスイッチ素子ＳＷ１，ＳＷ２，ＳＷ３とで置き換えたような構成を有するようにされている。そして、これらのスイッチ素子ＳＷ１，ＳＷ２，ＳＷ３が特性補正回路１８からの制御信号ＣＳ１，ＣＳ２，ＣＳ３によって、いずれかひとつが選択的にオン状態にされることによりフィルタの特性が補正可能にされている。抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値は、例えば抵抗素子Ｒ２の抵抗値を１とすると、Ｒ１は０．９倍、Ｒ３は１．１倍の抵抗値を有するようにされる。

チャージポンプ１６は、位相比較回路１５からの位相遅れを示す信号ＵＰに応じてループフィルタ１７に対してチャージアップ電流Ｉpuを流す電流回路１６Ａと、位相比較回路１５からの位相進みを示す信号ＤＯＷＮに応じてループフィルタ１７から引き抜くチャージダウン電流Ｉpdを流す電流回路１６Ｂとからなる。

このうち、電流回路１６Ａは、位相比較回路１５からの位相遅れを示す信号ＵＰによってオン、オフされるスイッチＳＷ１０と、該スイッチＳＷ１０と直列に接続された抵抗Ｒ１０およびバイポーラ・トランジスタＱ１１，Ｑ１２と、抵抗Ｒ１０とトランジスタＱ１１との接続ノードにベース端子が接続されたバイポーラ・トランジスタＱ１３と、Ｑ１３のコレクタと接地点との間に並列形態に接続された３個の抵抗素子Ｒ１１，Ｒ１２，Ｒ１３と、各抵抗素子と直列に接続されたスイッチ素子ＳＷ１１，ＳＷ１２，ＳＷ１３と、Ｑ１３のエミッタと電源電圧端子Ｖｃｃとの間に接続されたＭＯＳトランジスタＱ１４と、Ｑ１４とゲート共通接続されたＭＯＳトランジスタＱ１５とから構成されている。

上記トランジスタＱ１１，Ｑ１２は、それぞれベースとコレクタが結合されてダイオードとして作用し、スイッチＳＷ１０がオン状態のときベース・エミッタ間電圧ＶBEの２倍の電位をバイアス電圧としてトランジスタＱ１３のベースに与え、Ｑ１３にコレクタ電流を流す。ＭＯＳトランジスタＱ１４はゲートとドレインが結合されて電流−電圧変換素子として機能するとともに、Ｑ１４とＱ１５はゲート共通接続されてカレントミラー回路を構成しており、Ｑ１４に流れる電流に比例した電流がＱ１５に流され、これがチャージアップ電流Ｉpuとして出力される。この実施例では、トランジスタＱ１４とＱ１５は同一のサイズに形成されることにより、Ｑ１５にはＱ１４に流れる電流と同一の大きさの電流が流されるようにされている。

また、上記スイッチ素子ＳＷ１１，ＳＷ１２，ＳＷ１３は特性補正回路１８からの制御信号ＣＳ１，ＣＳ２，ＣＳ３によって、いずれかひとつが選択的にオン状態にされることによりトランジスタＱ１３のコレクタ電流ひいてはチャージアップ電流Ｉpuが変化可能にされている。抵抗素子Ｒ１１，Ｒ１２，Ｒ１３の抵抗値は、例えば抵抗素子Ｒ１２の抵抗値を１とすると、Ｒ１１は０．９倍、Ｒ１３は１．１倍の抵抗値を有するようにされる。

電流回路１６Ｂは、上記電流回路１６Ａとほぼ同様な構成を備えている。異なる点は、電流回路１６Ｂは、電流引き抜き用の電流回路であるため、電流回路１６ＡのＭＯＳトランジスタＱ１５に対応するＭＯＳトランジスタＱ２５と直列にダイオード接続のＭＯＳトランジスタ２６と、Ｑ２６とゲート共通接続されてカレントミラー回路を構成するＭＯＳトランジスタＱ２７が設けられ、このカレントミラーでＱ２６の電流を折り返すことで引き抜き電流Ｉpdを生成するように構成されている点のみである。

特性補正回路１８は、電源電圧依存性および温度依存性のない定電圧Ｖ０，Ｖ１を発生するバンドギャップリファランス回路のような定電圧回路１８１と、該定電圧回路１８１で発生された定電圧Ｖ０がゲート端子に印加され互いにゲートが共通接続されてカレントミラー回路を構成するＭＯＳトランジスタＱ３１およびＱ３２を有する電流モニタ回路１８２と、該電流モニタ回路１８２のモニタ電流を容量Ｃ０で平滑した電圧と定電圧回路１８１で発生された定電圧Ｖ１とを比較するコンパレータ１８３と、該コンパレータ１８３の出力が反転するまでの時間を計測するタイマＴＭＲを有し計測時間に応じて前記チャージポンプ１６内のスイッチ素子ＳＷ１１〜ＳＷ１３，ＳＷ２１〜ＳＷ２３とループフィルタ１７内のスイッチ素子ＳＷ１〜ＳＷ３をオン、オフ制御する制御信号ＣＳ１〜ＣＳ３を出力する制御回路１８４とから構成されている。タイマＴＭＲは、基準発振回路（ＤＣＸＯ）１３からの発振信号φｒを計数するカウンタにより構成することができる。

電流モニタ回路１８２は、カレントミラー用ＭＯＳトランジスタＱ３１と直列に接続された抵抗Ｒ０を備え、該抵抗Ｒ０のばらつきを反映したモニタ電流Ｉ０を生成するとともに、該モニタ電流Ｉ０によって充電される容量素子Ｃ０とＣ０の電荷を引き抜いてリセットを行なうスイッチ素子ＳＷ０を備えている。従って、一旦容量素子Ｃ０の電荷をリセットしてからリセットを解除すると、電流Ｉ０によって容量素子Ｃ０が充電されその電圧Ｖ０が徐々に上昇し、定電圧Ｖ１に達するとコンパレータ１８３の出力が反転する。よって、リセットを解除してからコンパレータ１８３の出力が反転するまでの所要時間Ｔｃは、容量素子Ｃ０の容量値に比例しモニタ電流Ｉ０の電流値に反比例する、つまりＴｃ∝Ｃ０／Ｉ０となる。

ここで、モニタ電流Ｉ０は前述したように抵抗素子Ｒ０のばらつきを反映した電流であり、この抵抗素子Ｒ０を前記チャージポンプ１６内の抵抗素子Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２３とペア性の良い抵抗素子で構成することにより、抵抗素子の製造ばらつきにかかわらずモニタ電流Ｉ０をチャージポンプ１６の出力電流Ｉpu，Ｉpdと同じようなばらつきを有する電流とすることができる。また、この実施例では、電流モニタ回路１８２内の容量素子Ｃ０としてループフィルタ１７を構成する容量素子Ｃ１，Ｃ２とペア性の良い容量素子を用い、チャージポンプ１６内の抵抗素子Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２３としてループフィルタ１７を構成する抵抗素子Ｒ２とペア性の良い抵抗素子を用いるようにしている。

そのため、制御回路１８４のタイマによってＶ０がＶ１に達するまでの所要時間Ｔｃを計測し、Ｔｃが目標値Ｔ０よりも大きいときはチャージポンプ１６の出力電流Ｉpu，Ｉpdを多くし、Ｔｃが目標値Ｔ０よりも小さいときはチャージポンプ１６の出力電流Ｉpu，Ｉpdを少なくすることで、式（１）で示されるＩpd／（Ｃ１＋Ｃ２）を一定にすることができる。ここで、チャージポンプ１６の出力電流Ｉpu，Ｉpdを多くするには抵抗素子Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２３のうち抵抗値の小さいものを選択し、チャージポンプ１６の出力電流Ｉpu，Ｉpdを少なくするには抵抗素子Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２３のうち抵抗値の大きいものを選択すればよい。

図３の制御回路１８４は、上記のような選択を行なうような制御信号ＣＳ１〜ＣＳ３を生成するように構成されている。また、制御回路１８４は、スイッチ素子ＳＷ０をオンさせて容量素子Ｃ０の電荷をリセットさせるリセット信号ＲＳＴを生成するとともに、コンパレータ１８３の出力が反転するまでの所要時間Ｔｃに基づいて決定した制御信号ＣＳ１〜ＣＳ３の状態を保持するレジスタＲＥＧを備えるようされている。

さらに、本実施例においてはチャージポンプ１６内の抵抗素子Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２３を選択する制御信号ＣＳ１〜ＣＳ３によってループフィルタ１７内の抵抗素子Ｒ１〜Ｒ３の選択も行なうようになっている。これによって、チャージポンプの電流ばらつきのみならずループフィルタの特性ばらつきを補正することができ、式（１）内のω１，ω２を一定にすることができる。その結果、チャージポンプ１６の出力電流Ｉpu，Ｉpdを補正してＩpd／（Ｃ１＋Ｃ２）を一定にしたことと相俟って伝達関数Ｇ0(s)を一定にすることができ、ＰＬＬ回路のオープンループゲイン特性を一定にすることができる。また、本実施例においては、補正回路１８がチャージポンプ１６とループフィルタ１７に共通の回路として設けられていることにより、回路規模の増加を抑えることができる。

次に、本実施例において、式（１）内のω１，ω２を一定にできる理由を説明する。電流モニタ回路１８２は、前述したように、モニタ電流Ｉ０により容量素子Ｃ０を充電しその電圧Ｖｃが所定の電圧Ｖ１に達するまでの所要時間Ｔｃを検出するものであり、Ｔｃは容量素子Ｃ０の容量値に比例しモニタ電流Ｉ０の電流値に反比例するので、Ｔｃ∝Ｃ０／Ｉ０である。また、モニタ電流Ｉ０の電流値は抵抗素子Ｒ０の抵抗値に反比例するので、Ｔｃ∝Ｒ０・Ｃ０となり、Ｔｃは抵抗と容量の積に比例する。従って、所要時間Ｔｃを計測しそれが一定になるようにループフィルタの抵抗値を変えてやると、抵抗や容量がばらついても抵抗と容量の積は一定に保たれるため、式（２），（４）を用いて説明したように、零点ｆ１と極ｆ２の位置をほぼ一定にすることができる。その結果、ＰＬＬ回路のオープンループゲイン特性を一定にすることができる。

図４には抵抗素子や容量素子のばらつきによる所要時間Ｔｃのばらつきの様子が、表１には所要時間Ｔｃのばらつきに対応して生成される制御信号ＣＳ１〜ＣＳ３およびそれによって選択される抵抗素子の関係が示されている。

図４において、実線Ａはばらつきがない場合を、破線Ｂは抵抗または容量もしくは両方が大きい方にばらついて所要時間Ｔｃが長くなる場合を、一点鎖線Ｄは抵抗または容量もしくは両方が小さい方にばらついて所要時間Ｔｃが短くなる場合を示している。抵抗が大きい方にばらつくと所要時間Ｔｃが長くなり、抵抗が小さい方にばらつくと所要時間Ｔｃが短くなるのは、図３のモニタ回路１８２において抵抗Ｒ０が大きくなるとモニタ電流Ｉ０が少なくなり、抵抗Ｒ０が小さくなるとモニタ電流Ｉ０が多くなるためである。

表１から分かるように、所要時間Ｔｃが短くなるとスイッチＳＷ３，ＳＷ１３，ＳＷ２３がオンされて抵抗値の大きい抵抗素子Ｒ３，Ｒ１３，Ｒ２３が選択され、所要時間Ｔｃが長くなるとスイッチＳＷ１，ＳＷ１１，ＳＷ２１がオンされて抵抗値の小さい抵抗素子Ｒ１，Ｒ１１，Ｒ２１が選択される。

図３の説明においては、モニタ回路１８２の抵抗素子Ｒ０およびチャージポンプ１６内の抵抗素子Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２３としてループフィルタ１７を構成する抵抗素子Ｒ２とペア性の良い抵抗素子を用い、モニタ回路１８２の容量素子Ｃ０としてループフィルタ１７を構成する容量素子Ｃ１，Ｃ２とペア性の良い容量素子を用いるとしたが、その意味は、同一の工程で同一の材料により同一の方向に沿ってそれぞれの素子を形成するという意味である。これにより、ループフィルタ１７を構成する素子がばらつくとモニタ回路１８２を構成する素子およびチャージポンプ１６を構成する素子も同じようにばらつくことになり、それによってより正確な特性補正が可能になる。また、互いのばらつきの度合いをできるだけ同じにするという観点から、各素子は半導体チップ上で互いにできるだけ近くに位置するように形成するのが望ましい。

なお、実施例においては、チャージポンプ１６内の抵抗素子およびループフィルタ１７の抵抗素子としてそれぞれ抵抗値の異なる３個の抵抗素子を設けておいていずれかを選択するようにしたものを示したが、抵抗の数は３個に限定されるものでなく、４個以上であっても良い。用意する抵抗の数を多くするほど、より精度の高い特性の補正が可能になる。また、図３の実施例においては、補正回路１８をチャージポンプ１６とループフィルタ１７に共通の回路として設けたものを示したが、補正回路を別々に設けるようにしても良い。それにより、チャージポンプの電流ばらつきとループフィルタの抵抗ばらつきを別々に補正することができ、より最適な補正が可能になる。

また、上記実施例の補正回路１８においては、定電圧回路１８１からの定電圧Ｖ０をＭＯＳトランジスタＱ３１およびＱ３２のゲート端子に印加しているが、図３のチャージポンプ内のトランジスタＱ１３に相当するバイポーラ・トランジスタを補正回路１８のＭＯＳトランジスタＱ３１と抵抗Ｒ０との間に設け、そのベース端子に定電圧回路１８１からの定電圧Ｖ０を印加して抵抗Ｒ０の抵抗値に比例した電流を流すように構成しても良い。

なお、上記実施例においては、チャージポンプ１６が位相比較回路１５と別個の回路として構成されていると説明したが、採用する回路形式によっては、位相比較回路１５の出力段が位相差に応じた電流を出力したり引き込んだりする機能を有する場合があり、見方によっては図３のチャージポンプ１６Ａ，１６Ｂは位相比較回路１５の出力段を構成しているとみなすことも可能である。従って、発明の対比においては、回路の呼び方にとらわれず実質的に判断されるべきである。

また、前記実施例では、２次のループフィルタを使用したＰＬＬ回路に適用した場合について説明したが、３次のループフィルタを使用したＰＬＬ回路に対しても適用することができる。図５に、３次のループフィルタの構成例が示されている。この３次のループフィルタは、図３に示されている２次のループフィルタに対して抵抗Ｒ４と容量Ｃ３を追加したような構成になっている。

図５の３次ループフィルタでは、図３に示されている２次のループフィルタと同様に容量Ｃ２と直列をなす抵抗が互いに抵抗値が異なる複数の抵抗Ｒ１〜Ｒ３により構成されている。抵抗Ｒ４を複数個設けていないのは、抵抗Ｒ４は図２のｆ２よりもずっと高い周波数の極を与えるものであり、ｆ１，ｆ２にあまり影響を与えないためである。ただし、より精度の高いオープンループゲイン特性の調整を行ないたい場合には、抵抗Ｒ４を抵抗Ｒ１〜Ｒ３と同様に複数の並列形態の抵抗に置き換えて切替可能に構成するのが望ましい。

次に、本発明に係るＰＬＬ回路を送受信信号の変復調機能を有する高周波ＩＣ（ＲＦ−ＩＣ）に適用した実施例および無線通信システムの構成例を、図６および図７を用いて説明する。図６および図７のいずれも送信系がオフセットＰＬＬ方式で構成されているシステムである。

図６に示されているように、この実施例の無線通信システムは信号電波の送受信用アンテナ４００、送受信切り替え用のスイッチ４１０、受信信号から不要波を除去するＳＡＷフィルタなどからなるバンドパスフィルタ４２０ａ〜４２０ｄ、送信信号を増幅する高周波電力増幅回路（パワーモジュール）４３０、受信信号を復調したり送信信号を変調したりする高周波ＩＣ２００、送信データをＩ，Ｑ信号に変換したり高周波ＩＣ２００を制御したりするベースバンド回路３００などで構成される。この実施例では、高周波ＩＣ２００とベースバンド回路３００は、各々別個の半導体チップ上に半導体集積回路として構成されている。

特に制限されるものでないが、この実施例の高周波ＩＣ２００は、ＧＳＭ８５０とＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の通信方式による４つの周波数帯の信号の変復調が可能に構成されている。また、これに応じて、バンドパスフィルタは、ＧＳＭ８５０の周波数帯の受信信号を通過させるフィルタ４２０ａと、ＧＳＭ９００の周波数帯の受信信号を通過させるフィルタ４２０ｂと、ＤＣＳ１８００の周波数帯の受信信号を通過させるフィルタ４２０ｃと、ＰＣＳ１９００の周波数帯の受信信号を通過させるフィルタ４２０ｄとが設けられている。

本実施例の高周波ＩＣ２００は、大きく分けると、受信系回路ＲＸＣと、送信系回路ＴＸＣと、それ以外の制御回路やクロック生成回路など送受信系に共通の回路からなる制御系回路とで構成される。

受信系回路ＲＸＣは、ＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の各周波数帯の受信信号をそれぞれ増幅するロウノイズアンプ２１０ａ〜２１０ｄと、高周波発振回路（ＲＦＶＣＯ）２５０で生成された局部発振信号φRFを分周し互いに９０°位相がずれた直交信号を生成する分周移相回路２１１と、ロウノイズアンプ２１０ａ〜２１０ｄで増幅された受信信号に分周移相回路２１１で生成された直交信号をミキシングすることによりＩ信号とＱ信号の復調およびダウンコンバートを行なうミキサ回路２１２ａ，２１２ｂと、復調されたＩ，Ｑ信号をそれぞれ増幅してベースバンドＬＳＩ３００へ出力する各周波数帯に共通の高利得増幅部２２０Ａ，２２０Ｂと、高利得増幅部２２０Ａ，２２０Ｂ内のアンプの入力ＤＣオフセットをキャンセルするためのオフセットキャンセル回路２１３などからなる。

高利得増幅部２２０Ａは、複数のロウパスフィルタＬＰＦ１１，ＬＰＦ１２，ＬＰＦ１３，ＬＰＦ１４と利得制御アンプＰＧＡ１１，ＰＧＡ１２，ＰＧＡ１３とが交互に直列形態に接続され、最終段にアンプＡＭＰ１が接続された構成を有しており、復調されたI信号を、不要波を除去しつつ所定の振幅レベルまで増幅する。高利得増幅部２２０Ｂも同様に、複数のロウパスフィルタＬＰＦ２１，ＬＰＦ２２，ＬＰＦ２３，ＬＰＦ２４と利得制御アンプＰＧＡ２１，ＰＧＡ２２，ＰＧＡ２３とが交互に直列形態に接続され、最終段にアンプＡＭＰ２が接続された構成を有しており、復調されたＱ信号を所定の振幅レベルまで増幅する。

オフセットキャンセル回路２１３は、各利得制御アンプＰＧＡ１１〜ＰＧＡ２３に対応して設けられ入力端子間を短絡した状態におけるそれらの出力電位差をディジタル信号に変換するＡ／Ｄ変換回路（ＡＤＣ）と、これらのＡ／Ｄ変換回路による変換結果に基づき、対応する利得制御アンプＰＧＡ１１〜ＰＧＡ２３の出力のＤＣオフセットを「０」とするような入力オフセット電圧を生成し差動入力に対して与えるＤ／Ａ変換回路（ＤＡＣ）と、これらのＡ／Ｄ変換回路（ＡＤＣ）とＤ／Ａ変換回路（ＤＡＣ）を制御してオフセットキャンセル動作を行なわせる制御回路などから構成される。

送信系回路ＴＸＣは、例えば６４０ＭＨｚのような中間周波数の発振信号φIFを生成する発振回路（ＩＦＶＣＯ）２３０と、該発振回路２３０で生成された発振信号φIFを分周しかつ互いに９０°位相がずれた直交信号を生成する分周移相回路２３２と、生成された直交信号をベースバンド回路３００から供給されるＩ信号とＱ信号により変調をかけるミキサからなる直行変調回路２３３ａ，２３３ｂと、変調された信号を合成する加算器２３４と、所定の周波数の送信信号φTXを発生する送信用発振回路（ＴＸＶＣＯ）２４０と、送信用発振回路２４０から出力される送信信号φTXをカプラ等で抽出したフィードバック信号と高周波用発振回路（ＲＦＶＣＯ）２５０で生成された発振信号φRFを分周した信号φRF’とを合成することでそれらの周波数差に相当する周波数の信号を生成するオフセットミキサ２３５と、該オフセットミキサ２３５の出力と前記加算器２３４で合成された信号TXIFとを比較して周波数差および位相差を検出する位相比較回路２３６と、該位相検出回路２３６の出力に応じた電圧を生成するチャージポンプ２３７と、チャージポンプ２３７の出力を平滑するループフィルタ２３８と、ＴＸＶＣＯ２４０の出力を分周してＧＳＭ系の送信信号を生成する分周器２３９と、差動出力をシングルの信号に変換して出力するバッファ回路２４１ａ，２４１ｂなどから構成されている。

バッファ回路２４１ａ，２４１ｂのうち一方はＧＳＭ用の８５０〜９００ＭＨｚ帯の信号を出力する回路、他方はＤＣＳおよびＰＣＳ用の１８００〜１９００ＭＨｚ帯の信号を出力する回路である。

また、この実施例の高周波ＩＣ２００のチップ上には、チップ全体を制御する制御回路２６０と、前記高周波用発振回路（ＲＦＶＣＯ）２５０と共にＲＦ用ＰＬＬ回路を構成するＲＦシンセサイザ２６１およびループフィルタ２６３と、前記中間周波数の発振回路（ＩＦＶＣＯ）２３０と共にＩＦ用ＰＬＬ回路を構成するＩＦシンセサイザ２６２およびループフィルタ２６４と、これらのシンセサイザ２６１および２６２の基準信号となるクロック信号φrefを生成する基準発振回路（ＤＣＸＯ）２６５とが設けられている。

図示しないが、シンセサイザ２６１および２６２の内部には、基準発振回路２６５の発振信号を分周する図１の固定分周回路１４が設けられ、分周されたクロックをシンセサイザ２６１および２６２で用いる。シンセサイザ２６１および２６２は、それぞれＶＣＯ２５０，２３０の発振信号を分周する可変分周回路や位相比較回路、チャージポンプなどで構成される。特に制限されるものでないが、本実施例では、送信系のＰＬＬの位相比較回路２３６には精度の高いアナログ位相比較回路が使用され、ＲＦシンセサイザ２６１内の位相比較回路には動作速度の速いディジタル位相比較回路が使用されている。位相比較回路２３６をアナログ位相比較回路とディジタル位相比較回路とで構成し、動作開始初期には速度の速いディジタル位相比較回路を動作させ、位相がほぼ一致した後は精度の高いアナログ位相比較回路に切り替えるように構成しても良い。このようにすることによって、ＰＬＬ回路の動作開始時における引込み動作を早くしかつ精度を高くすることができる。

なお、基準発振信号φrefは周波数精度の高いことが要求されるため、基準発振回路２６５には外付けの水晶振動子が接続される。基準発振信号φrefとしては、２６ＭＨｚあるいは１３ＭＨｚのような周波数が選択される。かかる周波数の水晶振動子は汎用部品であり容易に手に入れることができるためである。図６の実施例では、この２６ＭＨｚの基準発振信号φrefを固定分周回路で１／６５に分周して４００ｋＨｚのクロックとしてシンセサイザ２６１で使用し、同様に固定分周回路で１／２に分周して１ＭＨｚのクロックとしてシンセサイザ２６１で使用する。即ち、シンセサイザ２６１では基準信号を１／６５分周した４００ｋHzのクロックが使用され、シンセサイザ２６２では基準信号を1／２６分周した１MHｚのクロックが使用される。

この実施例では、位相検出回路２３６と、チャージポンプ２３７、ループフィルタ２３８、送信用発振回路（ＴＸＶＣＯ）２４０およびオフセットミキサ２３６によって周波数変換を行なう送信用ＰＬＬ回路が構成される。図６には示されていないが、ループフィルタ２６３および２６４と２３８を構成する抵抗素子として抵抗値の異なる複数の抵抗素子（Ｒ１〜Ｒ３）と選択用のスイッチ素子（ＳＷ１〜ＳＷ３）がそれぞれ設けられ、シンセサイザ２６１，２６２内のチャージポンプおよび送信系のチャージポンプ２３７として、図３に示すように出力電流値を切り替えるための複数の抵抗素子（Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２３）と選択用のスイッチ素子（Ｒ１１〜Ｒ１３，ＳＷ２１〜ＳＷ２３）がそれぞれ設けられたチャージポンプが用いられている。

前記実施例の特性補正回路１８は、この送信用ＰＬＬ回路と前記ＲＦ用ＰＬＬ回路とＩＦ用ＰＬＬ回路の３つのＰＬＬ回路に共通の回路として設けられており、電源投入時に特性補正回路１８において電圧Ｖ０がＶ１に到達するまでの所要時間の計測とそれに基づく抵抗の選択制御信号ＣＳ１〜ＣＳ３の決定が行なわれるようになっている。

本実施例の高周波ＩＣの制御回路２６０には、コントロールレジスタが設けられ、このレジスタにはベースバンドＩＣ３００からの信号に基づいて設定が行なわれる。具体的には、ベースバンドＩＣ３００から高周波ＩＣ２００に対して同期用のクロック信号ＣＬＫと、データ信号ＳＤＡＴＡと、制御信号としてロードイネーブル信号ＬＥＮとが供給されており、制御回路２６０は、ロードイネーブル信号ＬＥＮが有効レベルにアサートされると、ベースバンドＩＣ３００から伝送されてくるデータ信号ＳＤＡＴＡをクロック信号ＣＬＫに同期して順次取り込んで、上記コントロールレジスタにセットしセットされた内容に応じてＩＣ内部の各回路に対する制御信号を生成する。特に制限されるものでないが、データ信号ＳＤＡＴＡはシリアルで伝送される。ベースバンドＩＣ３００はマイクロプロセッサなどから構成される。データ信号ＳＤＡＴＡには、ベースバンドＩＣ３００から高周波ＩＣ２００へ与えるコマンドが含まれる。

本実施例のマルチバンド方式の無線通信システムでは、例えばベースバンドＩＣ３００からの指令によって制御回路２６０が、送受信時に高周波用発振回路２５０の発振信号の周波数φRFを、使用するチャネルに応じて変更すると共に、ＧＳＭモードかＤＣＳ／ＰＣＳモードかに応じて、オフセットミキサ２３５に供給される信号の周波数を変更することによって送信周波数の切り替えが行なわれる。

一方、高周波用発振回路（ＲＦＶＣＯ）２５０の発振周波数は、受信モードと送信モードとで異なる値に設定される。高周波用発振回路（ＲＦＶＣＯ）２５０の発振周波数ｆRFは、送信モードでは、例えばＧＳＭ８５０の場合３６１６〜３７１６ＭＨｚに、ＧＳＭ９００の場合３８４０〜３９８０ＭＨｚに、またＤＣＳの場合３６１０〜３７３０ＭＨｚに、さらにＰＣＳの場合３８６０〜３９８０ＭＨｚに設定され、この発振周波数ｆRFが分周回路でＧＳＭの場合は１／４に分周され、またＤＣＳとＰＣＳの場合は１／２に分周されてオフセットミキサ２３５ａ，２３５ｂに供給される。

オフセットミキサ２３５ａは、ＲＦＶＣＯ２５０からの発振信号φRFと送信用発振回路（ＴＸＶＣＯ）２４０からの送信用発振信号φTXの周波数の差（ｆRF−ｆTX）に相当する信号を出力し、この差信号の周波数が変調信号TXIFの周波数と一致するように送信用ＰＬＬ（ＴＸ−ＰＬＬ）が動作する。言いかえると、ＴＸＶＣＯ２４０は、ＲＦＶＣＯ２５０からの発振信号φRFの周波数（ＧＳＭの場合はｆRF／４，ＤＣＳとＰＣＳの場合はｆRF／２）と変調信号TXIFの周波数との差（オフセット）に相当する周波数で発振するように制御される。これがオフセットＰＬＬと呼ばれる理由である。

図７は、ＲＦＶＣＯ２５０の発振信号φRFを分周して中間周波数のローカル信号を生成することでＩＦＶＣＯを省略してチップサイズの低減を図った高周波ＩＣの構成例であり、ＩＦＶＣＯとＩＦシンセサイザとＩＦループフィルタとからなるＩＦ用ＰＬＬ回路がなく、代わりにＲＦＶＣＯの発振信号を分周して中間周波数の信号φIFを生成するＩＦ分周器２６６が設けられている。また、ＲＦ用ＰＬＬ回路が、ＲＦシンセサイザ２６１内の可変分周回路が整数と分数で与えられる分周比でＲＦＶＣＯ２５０の発振信号φRFを分周可能な回路で構成されたフラクショナルＰＬＬとされている。かかる点以外は図６のシステムと同じであるので、詳しい説明は省略する。

この実施例では、ＤＣＸＯ２６５から供給される２６ＭＨｚの基準クロックφrefをそのままＲＦシンセサイザ２６１に供給する場合、ＲＦ用ＰＬＬ回路のループフィルタとして図５のような３次のループフィルタを使用するのが望ましい。３次のループフィルタを使用することにより、高周波数領域でのノイズを減らすことができるためである。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例では、ループフィルタを構成する抵抗およびチャージポンプを構成する抵抗として、共に抵抗値がそれぞれ１０％ずれたもの用意しているが、ループフィルタを構成する抵抗のずれ量とチャージポンプを構成する抵抗のずれ量は同じである必要なく、異なるずれ量のものを用意しておくようにしても良い。

また、前記実施例では、特性補正回路１８を設けているが、特性補正回路１８を省略して、ループフィルタを構成する抵抗素子の抵抗値や容量素子の容量値をプローブ検査等で測定して、ヒューズ等を用いたトリミングにより、あるいはトリミングデータを保持するレジスタや不揮発性メモリを設けて、ループフィルタを構成する抵抗およびチャージポンプを構成する抵抗ばらつきを補正するように構成することも可能である。トリミングデータを保持する手段がレジスタの場合には、トリミングデータをベースバンド回路から与えるようにすることができる。

さらに、前記実施例では、チャージポンプの出力電流の調整を、チャージポンプを構成する抵抗素子の抵抗値を切り替えることで行なっているが、図３のチャージポンプにおいてカレントミラー回路を構成するＭＯＳトランジスタＱ１５，Ｑ２５としてサイズの異なる複数のＭＯＳトランジスタを並列に設けておいて、これらのトランジスタのうち電流を流すものを切り替えることでチャージポンプの出力電流を調整するように構成することも可能である。

さらに、実施例では、２次のループフィルタとしてラグリード型のフィルタを用いた場合を説明したが、１個の容量素子と１個の抵抗素子からなる１次のフィルタを２個並べたフィルタなど他の形式のフィルタを用いる場合にも適用することができる。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である無線通信システムを構成する高周波ＩＣに内蔵されたＲＦ用ＰＬＬ回路やＩＦ用ＰＬＬ回路、送信用ＰＬＬ回路に適用したものを説明したが、本発明はそれに限定されるものでなく、ＰＬＬ回路を内蔵した半導体集積回路一般に広く利用することができる。

本発明を適用して好適なＰＬＬ回路の一構成例を示すブロック図である。 図１のループフィルタの周波数特性を示す特性図である。 本実施例のＰＬＬ回路におけるチャージポンプとループフィルタの特性を補正する特性補正回路の具体的な回路例を示す回路図である。 抵抗素子や容量素子のばらつきによる所要時間Ｔｃのばらつきの様子を示すグラフである。 ３次のループフィルタの構成例を示す回路図である。 本発明に係るＰＬＬ回路を送受信信号の変復調機能を有する高周波ＩＣ（ＲＦ−ＩＣ）に適用した実施例および無線通信システムの構成例を示すブロック図である。 本発明に係るＰＬＬ回路を送受信信号の変復調機能を有する高周波ＩＣ（ＲＦ−ＩＣ）に適用した他の実施例および無線通信システムの構成例を示すブロック図である。

符号の説明

１１ 発振回路
１２ 可変分周器
１３ 基準発振回路
１４ 固定分周器
１５ 位相比較回路
１６ チャージポンプ
１７ ループフィルタ
１８ 特性補正回路
１８１ 定電圧回路
１８２ 電流モニタ回路
１８３ コンパレータ
１８４ 制御回路
２００ 高周波ＩＣ２００
２１０ａ〜２１０ｄ ロウノイズアンプ
２２０Ａ，２２０Ｂ 高利得増幅回路
２３０，２５０ 発振回路
２３３ａ，２３３ｂ,２５０ ミキサ
２３６ 位相比較回路
２３７ チャージポンプ
２３８ ループフィルタ
２４０ 送信用発振回路（ＴｘＶＣＯ）
２６４ 基準発振回路
３００ ベースバンド回路
４００ アンテナ
４１０ 送受信切り替え用スイッチ
４２０ａ〜４２０ｄ 高周波フィルタ
４３０ 高周波電力増幅回路（パワーモジュール）

Claims (11)

1. 電圧制御発振回路と、該電圧制御発振回路により生成された発振信号と基準となる信号の位相差を比較し位相差に応じた信号を生成する位相比較回路と、該位相比較回路により生成された信号により動作されるチャージポンプ回路と、該チャージポンプ回路の出力を平滑するループフィルタとを有し、該ループフィルタにより平滑された電圧が前記電圧制御発振回路に供給され発振周波数が制御されるようにされたＰＬＬ回路を内蔵した半導体集積回路であって、
   上記ループフィルタを構成する抵抗素子と容量素子は、上記ＰＬＬ回路を構成する素子と同一の半導体チップに形成され、上記抵抗素子は抵抗値の異なる複数の素子からなり、いずれかの抵抗素子が選択的に接続されるようにされ、
   上記チャージポンプ回路の電流を上記抵抗素子の選択に応じて変更する補正回路を備えたことを特徴とするＰＬＬ回路を内蔵する半導体集積回路。
2. 上記チャージポンプ回路は抵抗値の異なる複数の抵抗素子を備え、上記電流の変更は当該チャージポンプ回路内の上記抵抗素子の選択により達成されることを特徴とする請求項１に記載のＰＬＬ回路を内蔵する半導体集積回路。
3. 上記ループフィルタにおいて抵抗値の小さな抵抗素子が選択されるときは上記チャージポンプ回路においても抵抗値の小さな抵抗素子が選択され、上記ループフィルタにおいて抵抗値の大きな抵抗素子が選択されるときは上記チャージポンプ回路においても抵抗値の大きな抵抗素子が選択されることを特徴とする請求項２に記載のＰＬＬ回路を内蔵する半導体集積回路。
4. 抵抗素子を有し該抵抗素子の抵抗値に応じた電流を出力する電流回路と、該電流回路によって充電される容量素子と、該容量素子の充電電圧と所定の電位とを比較する電圧比較回路とを備え、上記容量素子の充電電圧の変化から製造ばらつきを検出する製造ばらつき検出回路を有し、該製造ばらつき検出回路の検出結果に応じて上記抵抗素子の選択が決定されることを特徴とする請求項１に記載のＰＬＬ回路を内蔵する半導体集積回路。
5. 上記ループフィルタは、２次のフィルタ回路であり、上記抵抗値の異なる複数の素子からなる上記抵抗素子と上記容量素子は１次のフィルタ回路を構成することを特徴とする請求項２に記載のＰＬＬ回路を内蔵する半導体集積回路。
6. 抵抗素子を有し該抵抗素子の抵抗値に応じた電流を出力する電流回路と、該電流回路によって充電される容量素子と、該容量素子の充電電圧と所定の電位とを比較する電圧比較回路とを備え、上記容量素子の充電電圧の変化から製造ばらつきを検出する製造ばらつき検出回路を有し、該製造ばらつき検出回路の検出結果に応じて上記抵抗素子の選択が決定されることを特徴とする請求項５に記載のＰＬＬ回路を内蔵する半導体集積回路。
7. 上記ループフィルタにおいて抵抗値の小さな抵抗素子が選択されるときは上記チャージポンプ回路においても抵抗値の小さな抵抗素子が選択され、上記ループフィルタにおいて抵抗値の大きな抵抗素子が選択されるときは上記チャージポンプ回路においても抵抗値の大きな抵抗素子が選択されることを特徴とする請求項６に記載のＰＬＬ回路を内蔵する半導体集積回路。
8. 上記半導体集積回路は受信信号と所定周波数の信号とを合成することで受信信号をより低い周波数の信号にダウンコンバートする受信系回路を備えた通信用半導体集積回路であって、上記所定周波数の信号を生成するために上記ＰＬＬ回路を備え、該ＰＬＬ回路を構成する位相比較回路はディジタル回路からなることを特徴とする請求項１〜７のいずれかに記載のＰＬＬ回路を内蔵する半導体集積回路。
9. 上記半導体集積回路は送信信号をアップコンバートする送信系回路を備えた通信用半導体集積回路であって、出力送信信号を生成するための電圧制御発振回路を含む送信用ＰＬＬ回路を備え、該送信用ＰＬＬ回路を構成する位相比較回路はアナログ回路からなることを特徴とする請求項１〜８のいずれかに記載のＰＬＬ回路を内蔵する半導体集積回路。
10. 上記製造ばらつき検出回路は、上記受信系回路に供給される所定周波数の信号を生成するためのＰＬＬ回路と、上記送信用ＰＬＬ回路に共通の回路として設けられていることを特徴とする請求項９に記載のＰＬＬ回路を内蔵する半導体集積回路。
11. 上記送信用ＰＬＬ回路は、上記所定周波数の信号を生成する上記ＰＬＬ回路により生成された上記所定周波数の信号と上記送信用ＰＬＬ回路を構成する上記電圧制御発振回路の出力信号とを合成することでそれらの周波数差に相当する周波数の信号を生成し、該生成された信号と中間周波数の送信信号の位相を上記送信用ＰＬＬ回路を構成する位相比較回路にて比較して位相差に応じた信号をチャージポンプへ供給することを特徴とする請求項９または１０に記載のＰＬＬ回路を内蔵する半導体集積回路。

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