JP2008109243A - Rf通信用半導体集積回路 - Google Patents
Rf通信用半導体集積回路 Download PDFInfo
- Publication number
- JP2008109243A JP2008109243A JP2006288356A JP2006288356A JP2008109243A JP 2008109243 A JP2008109243 A JP 2008109243A JP 2006288356 A JP2006288356 A JP 2006288356A JP 2006288356 A JP2006288356 A JP 2006288356A JP 2008109243 A JP2008109243 A JP 2008109243A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- signal
- voltage
- transmission
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
- H04B1/40—Circuits
- H04B1/403—Circuits using the same oscillator for generating both the transmitter frequency and the receiver local oscillator frequency
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transceivers (AREA)
Abstract
【課題】RF ICで、基準周波数信号の周波数を制御するAFC制御用D/A変換器の出力信号の外部電源電圧の変動による変動を低減すること。
【解決手段】基準周波数発振器314を制御するAFC制御用D/A変換器315は、3個のボルテージフォロワAMP1、2、3を含む電圧ポテンショメータ型D/A変換器で構成される。少なくとも後段のボルテージフォロワAMP3では、NMOS差動入力回路とCMOS出力回路とバイアス回路とは外部電源電圧Vdd_extを供給する一方、PMOS差動入力回路PMOS_DAは基準電圧発生器RVGから生成された内部安定化電源電圧Vdd_intを供給する。PMOS差動のMP1、MP2のペア性のずれがあっても、外部電源電圧Vdd_extの増大によるPMOS電流源のMP3の電流の増大は抑制される。PMOS差動の入力オフセット電圧も増大せず、AFC制御アナログ出力信号の変動を低減できる。
【選択図】図10
【解決手段】基準周波数発振器314を制御するAFC制御用D/A変換器315は、3個のボルテージフォロワAMP1、2、3を含む電圧ポテンショメータ型D/A変換器で構成される。少なくとも後段のボルテージフォロワAMP3では、NMOS差動入力回路とCMOS出力回路とバイアス回路とは外部電源電圧Vdd_extを供給する一方、PMOS差動入力回路PMOS_DAは基準電圧発生器RVGから生成された内部安定化電源電圧Vdd_intを供給する。PMOS差動のMP1、MP2のペア性のずれがあっても、外部電源電圧Vdd_extの増大によるPMOS電流源のMP3の電流の増大は抑制される。PMOS差動の入力オフセット電圧も増大せず、AFC制御アナログ出力信号の変動を低減できる。
【選択図】図10
Description
本発明は、RF受信信号アナログ信号処理サブユニットと、RF送信信号アナログ信号処理サブユニットとを含み、ベースバンドディジタル信号処理を行うLSIとディジタルインターフェースで双方向に信号転送を行うRF通信用半導体集積回路に関するものでる。本発明は、前記LSIから供給されるAFC制御ディジタル入力信号をAFC制御アナログ出力信号に変換して基準周波数発振器の発振周波数を制御するためのAFC制御用D/A変換器のAFC制御アナログ出力信号の外部電源電圧の変動による変動を低減するのに有益な技術に関する。
分周比が整数のみの一般的なPLL(Phase Locked Loop)回路ではロックド・ループの周波数解像度は基準周波数fREFとなるので、精密な周波数解像度は小さな基準周波数fREFを必要とし、従って小さなループ周波数帯域となる。狭ループ周波数帯域は長いスイッチング時間となるので望ましくなく、PLL回路の電圧制御発振器(VCO)の位相雑音の抑圧が不十分でPLL回路外部からの雑音の影響を受けやすい。
下記の非特許文献1によれば、フラクショナルシンセサイザは基準周波数fREFよりも精密な周波数解像度を持つために開発され、フラクショナルN分周器では分周比は周期的にNからN+1に変更され、結果的に平均分周比はNよりも(N+1)分周のデューティー比分増加する。累積加算器(アキュムレータ)からのオーバーフローは、瞬時の分周比を変調するために使用される。
このようにフラクショナルN−PLL回路は、PLL回路の負帰還ループ中の分周器の分周比Nが整数だけでなく分数(小数)を含む有理数である。また、下記の非特許文献2には、希望するチャンネルを選択するとともに変調を捕捉するために十分な帯域幅と解像度とを持つフラクショナルN−PLL回路をGSM方式の送受信装置に使用することが記載されている。このフラクショナルN−PLL回路では、ディジタルデータが供給されるΣΔ変調器が分周器で分母を制御するので、電圧制御発振器の発振周波数は希望するチャンネルを中心に置きながら変調されるものである。
一方、下記の非特許文献3には、電圧ポンショメータ型D/A変換器が記載されている。このD/A変換器では直列接続された第1の複数の分圧抵抗に基準電圧が供給され、直列接続された第1の複数の分圧抵抗の間の複数の接続ノードから任意の2つの接続ノードが上位ビットにより制御される第1の複数のスイッチにより選択される。2つの選択電圧は、第1と第2のボルテージフォロワに供給される。2つのボルテージフォロワの出力間に直列接続された第2の複数の分圧抵抗の間の複数の接続ノードからの任意の1つの接続ノードが下位ビットにより制御される第2の複数のスイッチにより選択される。2つの選択電圧が第3のボルテージフォロワに供給され、第3のボルテージフォロワの出力よりD/A変換出力が形成される。
また、下記の非特許文献4には、NMOS差動入力回路とPMOS差動入力回路とCMOS出力回路とで構成されたCMOS構成のレール・ツー・レール・アンプ(Rail−to−Rail Amp)が記載されている。当業者には、レール・ツー・レール・アンプとは、最大入力が電源電圧と略等しく、出力振幅も電源電圧と略等しいアンプと理解されている。下記非特許文献4には、レール・ツー・レール・アンプの利得帯域幅積を一定とするために1.3ボルト以上の外部電源電圧Vextから略1.2ボルトの安定化された内部電源電圧Vintを負帰還電圧発生回路から発生してPMOS差動入力回路のPMOS定電流トランジスタのソースに供給することが記載されている。尚、その理由は、NMOS差動入力回路とPMOS差動入力回路のクロスポイント条件(差動NMOSのゲート・ソース電圧Vgsn+定電流NMOSのドレイン・ソース電圧Vdsn=電源電圧Vdd−差動PMOSのゲート・ソース電圧Vgsp−定電流PMOSのドレイン・ソース電圧Vdsp)を満足するためと下記非特許文献4に記載されている。
Brian Miller and Robert J. Conley、 "A Multiple Modulator Fractional Divider"、 IEEE TRANSACTIONS ON INSTRUMENTATION AND MEASUREMENT、 VOL.40.NO.3.JUNE 1991.PP.578−583.
E.Hegazi et al, "A 17mW Transmitter and Frequency Syntheaizer for 900MHz GSM Fully Integrated in 0.35−μm CMOS", 2002 Symposium On VLSI Circuits Digest of Technical Papers.PP.234−237.
Peter Holloway, "A Timeless 16b Digital Potentiometer",1984 IEEE International Solid−State Circuits Conference DIGEST OF TECHNICAL PAPERS、 PP.66−67,320−321.
Giuseppe Ferri et al、 "A Rail−to−Rail Constant−gm Low−Voltage CMOS Operational Tansconductance Amplifier", IEEE JOURNAL OF SOLID−STATE CIRCUITS、 VOL.32, NO.10, OCTOBER 1997. PP.1563−1567.
本発明者等は、本発明に先立って、GSM方式の通信に対応するRF ICの開発に従事した。
GSM(Global System for Mobile Communication)方式は、TDMA方式のひとつとして、位相変調のみを使用するGMSK(Gaussian minimum Shift Keying)変調を行う通信方式である。尚、TDMAは、Time-Division Multiple Accessの略称である。このTDMA方式では、携帯電話端末機器の複数のタイムスロットのそれぞれのタイムスロットを、アイドル状態と、基地局からの受信動作と、前記基地局への送信動作とのいずれかに設定可能である。このGSM方式と比較して、通信データ転送レートを改善する方式も知られている。この改善方式として、位相変調とともに振幅変調を使用するEDGE(Enhanced Data for GSM Evolution; Enhanced Data for GPRS)方式も最近注目されている。尚、GPRSは、General Packet Radio Serviceの略称である。
このRF ICのフラクショナルN−PLL回路では、水晶振動子とベースバンドLSIからの自動周波数制御(AFC)信号とにより安定で正確な基準信号を生成する基準周波数発振器VCXOの基準発振周波数fREFをベースにRF送信用電圧制御発振器TXVCOの発振周波数fTXVCOと送受信装置の周波数シンセサイザのRF電圧制御発振器RFVCOの発振周波数fRFVCOとを生成する。最近のGSM通信方式に対応するRF ICは、GSM850MHz、GSM900MHz、DCS1800MHz、PCS1900MHzの4つの周波数帯に対応するように構成されている。従って、RF送信用電圧制御発振器TXVCOの発振周波数fTXVCOとRF電圧制御発振器RFVCOの発振周波数fRFVCOとは、この4つのマルチ周波数バンドに対応しなければならない。RF ICの基準周波数発振器VCXOの基準発振周波数fREFは数十MHzのオーダーの比較的低い周波数であるのに対して、複数のマルチ周波数バンドに対応するRF送信用電圧制御発振器TXVCOの発振周波数fTXVCOとRF電圧制御発振器RFVCOの発振周波数fRFVCOとは数GHzのオーダーの比較的高い周波数となる。このように、基準周波数発振器VCXOの基準発振周波数fREFと比較すると、RF送信用電圧制御発振器TXVCOからの発振周波数fTXVCOとRF電圧制御発振器RFVCOの発振周波数fRFVCOとは遥かに高い周波数となる。このように、RF ICのフラクショナルN−PLL回路は、基準周波数発振器VCXOの数十MHzのオーダーの基準発振周波数fREFをフラクショナルN分周比の逆数である周波数逓倍比による周波数逓倍を行うことにより、数GHzのオーダーのRF送信用電圧制御発振器TXVCOの基準発振周波数fTXVCOとRF電圧制御発振器RFVCOの発振周波数fRFVCOとを生成する。
一方、RF ICには標準値2.8ボルトで変動幅が2.67ボルト(最小値)〜3.0ボルト(最大値)の外部電源電圧が供給されるので、基準周波数発振器VCXOの基準発振周波数fREFが外部電源電圧変動によって変動しないようにしなければならない。このため、変動する外部電源電圧をオンチップ電圧レギュレータに供給して、オンチップ電圧レギュレータから例えば略2.45ボルトの安定な値に維持された内部安定化電源電圧を生成して、この略2.45ボルトの内部安定化電源電圧を基準周波数発振器VCXOに供給することになる。基準周波数発振器VCXOに安定な値に維持された内部安定化電源電圧を供給すれば、基準周波数発振器VCXOの基準発振周波数fREFは外部電源電圧変動によって変動せず、数十MHzのオーダーの安定な基準発振周波数fREFとなる。従って、RF ICのフラクショナルN−PLL回路のRF電圧制御発振器RFVCOとRF送信用電圧制御発振器TXVCOとには、オンチップ電圧レギュレータからの内部安定化電源電圧を供給しなくても良い。それでも、RF送信用電圧制御発振器TXVCOの発振周波数fTXVCOと、RF電圧制御発振器RFVCOの発振周波数fRFVCOとは、フラクショナルN分周比の逆数である周波数逓倍比でフラクショナルN−PLL回路によって安定に維持されることができる。このように、RF ICの受信系信号処理サブユニットでのRF受信信号からベースバンド受信信号への周波数ダウンコンバージョンとRF ICの送信系信号処理サブユニットでのベースバンド送信信号から中間周波数送信信号もしくはRF送信信号への周波数アップコンバージョンとに使用するRFキャリア信号を生成するためのRF電圧制御発振器RFVCOを、フラクショナルN−PLL回路が含むことになる。このフラクショナルN−PLL回路のRF電圧制御発振器RFVCOの発振周波数がフラクショナル分周により設定されることにより、最終的にRF送信用電圧制御発振器TXVCOの発振周波数が設定される。
一方、モバイル端末装置等の送受信装置は、一般に送受信信号の変復調や周波数アップコンバージョンや周波数ダウンコンバージョンを行うRF ICと、送信信号を基本波と同相成分のIディジタルベースバンド送信信号と直交成分のQディジタルベースバンド送信信号とに変換するとともにIディジタルベースバンド受信信号とQディジタルベースバンド受信信号とから受信データを復元するベースバンドLSIとを含んでいる。このように、RF ICの信号処理はアナログ信号処理が主体であり、ベースバンドLSIの信号処理はディジタル信号処理が主体である。しかし、両者の間でアナログ信号からディジタル信号に変換するA/D変換器とディジタル信号からアナログ信号に変換するD/A変換器とが必要であるが、従来はこれらのA/D変換器とD/A変換器とはベースバンドLSIに配置されていたので、両者間の信号転送はアナログ信号となっていた。
一方、ディジタル信号処理が主体のベースバンドLSIはプロセス技術の進歩によりRF ICより微細化されたトランジスタを集積するようになり、電源電圧は1.8ボルトもしくはそれ以下まで低下する傾向になっている。従って、2ボルトよりも高い動作電圧が必要なA/D変換器とD/A変換器とをベースバンドLSIに配置することが困難な状況となっている。このような状況で、両者の間のA/D変換器とD/A変換器とをRF ICに配置して、両者間の信号転送をディジタル信号としたディジタルインターフェースのRF ICとベースバンドLSIの開発が進められた。
図1は、本発明に先立って本発明者等によって検討されたディジタルインターフェースのRF ICとベースバンドLSIとを搭載したモバイル端末装置の全体構成を示す図である。また、図1は、同時に本発明の一つの実施形態によるモバイル端末装置の全体構成を示す図でもある。ここではモバイル端末装置は携帯電話端末装置であるが、ノート型パーソナルコンピュータもしくはPDA(Personal Digital Assist)機器のためのモバイル通信用デバイスであってもよい。図1に示したモバイル端末装置では、A/D変換器303、304と、D/A変換器307、308、315とがRFアナログ信号処理集積回路300(RF_IC)の内部に配置されている。すなわち、A/D変換器303、304は、RFアナログ信号処理集積回路300(RF_IC)の内部のRF受信信号アナログ信号処理サブユニット301(RX SPU)の出力のアナログベースバンド信号RxABI、RxABQをディジタルベースバンド信号RxDBI、RxDBQに変換してベースバンド信号処理LSI400(BB_LSI)に供給する。また、D/A変換器307、308は、ベースバンド信号処理LSI400(BB_LSI)の出力のディジタルベースバンド送信信号の直交成分TxDBI、TxDBQをアナログベースバンド送信信号TxABI、TxABQに変換してRFアナログ信号処理集積回路300(RF_IC)の内部のRF送信信号アナログ信号処理サブユニット302(TX SPU)に供給する。更に、AFC制御用のD/A変換器315(AFCDAC)は、ベースバンド信号処理LSI400のRFディジタルインターフェース402のディジタル信号経路L3に得られるベースバンドプロセッサコア401の出力のAFC制御ディジタル信号をAFC制御アナログ信号に変換してシステム基準クロック発振器314(VCXO)に供給する。
図1に示したモバイル端末装置のその他の構成とその他の動作に関しては、発明を実施するための最良の形態のところで詳細に説明するので、ここでは説明を割愛する。
図2は、図1に示したモバイル端末装置のRFアナログ信号処理集積回路300(RF_IC)の内部に配置されたAFC制御用のD/A変換器315(AFCDAC)の構成を示す回路図である。
D/A変換器としては色々な種類が知られているが、D/A変換器315(AFCDAC)として前記の非特許文献3に記載された電圧ポンショメータ型D/A変換器が使用されている。これは、AFC制御ディジタル信号が数10KHzから数100KHzの低速データであることと、電圧ポンショメータ型D/A変換器により8〜16ビットの高精度アナログ変換出力が低消費電力で得られるためである。
このAFC制御用のD/A変換器315(AFCDAC)では、第1可変分圧器(VDIV1)の直列接続された第1の複数の分圧抵抗(R…R)の一端に略2.45ボルトの基準電圧VREFが供給される。第1可変分圧器(VDIV1)の直列接続された第1の複数の分圧抵抗(R…R)の間の複数の接続ノード(N15、N14、N13…N00)から任意の2つの接続ノードが上位4ビット(D12…D09)により制御される複数のスイッチ(SWH15、SWH14…SWH00)により選択される。その結果、上位4ビット(D12…D09)によりアナログ電圧の粗選択が行われる。2つのアナログ粗選択電圧は、第1バッファ(Buff1)の第1と第2のボルテージフォロワ(AMP1、AMP2)に供給される。2つのボルテージフォロワ(AMP1、AMP2)の出力間の第2可変分圧器(VDIV2)のに直列接続された第2の複数の分圧抵抗(r/2、r…r、r/2)の間の複数の接続ノード(N511、N510…N000)から任意の1つの接続ノードが下位9ビット(D08…D00)により制御される第2の複数のスイッチ(SWL511、SWL510…SWL00)により選択される。その結果、下位9ビット(D08…D00)によりアナログ電圧の密選択が行われる。1つのアナログ密選択電圧が第2バッファ(Buff2)の第3のボルテージフォロワ(AMP3)に供給され、第3のボルテージフォロワ(AMP3)の出力よりD/A変換出力が形成される。第3のボルテージフォロワ(AMP3)の出力は、抵抗R1と容量C1とで構成されたローパスフィルタ(LPF)に供給されることにより、システム基準クロック発振器314(VCXO)のシステム基準クロック信号SysCLkの発振周波数を制御するAFC制御アナログ信号(VTUNE)が形成される。ローパスフィルタ(LPF)からのAFC制御アナログ信号(VTUNE)は、抵抗R2と容量C2とを介してシステム基準クロック発振器314(VCXO)の可変容量素子(VC)に供給される。可変容量素子(VC)の容量値の変化により、システム基準クロック発振器314(VCXO)のシステム基準クロック信号SysCLkの発振周波数が制御される。尚、RFアナログ信号処理集積回路300(RF_IC)に供給される標準値2.8ボルトで変動幅が2.67ボルト(最小値)〜3.0ボルト(最大値)の外部電源電圧(Vdd_ext)は基準電圧発生器(RVG)のバンドギャップリファレンス回路(BGR)に供給されることにより、バンドギャップリファレンス回路(BGR)から略1.23ボルトのバンドギャップリファレンス電圧Vrefが形成される。この略1.23ボルトのリファレンス電圧Vrefから略2.45ボルトの安定な値に維持された内部安定化電源電圧(VREF)が形成され、第1可変分圧器(VDIV1)の直列接続された第1の複数の分圧抵抗(R…R)の一端に供給される。尚、13ビットの上位4ビット(D12…D09)と下位9ビット(D08…D00)とは、4ビットデコーダ(4bit Dec)と9ビットデコーダ(9bit Dec)とにそれぞれ供給される。4ビットデコーダ(4bit Dec)の16ビット出力により複数のスイッチ(SWH16、SWH15…SWH00)のオン・オフが制御され、9ビットデコーダ(9bit Dec)の512ビット出力により第2の複数のスイッチ(SWL511、SWL510…SWL00)のオン・オフが制御される。また、3個のボルテージフォロワ(AMP1、AMP2、AMP3)には、外部電源電圧Vdd_extが供給される。
一方、図1に示したモバイル端末装置では、システム基準クロック発振器314(VCXO)のシステム基準クロック信号SysCLkの発振周波数を中心周波数26MHzから110ppm(0.011%)の変化幅で変化させる必要がある。すなわち、26MHzよりも55ppm低い25.99857MHzから26MHzよりも55ppm高い26.00143MHzまで、システム基準クロック信号SysCLkの発振周波数はカバーしなければならない。高い周波数26.00143MHzを得るにはシステム基準クロック発振器314(VCXO)の可変容量素子(VC)に供給されるAFC制御アナログ信号(VTUNE)を0.1ボルトにする一方、低い周波数25.99857MHzを得るにはシステム基準クロック発振器314(VCXO)の可変容量素子(VC)に供給されるAFC制御アナログ信号(VTUNE)を2.4ボルトにする必要が有る。
従って、図2に示したAFC制御用のD/A変換器315(AFCDAC)からのAFC制御アナログ信号(VTUNE)のレベルを、13ビットのディジタル入力信号を変化させることにより、0.1ボルトから2.4ボルトまで変化させる必要がある。しかし、AFC制御用のD/A変換器315(AFCDAC)の3個のボルテージフォロワ(AMP1、AMP2、AMP3)に供給される外部電源電圧(Vdd_ext)の最小値は2.67ボルトである。このように外部電源電圧(Vdd_ext)の最小値2.67ボルトとAFC制御アナログ信号(VTUNE)の最大レベル2.4ボルトとが近接しているので、最大入力が電源電圧と略等しく、出力振幅も電源電圧と略等しい前記の非特許文献4に記載されたレール・ツー・レール・アンプにより3個のボルテージフォロワ(AMP1、AMP2、AMP3)を構成する必要がある。前段の2個のボルテージフォロワ(AMP1、AMP2)に供給されるアナログ粗選択電圧の最大値と最小値とはそれぞれ2.45ボルトとゼロボルトであるので、前段の2個のボルテージフォロワ(AMP1、AMP2)をレール・ツー・レール・アンプにより構成する必要がある。後段の1個のボルテージフォロワ(AMP3)に供給されるアナログ密選択電圧の最大値と最小値とはそれぞれ略2.45ボルトと略ゼロボルトであるので、後段の1個のボルテージフォロワ(AMP3)もレール・ツー・レール・アンプにより構成する必要がある。
図3は、図2に示したAFC制御用のD/A変換器315(AFCDAC)の3個のボルテージフォロワ(AMP1、AMP2、AMP3)を構成するCMOSレール・ツー・レール・アンプの構成を示す回路図である。図3に示したCMOSレール・ツー・レール・アンプは、前記の非特許文献4と略同様なNMOS差動入力回路(NMOS_DA)とPMOS差動入力回路(PMOS_DA)とCMOS出力回路(OUT_CKT)とで構成されるとともに、バイアス回路(BIAS_CKT)とで構成されている。CMOSレール・ツー・レール・アンプには、標準値2.8ボルトで変動幅が2.67ボルト(最小値)〜3.0ボルト(最大値)の外部電源電圧(Vdd_ext)と接地電位(GND)とが供給される。CMOSレール・ツー・レール・アンプの非反転入力端子(Vinp)は、NMOS差動入力回路(NMOS_DA)のNMOSのMN1のゲートとPMOS差動入力回路(PMOS_DA)のPMOSのMP1のゲートとに接続されている。CMOSレール・ツー・レール・アンプの反転入力端子(Vinn)は、出力端子(Vout)とNMOS差動入力回路(NMOS_DA)のNMOSのMN2のゲートとPMOS差動入力回路(PMOS_DA)のPMOSのMP2のゲートとに接続されている。NMOS差動入力回路(NMOS_DA)のNMOSのMN1、MN2のソースはNMOS定電流源トランジスタのNMOSのMN3のドレインに接続され、PMOS差動入力回路(PMOS_DA)のPMOSのMP1、MP2のソースはPMOS定電流源トランジスタのPMOSのMP3のドレインに接続されている。NMOS差動入力回路(NMOS_DA)のNMOS定電流源トランジスタのNMOSのMN3の定電流とPMOS差動入力回路(PMOS_DA)のPMOS定電流源トランジスタのPMOSのMP3の定電流とは、バイアス回路(BIAS_CKT)のNMOSのMN10の電流とPMOSのMP8の電流とによりそれぞれ設定されている。尚、これらの電流は、外部電源電圧(Vdd_ext)に接続された定電流源Ibiasの電流により設定されている。NMOS差動入力回路(NMOS_DA)のNMOSのMN1、MN2のドレインは負荷素子としてのPMOSのMP4、MP5のドレインに接続され、PMOS差動入力回路(PMOS_DA)のPMOSのMP1、MP2のドレインは負荷素子としてのNMOSのMN4、MN5のドレインに接続されている。NMOS差動入力回路(NMOS_DA)のNMOSのMN1、MN2のドレイン出力信号はCMOS出力回路(OUT_CKT)のPMOSのMP6、MP7のゲートに供給され、PMOS差動入力回路(PMOS_DA)のPMOSのMP1、MP2のドレイン出力信号はNMOSのMN6、MN7を介してCMOS出力回路(OUT_CKT)のPMOSのMP6、MP7のゲートに供給される。CMOS出力回路(OUT_CKT)のPMOSのMP6、MP7のドレインには、能動負荷であるNMOSカレントミラーのMN8、MN9のドレインに接続されている。尚、PMOSのMP7のドレインとゲートとの間には、位相補償用の負帰還抵抗Rfと負帰還容量Cfの直列接続が接続されている。
前記非特許文献4のクロスポイント条件に関する記載から、図3のNMOS差動入力回路(NMOS_DA)の非反転入力端子(Vinp)と反転入力端子(Vinn)の両入力の電圧レベルが差動NMOSのMN1、MN2のゲート・ソース電圧Vgsn+定電流NMOSのMN3のドレイン・ソース電圧Vdsnよりも低下すると、図3のNMOS差動入力回路(NMOS_DA)は動作不可能となることが理解できる。同様に、図3のPMOS差動入力回路(PMOS_DA)の非反転入力端子(Vinp)と反転入力端子(Vinn)の両入力の電圧レベルが外部電源電圧(Vdd_ext)−差動PMOSのMP1、MNPのゲート・ソース電圧Vgsp−定電流PMOSのMP3のドレイン・ソース電圧Vdspよりも上昇すると、図3のPMOS差動入力回路(PMOS_DA)は動作不可能となることが理解できる。
従って、NMOS差動入力回路(NMOS_DA)の差動対NMOSのMN1、MN2は主として非反転入力端子(Vinp)と反転入力端子(Vinn)の中間レベル付近から高レベルの差動入力信号に応答してCMOS出力回路(OUT_CKT)のPMOSのMP7の高い導通度により出力端子(Vout)の電圧を外部電源電圧(Vdd_ext)の方向にプルアップする。例えば、反転入力端子(Vinn)と出力端子(Vout)の電圧が低レベルであり、非反転入力端子(Vinp)に比較的高レベルのアナログ入力電圧が供給されると、MN1とMN2とはそれぞれオン状態とオフ状態となり、CMOS出力回路(OUT_CKT)のPMOSのMP7の高い導通度により出力端子(Vout)の電圧を外部電源電圧(Vdd_ext)の方向にプルアップすることができる。逆に、PMOS差動入力回路(PMOS_DA)の差動対PMOSのMP1、MP2は主として非反転入力端子(Vinp)と反転入力端子(Vinn)の中間レベル付近から低レベルの差動入力信号に応答してCMOS出力回路(OUT_CKT)のNMOSのMN9の高い導通度により出力端子(Vout)の電圧を接地電位(GND)の方向にプルダウンする。例えば、反転入力端子(Vinn)と出力端子(Vout)の電圧が高レベルであり、非反転入力端子(Vinp)に比較的低レベルのアナログ入力電圧が供給されると、MP1とMP2とはそれぞれオン状態とオフ状態となり、CMOS出力回路(OUT_CKT)のNMOSのMN9の高い導通度により出力端子(Vout)の電圧を接地電位(GND)の方向にプルダウンすることができる。尚、非反転入力端子(Vinp)と反転入力端子(Vinn)の両入力の電圧が中間レベル付近では、図3のNMOS差動入力回路(NMOS_DA)とPMOS差動入力回路(PMOS_DA)とは共同して反転入力端子(Vinn)と出力端子(Vout)との電圧レベルを非反転入力端子(Vinp)の電圧レベルに追従させるボルテージフォロワ動作を行うものである。
図3に示したボルテージフォロワ(AMP1、AMP2、AMP3)によるボルテージフォロワ動作において、NMOS差動入力回路(NMOS_DA)の差動対NMOSのMN1、MN2の電気的特性の100%のペア性が取れ、PMOS差動入力回路(PMOS_DA)の差動対PMOSのMP1、MP2の電気的特性の100%のペア性が取れていると仮定する。この場合には、NMOS差動入力回路(NMOS_DA)とPMOS差動入力回路(PMOS_DA)との差動入力オフセット電圧はゼロボルトとなる。しかし、ペア性が100%からの誤差が増加すると、良く知られているように、差動入力オフセット電圧はゼロボルトから無視できない誤差に増加する。
図3のNMOS差動入力回路(NMOS_DA)とPMOS差動入力回路(PMOS_DA)のボルテージフォロワ動作でのそれぞれの差動入力オフセット電圧Vinoffset(N)、Vinoffset(P)は、下記のように計算することができる。尚、NMOS差動入力回路(NMOS_DA)の差動対NMOSのMN1、MN2のしきい値電圧とコンダクタンスとをVthn1、Vthn2、βn1、βn2、PMOS差動入力回路(PMOS_DA)の差動対PMOSのMP1、MP2のしきい値電圧とコンダクタンスとをVthp1、Vthp2、βp1、βp2としている。また、NMOS差動入力回路(NMOS_DA)の差動対NMOSのMN1、MN2のドレイン・ソース経路の電流は等しい電流Ioでバランスしており、PMOS差動入力回路(PMOS_DA)の差動対PMOSのMP1、MP2のドレイン・ソース経路の電流は等しい電流Ioでバランスしている状態で、差動入力オフセット電圧を計算している。また、良く知られているように、MOSトランジスタのチャンネルのコンダクタンスβは、W(チャンネル幅)/L(チャンネル長)に比例する定数である。
Vinoffset(N)=−Vthn1+Vthn2
−(2Io/βn1)1/2+(2Io/βn2)1/2 …(1)式
Vinoffset(P)=|Vthp1|−|Vthp2|
+(2Io/βp1)1/2−(2Io/βp2)1/2 …(2)式
従って、上記2式から差動対MOSの電気的特性の100%のペア性が取れている場合は、上記2式のいずれにおいても第1項と第2項とが相殺され第3項と第4項とが相殺され、差動入力オフセット電圧Vinoffset(N)、Vinoffset(P)はゼロボルトとなる。しかし、差動対MOSの電気的特性のペア性の100%からの誤差が増加すると、差動入力オフセット電圧Vinoffset(N)、Vinoffset(P)はゼロボルトとはならず、差動対MOSのペア性の誤差とともに増加する。
−(2Io/βn1)1/2+(2Io/βn2)1/2 …(1)式
Vinoffset(P)=|Vthp1|−|Vthp2|
+(2Io/βp1)1/2−(2Io/βp2)1/2 …(2)式
従って、上記2式から差動対MOSの電気的特性の100%のペア性が取れている場合は、上記2式のいずれにおいても第1項と第2項とが相殺され第3項と第4項とが相殺され、差動入力オフセット電圧Vinoffset(N)、Vinoffset(P)はゼロボルトとなる。しかし、差動対MOSの電気的特性のペア性の100%からの誤差が増加すると、差動入力オフセット電圧Vinoffset(N)、Vinoffset(P)はゼロボルトとはならず、差動対MOSのペア性の誤差とともに増加する。
また、NMOS差動入力回路(NMOS_DA)とPMOS差動入力回路(PMOS_DA)のボルテージフォロワ動作でのそれぞれの差動入力オフセット電圧Vinoffset(N)、Vinoffset(P)により、図3に示したボルテージフォロワ(AMP1、AMP2、AMP3)によるボルテージフォロワ動作での出力電圧Voutと非反転入力端子の電圧Vinpとの関係は以下のようになる。尚、Vout(N)はNMOS差動入力回路(NMOS_DA)の差動入力オフセット電圧Vinoffset(N)による効果を示し、尚、Vout(P)はPMOS差動入力回路(PMOS_DA)の差動入力オフセット電圧Vinoffset(P)による効果を示している。
Vout(N)=Vinp+Vinoffset(N) …(3)式
Vout(P)=Vinp+Vinoffset(P) …(4)式
以上説明したように、図3に示したボルテージフォロワ(AMP1、AMP2、AMP3)では差動対MOSの電気的特性のペア性の100%からの誤差が増加すると、差動入力オフセット電圧Vinoffset(N)、Vinoffset(P)はゼロボルトから無視できない定常誤差に増加する。その結果、最終的には図2に示したAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の定常誤差が生じるものとなる。
Vout(P)=Vinp+Vinoffset(P) …(4)式
以上説明したように、図3に示したボルテージフォロワ(AMP1、AMP2、AMP3)では差動対MOSの電気的特性のペア性の100%からの誤差が増加すると、差動入力オフセット電圧Vinoffset(N)、Vinoffset(P)はゼロボルトから無視できない定常誤差に増加する。その結果、最終的には図2に示したAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の定常誤差が生じるものとなる。
また、本発明者等の検討により、差動対MOSの電気的特性のペア性の誤差は図2のAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の定常誤差となるばかりではなく、外部電源電圧(Vdd_ext)の変動によるAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動の原因となることも明らかとされた。
図4は、差動対MOSの電気的特性の100%のペア性が取れている場合の外部電源電圧(Vdd_ext)の変動による図2に示したAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutを示したシュミュレーション結果を示す図である。外部電源電圧(Vdd_ext)が標準値2.8ボルトで変動幅が2.67ボルト(最小値)〜3.0ボルト(最大値)であることを考慮して、外部電源電圧(Vdd_ext)が2.8ボルト+0.2ボルト=3.0ボルトの特性と2.8ボルト−0.2ボルト=2.6ボルトの特性とが図4に示されている。図4の横軸は図2のAFC制御用のD/A変換器315(AFCDAC)に供給される13ビットのAFC制御ディジタル入力信号のディジタルコードで、ディジタルコードは“4000”から“8000”まで変化されている。尚、図2のAFC制御用のD/A変換器315(AFCDAC)では、ディジタルコード“0000” のAFC制御ディジタル入力信号が供給されるとゼロボルトのAFC制御アナログ出力信号(VTUNE)が出力され、ディジタルコード“8192” のAFC制御ディジタル入力信号が供給されると2.4ボルトのAFC制御アナログ出力信号(VTUNE)が出力されるものとなっている。図4の縦軸は、AFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutを示している。図4により、差動対MOSの電気的特性の100%のペア性が取れている場合には、外部電源電圧(Vdd_ext)の2.6ボルトから3.0ボルトまでの変動によるAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutは略−1ミリボルトから略+1ミリボルトの極めて小さなレベルになることが理解できる。
図5は、図3のNMOS差動入力回路(NMOS_DA)の差動対NMOSのMN1、MN2の電気的特性のペア性が10%ずれた場合の外部電源電圧(Vdd_ext)の変動による図2に示したAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutを示したシュミュレーション結果を示す図である。また、ディジタルコードは“0000”から“8000”まで大きな範囲で変化されている。尚、ここでは図3のPMOS差動入力回路(PMOS_DA)の差動対PMOSのMP1、MP2の電気的特性の100%のペア性が取れており、NMOS差動入力回路(NMOS_DA)の差動対NMOSのMN1、MN2のチャンネル幅のみが0.9:1.0と10%ずれた場合となっている。図5より、NMOS差動入力回路(NMOS_DA)の差動対NMOSのMN1、MN2の電気的特性のペア性が10%ずれた場合には、外部電源電圧(Vdd_ext)の2.6ボルトから3.0ボルトまでの変動によるAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutは略−3.5ミリボルトから略+3.5ミリボルトの大きなレベルになることが理解できる。
図6は、図3のPMOS差動入力回路(PMOS_DA)の差動対PMOSのMP1、MP2の電気的特性のペア性が10%ずれた場合の外部電源電圧(Vdd_ext)の変動による図2に示したAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutを示したシュミュレーション結果を示す図である。また、ディジタルコードは“0000”から“8000”まで大きな範囲で変化されている。尚、ここでは図3のNMOS差動入力回路(NMOS_DA)の差動対NMOSのMN1、MN2の電気的特性の100%のペア性が取れており、PMOS差動入力回路(PMOS_DA)の差動対PMOSのMP1、MP2のチャンネル幅のみが1.0:0.9と10%ずれた場合となっている。図6より、PMOS差動入力回路(PMOS_DA)の差動対PMOSのMP1、MP2の電気的特性のペア性が10%ずれた場合には、外部電源電圧(Vdd_ext)の2.6ボルトから3.0ボルトまでの変動によるAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutは略−3.5ミリボルトから略+3.5ミリボルトの大きなレベルになることが理解できる。
図7は、図3のNMOS差動入力回路(NMOS_DA)の差動対NMOSの電気的特性のペア性が10%ずれるとともにPMOS差動入力回路(PMOS_DA)の差動対PMOSの電気的特性のペア性が10%ずれた場合の外部電源電圧(Vdd_ext)の変動による図2に示したAFC制御用D/A変換器315のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutを示したシュミュレーション結果を示す図である。また、ディジタルコードは“0000”から“8000”まで大きな範囲で変化されている。尚、ここではNMOS差動入力回路(NMOS_DA)の差動対NMOSのMN1、MN2のチャンネル幅が0.9:1.0と10%ずれるとともにPMOS差動入力回路(PMOS_DA)の差動対PMOSのMP1、MP2のチャンネル幅が1.0:0.9と10%ずれた場合となっている。図7より、このような場合には、外部電源電圧(Vdd_ext)の2.6ボルトから3.0ボルトまでの変動によるAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutは略−2.0ミリボルトから略+2.0ミリボルトの大きなレベルになることが理解できる。
図8は、図3のNMOS差動入力回路(NMOS_DA)の差動対NMOSの電気的特性のペア性が10%ずれるとともにPMOS差動入力回路(PMOS_DA)の差動対PMOSの電気的特性のペア性が10%ずれた場合の外部電源電圧(Vdd_ext)の変動による図2に示したAFC制御用D/A変換器315のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutを示したシュミュレーション結果を示す図である。また、ディジタルコードは“0000”から“8000”まで大きな範囲で変化されている。尚、ここではNMOS差動入力回路(NMOS_DA)の差動対NMOSのMN1、MN2のチャンネル幅が図7と同様に0.9:1.0と10%ずれるとともにPMOS差動入力回路(PMOS_DA)の差動対PMOSのMP1、MP2のチャンネル幅が図7と反対に0.9:1.0と10%ずれた場合となっている。図8より、このような場合には、外部電源電圧(Vdd_ext)の2.6ボルトから3.0ボルトまでの変動によるAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutは略−6.0ミリボルトから略+6.0ミリボルトの極めて大きなレベルになることが理解できる。
図9は、図2に示したAFC制御用のD/A変換器315(AFCDAC)を含む半導体チップを実際に試作してAFC制御アナログ出力信号(VTUNE)の変動ΔVoutを測定した実験結果を示す図である。また、ディジタルコードは“0000”から“8000”まで大きな範囲で変化されている。実際に、外部電源電圧(Vdd_ext)の2.6ボルトから3.0ボルトまでの変動によるAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutは、略−3.0ミリボルトから略+3.0ミリボルトの極めて大きなレベルになることが理解できる。
また、図5から図9までから、外部電源電圧(Vdd_ext)の変動によるAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutのレベルはD/A変換器315に供給されるAFC制御ディジタル入力信号のディジタルコードによっても変化することが理解できる。
このように、図3のボルテージフォロワのNMOS差動入力回路NMOS_DAの差動対NMOSまたはPMOS差動入力回路PMOS_DAの差動対PMOSの電気的特性のペア性のずれによってAFC制御アナログ出力信号(VTUNE)の変動ΔVoutのレベルがAFC制御ディジタル入力信号のディジタルコードでも変化すると言う非定常的な誤差が現れることが本発明者等の検討により明らかとされた。
一方、上述したように図1に示したモバイル端末装置では、AFC制御アナログ信号(VTUNE)を0.1ボルトから2.4ボルトまで変化させることにより、システム基準クロック発振器314(VCXO)のシステム基準クロック信号SysCLkの発振周波数を中心周波数26MHzから110ppm(0.011%)の変化幅で変化させる必要がある。従って、システム基準クロック発振器314(VCXO)のAFC制御アナログ信号(VTUNE)の変化によるシステム基準クロック信号SysCLkの発振周波数の変化である制御感度Kvは、以下のように計算されることができる。
Kv=110ppm/(2.4ボルト−0.1ボルト)
=110ppm/2.3ボルト≒0.048ppm/ミリボルト
≒0.05ppm/ミリボルト
一方、GSM(Global System for Mobile Communication)通信方式の規格では、送信信号に含まれる妨害信号のレベルを抑圧するために、携帯電話端末機器と基地局との間のシステム基準クロック信号の基準周波数の誤差は0.1ppm以下に低減することが要求されている。このGSM規格からのシステム基準クロック信号の基準周波数の誤差が0.1ppm以下と言う制限と、システム基準クロック発振器314の制御感度Kvが略0.05ppm/ミリボルトと言う条件とから、AFC制御用のD/A変換器315のAFC制御アナログ出力信号(VTUNE)の変動または誤差は2.0ミリボルト以下に抑圧しなければならないと言う設計制約が本発明者等の検討により明らかとされた。しかし、図5から図9までに示したAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutの特性はAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動のまたは誤差は2.0ミリボルト以下と言う設計制約を満足していないことも本発明者等の検討により明らかとされた。
=110ppm/2.3ボルト≒0.048ppm/ミリボルト
≒0.05ppm/ミリボルト
一方、GSM(Global System for Mobile Communication)通信方式の規格では、送信信号に含まれる妨害信号のレベルを抑圧するために、携帯電話端末機器と基地局との間のシステム基準クロック信号の基準周波数の誤差は0.1ppm以下に低減することが要求されている。このGSM規格からのシステム基準クロック信号の基準周波数の誤差が0.1ppm以下と言う制限と、システム基準クロック発振器314の制御感度Kvが略0.05ppm/ミリボルトと言う条件とから、AFC制御用のD/A変換器315のAFC制御アナログ出力信号(VTUNE)の変動または誤差は2.0ミリボルト以下に抑圧しなければならないと言う設計制約が本発明者等の検討により明らかとされた。しかし、図5から図9までに示したAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutの特性はAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動のまたは誤差は2.0ミリボルト以下と言う設計制約を満足していないことも本発明者等の検討により明らかとされた。
この技術課題を解決する前に、本発明者等は図5から図9までに示したAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutが発生するメカニズムの解明を行った。外部電源電圧(Vdd_ext)の変動は、NMOS差動入力回路(NMOS_DA)の差動対NMOSのMN1、MN2に対してまたはPMOS差動入力回路(PMOS_DA)の差動対PMOSのMP1、MP2に対してコモンモード信号となっている。一般的に、差動増幅回路はコモンモード信号に対して不感応となると言う高いコモンモード信号除去比(CMRR)を持っていると当業者に信じられている。
しかし、この一般論が図3に示したボルテージフォロワ(AMP1、AMP2、AMP3)では成立していないことになる。まず、NMOS差動入力回路(NMOS_DA)のNMOS定電流源トランジスタのNMOSのMN3の定電流とPMOS差動入力回路(PMOS_DA)のPMOS定電流源トランジスタのPMOSのMP3の定電流とは、バイアス回路(BIAS_CKT)で外部電源電圧(Vdd_ext)に接続された定電流源Ibiasの定電流により設定されている。
しかし、PMOS差動入力回路(PMOS_DA)のPMOS定電流源トランジスタのPMOSのMP3のソースには外部電源電圧(Vdd_ext)の変動が直接供給されているので、MP3のソース・ドレイン電圧が変動する。従って、外部電源電圧(Vdd_ext)が増大すると、MP3のソース・ドレイン電圧が増大する。MP3が理想的な飽和特性を持っている場合は、ソース・ドレイン電圧が増大してもPMOS定電流源トランジスタのPMOSのMP3の定電流は増大することはない。しかし、実際はMP3が理想的な飽和特性を持っていないので、ソース・ドレイン電圧が増大するとPMOS定電流源トランジスタのPMOSのMP3の電流は増大することになる。この時に、PMOS差動入力回路(PMOS_DA)の差動対PMOSのMP1、MP2の電気的特性のペア性のずれがある場合には、PMOSのMP3の電流の増大により入力オフセット電圧Vinoffset(P)を示す前記(2式)において第3項と第4項との差が増大する。入力オフセット電圧Vinoffset(P)が増大すると、前記(4式)に従って、外部電源電圧(Vdd_ext)の増大によるMP3の電流の増大によりAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)に変動ΔVoutが現れることになる。
一方、NMOS差動入力回路(NMOS_DA)のNMOS定電流源トランジスタのNMOSのMN3のソースには接地電圧(GND)が接続されているので、MN3のソースの電圧は略安定化されている。MN3のドレインはNMOS差動入力回路(NMOS_DA)の差動対NMOSのMN1、MN2のソースに接続され、差動対NMOSのMN1、MN2のゲートの電圧はボルテージフォロワ動作によりアナログ入力信号のレベルに安定に維持されている。従って、外部電源電圧(Vdd_ext)が増大しても、MN3のソース・ドレイン電圧が増大することはない。従って、MN3が理想的な飽和特性を持っていなくても、ソース・ドレイン電圧が増大せずNMOS定電流源トランジスタのNMOSのMN3の電流は増大することはない。この時に、NMOS差動入力回路(NMOS_DA)の差動対NMOSのMN1、MN2の電気的特性のペア性のずれがあったとしても、NMOSのMN3の電流の増大は無いので入力オフセット電圧Vinoffset(N)を示す前記(1式)において第3項と第4項との差は略一定となる。入力オフセット電圧Vinoffset(N)が増大しないので、前記(3式)に従って、外部電源電圧(Vdd_ext)の増大によりMN3の電流は増大することはないのでAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)に変動ΔVoutが現れることはない。
上記のような本発明者等によるメカニズムの解明の結果、外部電源電圧(Vdd_ext)の変動に対して、NMOS差動入力回路(NMOS_DA)のNMOS定電流源トランジスタのNMOSのMN3の電流値の変動は少ないのに対してPMOS差動入力回路(PMOS_DA)のPMOS定電流源トランジスタのPMOSのMP3の電流値の変動は大きいことが明らかとされた。その結果、外部電源電圧(Vdd_ext)の増大によりPMOS差動入力回路(PMOS_DA)のPMOS定電流源トランジスタのPMOSのMP3の電流値の増大が発生する。この時に、PMOS差動入力回路(PMOS_DA)の差動対PMOSのMP1、MP2の電気的特性のペア性のずれがある場合には、PMOS差動入力回路(PMOS_DA)の入力オフセット電圧Vinoffset(P)が増大して、最終的にAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)に大きな変動ΔVoutが現れることになる。
さらに、外部電源電圧(Vdd_ext)の増大によりPMOS差動入力回路(PMOS_DA)の入力オフセット電圧Vinoffset(P)が増大することによってPMOS差動入力回路(PMOS_DA)の差動対PMOSのMP1、MP2のドレイン・ソース経路の電流は等しい電流Ioでのバランスを維持している。しかし、PMOS差動入力回路(PMOS_DA)の入力オフセット電圧Vinoffset(P)の増大は出力電圧Voutの変動となる。出力電圧Voutの変動はNMOS差動入力回路(NMOS_DA)の差動対NMOSのMN1、MN2の差動入力電圧のアンバランスとなるが、差動対NMOSのMN1、MN2は差動入力電圧のアンバランスを解消してバランスを取ろうとする。従って、PMOS差動入力回路(PMOS_DA)の差動対PMOSのMP1、MP2による動作とNMOS差動入力回路(NMOS_DA)の差動対NMOSのMN1、MN2による動作とは、互いに、矛盾する動作となる。その結果、図5から図9までに示すように外部電源電圧(Vdd_ext)の変動によるAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutのレベルはD/A変換器315に供給されるAFC制御ディジタル入力信号のディジタルコードによっても変化すると言う複雑な動作を発生するものと推察される。
尚、前段の2個のボルテージフォロワ(AMP1、AMP2)のCMOSデバイスの素子のレイアウトを工夫することで外部電源電圧(Vdd_ext)の変動による前段の2個のボルテージフォロワ(AMP1、AMP2)の出力電圧の変動が全く同一となり、第1可変分圧器(VDIV1)の直列接続された複数の分圧抵抗(R…R)に流れる電流は変化せずに特に問題は生じない可能性がある。しかし、外部電源電圧(Vdd_ext)の変動による後段の3個目のボルテージフォロワ(AMP3)の出力電圧の変動はCMOSデバイスの素子のレイアウトの工夫では解決できないものである。
このように、本発明は本発明に先立って本発明者等により為された検討と不具合発生のメカニズムの困難な解明結果を基にしてなされたものである。従って本発明の対象とするところは、RF受信信号アナログ信号処理サブユニットと、RF送信信号アナログ信号処理サブユニットとを含み、ベースバンドディジタル信号処理を行うLSIとディジタルインターフェースで双方向に信号転送を行うRF通信用半導体集積回路である。前記RF受信信号アナログ信号処理サブユニットはRF受信信号のアナログベースバンド受信信号への周波数ダウンコンバージョンを行い、前記RF送信信号アナログ信号処理サブユニットはアナログベースバンド送信信号のRF送信信号への周波数アップコンバージョンを行うものである。また、本発明の目的とするところは前記RF通信用半導体集積回路において、前記周波数ダウンコンバージョンと前記周波数アップコンバージョンとに使用される高周波信号を生成するための基準周波数信号の周波数を制御するAFC制御用D/A変換器のAFC制御アナログ出力信号の外部電源電圧の変動による変動を低減することにある。また、本発明の他の目的とするところは、前記基準周波数信号の発振周波数の外部電源電圧の変動による変動を低減することにある。
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
すなわち、本発明のひとつの形態によれば、少なくともベースバンドディジタル信号処理を行うLSI(400)とディジタルインターフェースにより双方向に信号転送を行うRF通信用半導体集積回路(300)は、RF受信信号アナログ信号処理サブユニット(301)と、RF送信信号アナログ信号処理サブユニット(302)とを含む。
前記RF受信信号アナログ信号処理サブユニット(301)はRF受信信号のアナログベースバンド受信信号(RxABI、RxABQ)への周波数ダウンコンバージョンを行い、前記RF送信信号アナログ信号処理サブユニット(302)はアナログベースバンド送信信号(TxABI、TxABQ)のRF送信信号への周波数アップコンバージョンを行う。
前記RF通信用半導体集積回路(300)は、前記RF受信信号アナログ信号処理サブユニット(301)での前記周波数ダウンコンバージョンと前記RF送信信号アナログ信号処理サブユニット(302)での前記周波数アップコンバージョンとに使用される高周波信号を生成するための基準周波数信号を生成する基準周波数発振器(314)を含む。前記RF通信用半導体集積回路(300)は、前記LSI(400)から供給されるAFC制御ディジタル入力信号をAFC制御アナログ出力信号に変換して前記基準周波数発振器(314)から生成される前記基準周波数信号の周波数を制御するAFC制御用D/A変換器(315)を更に含む(図1参照)。
前記AFC制御用D/A変換器(315)は、前記AFC制御ディジタル入力信号の上位ビット(D12…D09)に応答してアナログ粗選択電圧(Vr1、Vr2)を生成する第1可変分圧器(VDIV1)と、前記アナログ粗選択電圧(Vr1、Vr2)の一方の電圧と他方の電圧とがそれぞれ供給される第1ボルテージフォロワ(AMP1)と第2ボルテージフォロワ(AMP2)とを含む。前記AFC制御用D/A変換器(315)は、前記第1ボルテージフォロワ(AMP1)の出力電圧と前記第2ボルテージフォロワ(AMP2)の出力電圧とが供給され前記AFC制御ディジタル入力信号の下位ビット(D08…D00)に応答してアナログ密選択電圧を生成する第2可変分圧器(VDIV2)と、前記第2可変分圧器(VDIV2)の出力電圧が供給される第3ボルテージフォロワ(AMP3)とを含む(図11参照)。
前記AFC制御用D/A変換器(315)の前記第1ボルテージフォロワ(AMP1)と前記第2ボルテージフォロワ(AMP2)と前記第3ボルテージフォロワ(AMP3)の各ボルテージフォロワは、CMOSレール・ツー・レール・アンプにより構成されている。
前記CMOSレール・ツー・レール・アンプは、NMOS差動入力回路(NMOS_DA)と、PMOS差動入力回路(PMOS_DA)と、CMOS出力回路(OUT_CKT)と、バイアス回路(BIAS_CKT)とで構成されている。
前記CMOSレール・ツー・レール・アンプの非反転入力端子(Vinp)は、前記NMOS差動入力回路(NMOS_DA)の第1NMOS(MN1)のゲートと前記PMOS差動入力回路(PMOS_DA)の第1PMOS(MP1)のゲートとに接続されている。前記CMOSレール・ツー・レール・アンプの反転入力端子(Vinn)は、出力端子(Vout)と前記NMOS差動入力回路(NMOS_DA)の第2NMOS(MN2)のゲートと前記PMOS差動入力回路(PMOS_DA)の第2PMOS(MP2)のゲートとに接続されている。前記NMOS差動入力回路(NMOS_DA)の前記第1NMOS(MN1)のソースと前記第2NMOS(MN2)のソースとは第1電流源トランジスタとしての第3NMOS(MN3)のドレインに接続され、前記PMOS差動入力回路(PMOS_DA)の前記第1PMOS(MP1)のソースと前記第2PMOS(MP2)のソースとは第2電流源トランジスタとしての第3PMOS(MP3)のドレインに接続されている。前記NMOS差動入力回路(NMOS_DA)の前記第1電流源トランジスタとしての前記第3NMOS(MN3)の電流と前記PMOS差動入力回路(PMOS_DA)の前記第2電流源トランジスタとしての前記第3PMOS(MP3)の電流とは、前記バイアス回路(BIAS_CKT)によりそれぞれ設定されている。
前記CMOS出力回路(OUT_CKT)は、前記NMOS差動入力回路(NMOS_DA)の前記第1NMOS(MN1)と前記第2NMOS(MN2)の少なくとも一方からの第1出力信号に応答して前記出力端子(Vout)の出力電圧をプルアップする出力PMOS(MP7)を含む。前記CMOS出力回路(OUT_CKT)は、前記PMOS差動入力回路(PMOS_DA)の前記第1PMOS(MP1)と前記第2PMOS(MP2)の少なくとも一方からの第2出力信号に応答して前記出力端子(Vout)の前記出力電圧をプルダウンする出力NMOS(MN9)を含む。
前記RF通信用半導体集積回路(300)は、電源電圧(Vdd_ext)から略安定に維持された内部安定化電源電圧(Vdd_int)を生成する基準電圧発生器(RVG)を更に含む。
前記AFC制御用D/A変換器(315)の前記第1ボルテージフォロワ(AMP1)と前記第2ボルテージフォロワ(AMP2)と前記第3ボルテージフォロワ(AMP3)を構成する前記CMOSレール・ツー・レール・アンプでは、前記NMOS差動入力回路(NMOS_DA)と前記バイアス回路(BIAS_CKT)と前記CMOS出力回路(OUT_CKT)とには前記電源電圧(Vdd_ext)が供給される。
前記AFC制御用D/A変換器(315)の少なくとも前記第3ボルテージフォロワ(AMP3)を構成する前記CMOSレール・ツー・レール・アンプでは、前記PMOS差動入力回路(PMOS_DA)には前記基準電圧発生器(RVG)から生成された前記内部安定化電源電圧(Vdd_int)が供給される(図10参照)。
上記した手段によれば、前記AFC制御用D/A変換器(315)の少なくとも前記第3ボルテージフォロワ(AMP3)を構成する前記CMOSレール・ツー・レール・アンプでは、前記PMOS差動入力回路(PMOS_DA)には前記基準電圧発生器(RVG)から生成された略安定に維持された前記内部安定化電源電圧(Vdd_int)が供給される。従って、電源電圧(Vdd_ext)が変動しても、前記内部安定化電源電圧(Vdd_int)のレベルは極めて小さな変動に抑制される。その結果、電源電圧(Vdd_ext)の変動による前記PMOS差動入力回路(PMOS_DA)の前記第2電流源トランジスタとしての前記第3PMOS(MP3)の電流値の増大も小さな増大に抑制される。この時に、前記PMOS差動入力回路(PMOS_DA)の前記第1PMOS(MP1)、前記第2PMOS(MP2)の電気的特性のペア性のずれが多少あったとしても、PMOS差動入力回路(PMOS_DA)の入力オフセット電圧Vinoffset(P)が増大することはなく、最終的にAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動を低減することができる。
尚、本発明の前記ひとつの形態における基本的な技術思想の第1の特徴は、RF通信用半導体集積回路(300)の周波数ダウンコンバージョンと周波数アップコンバージョンとに使用される高周波信号を生成するための基準周波数信号を生成する基準周波数発振器(314)から生成される基準周波数信号の周波数を制御するAFC制御用D/A変換器(315)である。このAFC制御用D/A変換器(315)の第1ボルテージフォロワ(AMP1)、第2ボルテージフォロワ(AMP2)、第3ボルテージフォロワ(AMP3)のそれぞれはCMOSレール・ツー・レール・アンプで構成されている。しかし、前記非特許文献4にはCMOSレール・ツー・レール・アンプは記載されているが、RFアナログ信号処理集積回路の周波数ダウンコンバージョンと周波数アップコンバージョンとに使用される高周波信号を生成するための基準周波数信号を生成する基準周波数発振器から生成される基準周波数信号の周波数を制御するAFC制御用D/A変換器は記載されていない。
また、本発明の前記ひとつの形態における基本的な技術思想の第2の特徴は、前記ボルテージフォロワ(AMP1、AMP2、AMP3)でCMOSレール・ツー・レール・アンプの反転入力端子(Vinn)は出力端子(Vout)と前記NMOS差動入力回路(NMOS_DA)の第2NMOS(MN2)のゲートと前記PMOS差動入力回路(PMOS_DA)の第2PMOS(MP2)のゲートとに接続されていることである。しかし、前記非特許文献4にはCMOSレール・ツー・レール・アンプは記載されているが、CMOSレール・ツー・レール・アンプを使用したボルテージフォロワは記載されていない。
また、本発明の前記ひとつの形態における基本的な技術思想の第3の特徴は、AFC制御用D/A変換器(315)の少なくとも後段の第3ボルテージフォロワ(AMP3)を構成するCMOSレール・ツー・レール・アンプでは、PMOS差動入力回路(PMOS_DA)には基準電圧発生器(RVG)から生成された略安定に維持された内部安定化電源電圧(Vdd_int)が供給されることである。その結果、電源電圧(Vdd_ext)が変動しても、内部安定化電源電圧(Vdd_int)のレベルは極めて小さな変動に抑制される。その結果、電源電圧(Vdd_ext)の変動によるPMOS差動入力回路(PMOS_DA)の第2電流源トランジスタとしての第3PMOS(MP3)の電流値の増大も小さな増大に抑制される。この時に、PMOS差動入力回路(PMOS_DA)の第1と第2のPMOS(MP1、MP2)の電気的特性のペア性のずれが多少あったとしても、PMOS差動入力回路(PMOS_DA)の入力オフセット電圧Vinoffset(P)が増大することはなく、最終的にAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動を低減できると言う作用・効果を奏することができる。
前記非特許文献4には、レール・ツー・レール・アンプの利得帯域幅積を一定とするために、1.3ボルト以上の外部電源電圧Vextから略1.2ボルトの安定化された内部電源電圧Vintを負帰還電圧発生回路から発生してPMOS差動入力回路のPMOS定電流トランジスタのソースに供給することが記載されている。その結果、前記非特許文献4によれば、NMOS差動入力回路とPMOS差動入力回路のクロスポイント条件を満足することができると言う作用・効果を奏することができる。しかし、外部電源電圧Vextの増大によるPMOS差動入力回路のPMOS差動対の電気的特性のペア性のずれによるPMOS差動入力回路の入力オフセット電圧の増大の低減と言う作用・効果は前記非特許文献4には記載されていない。
本発明の好適な形態によるRF通信用半導体集積回路(300)では、前記基準電圧発生器(RVG)から生成された前記内部安定化電源電圧(Vdd_int)は前記AFC制御用D/A変換器(315)の前記第1可変分圧器(VDIV1)に基準電圧(VREF)として供給される(図10参照)。
本発明の好適な形態によるRF通信用半導体集積回路(300)は、前記基準周波数発振器(314)から形成された前記基準周波数信号(fREF)が一方の入力端子に供給される位相比較器(PDC)と、前記位相比較器(PDC)の出力に応答するチャージポンプ回路(CPC)と、前記チャージポンプ回路(CPC)の出力に応答するローパスフィルタ(LFC)を含む。前記RF通信用半導体集積回路(300)は、前記ローパスフィルタ(LFC)の制御出力電圧(VCNT)に応答するRF電圧制御発振器(RFVCO)と、前記RF電圧制御発振器(RFVCO)の出力端子と前記位相比較器(PDC)の他方の入力端子との間に接続された分周器(DIV)を更に含む。前記位相比較器(PDC)、前記チャージポンプ回路(CPC)、前記ローパスフィルタ(LFC)、前記RF電圧制御発振器(RFVCO)、前記分周器(DIV)によるPLL回路は、周波数シンセサイザ(Frct_Synth)を構成する。前記PLL回路の前記RF電圧制御発振器の前記出力端子のRF発振出力信号(fRFVCO)を利用してRF通信のRF送信信号のためのRF送信周波数信号を生成するRF送信用電圧制御発振器(TXVCO)とを具備する。前記RF通信用半導体集積回路(300)は、前記周波数シンセサイザ(Frct_Synth)を構成する前記PLL回路は、前記分周器(DIV)の分周比が変更されることにより平均分周比が整数と分数とを含むフラクショナルPLL回路である(図14参照)。
上記した手段によれば、RF通信用半導体集積回路が基地局との送受信動作を行う際に精密な周波数解像度を得ることができる。また、GSM方式の携帯電話端末機器のRF送信信号の周波数スペクトラムでのGMSKの厳しい隣接妨害信号に関する厳しい規格を満足することもできる(図18参照)。
本発明のより好適な形態によるRF通信用半導体集積回路(300)では、前記周波数シンセサイザ(Frct_Synth)を構成する前記PLL回路は、前記RF電圧制御発振器(RFVCO)から生成された前記RF発振出力信号(fRFVCO)を分周することにより中間周波数信号(fIF DIV)を生成する中間周波数分周器(IF DIV)を含む。前記RF通信用半導体集積回路(300)は、前記中間周波数分周器(IF DIV)から生成される前記中間周波数信号(fIF DIV)と送信ベースバンド信号(TxABI、TXABQ)とから中間周波送信信号を形成する送信ミキサー(TX−MIX_I、TX−MIX_Q)と、送信系オフセットPLL回路(TX_Offset_PLL)とを含む。前記PLL回路は、前記RF電圧制御発振器(RFVCO)から生成された前記RF発振出力信号(fRFVCO)を分周することにより分周RF周波数信号を生成するRF分周器(RF DIV)を含む。前記送信系オフセットPLL回路(TX_Offset_PLL)は、前記送信ミキサー(TX−MIX_I、TX−MIX_Q)から生成される前記中間周波送信信号が一方の入力端子に供給される位相比較回路(PC)と、前記位相比較回路(PC)の出力に応答する前記RF送信用電圧制御発振器(TXVCO)を含む。前記送信系オフセットPLL回路(TX_Offset_PLL)は、前記RF送信用電圧制御発振器(TXVCO)から生成される前記RF送信周波数信号(fTXVCO)が一方の入力端子に供給され前記RF分周器(RF DIV)から生成される前記分周RF周波数信号が他方の入力端子に供給される位相制御帰還用周波数ダウンミキサー(DWN_MIX_PM)を含む。前記位相制御帰還用周波数ダウンミキサー(DWN_MIX_PM)の出力信号は、前記位相比較回路(PC)の他方の入力端子に供給される(図15参照)。
本発明の更に好適な形態によるRF通信用半導体集積回路(300)では、前記RF受信信号アナログ信号処理サブユニット(RX SPU)は、RF受信信号を増幅するローノイズアンプ(LNA1〜LNA4)を含む。前記RF受信信号アナログ信号処理サブユニット(RX SPU)は、前記ローノイズアンプ(LNA1〜LNA4)によって生成されたRF増幅受信出力信号が供給されることによって受信ベースバンド信号(RxABI、RxABQ)を生成する受信ミキサー(RX−MIX_I、RX−MIX_Q)を含む。前記周波数シンセサイザ(Frct_Synth)を構成する前記PLL回路は、前記RF電圧制御発振器(RFVCO)から生成される前記発振周波数(fRFVCO)の前記RF発振出力信号を分周することにより前記受信ミキサー(RX−MIX_I、RX−MIX_Q)へ供給するRFキャリア信号を形成する第1分周器(DIV1)と、前記第1分周器(DIV1)の出力信号を分周する第2分周器(DIV4)とを含む。
前記RF通信用半導体集積回路(300)がGSM850MHzの周波数帯域もしくはGSM900MHzの周波数帯域の前記RF受信信号を受信する場合を想定する。この場合には、前記第1分周器(DIV1)から生成された分周出力信号が、前記RFキャリア信号として前記受信ミキサー(RX−MIX_I、RX−MIX_Q)へ伝達される。それにより、前記受信ミキサー(RX−MIX_I、RX−MIX_Q)から前記GSM850MHzの前記周波数帯域もしくは前記GSM900MHzの前記周波数帯域の前記RF受信信号から周波数変換された受信ベースバンド信号(RxABI、RxABQ)が生成される。
前記RF通信用半導体集積回路(300)がDCS1800MHzの周波数帯域もしくはPCS1900MHzの周波数帯域の前記RF受信信号を受信する場合を想定する。この場合には、前記RF電圧制御発振器(RFVCO)から生成される前記発振周波数(fRFVCO)の前記RF発振出力信号が前記RFキャリア信号として前記受信ミキサー(RX−MIX_I、RX−MIX_Q)へ伝達される。それにより、前記DCS1800MHzの前記周波数帯域もしくは前記PCS1900MHzの前記周波数帯域の前記RF受信信号から周波数変換された受信ベースバンド信号(RxABI、RxABQ)が生成される。
前記RF通信用半導体集積回路(300)がGSM850MHzの周波数帯域もしくはGSM900MHzの周波数帯域の前記RF送信周波数信号を形成する場合を想定する。この場合には、前記送信ミキサー(TX−MIX_I、TX−MIX_Q)により前記中間周波数信号と送信ベースバンド信号(TxABI、TxABQ)とから前記中間周波送信信号が形成され、前記RF分周器(RF DIV)として前記第1分周器(DIV1)と前記第2分周器(DIV4)とが動作する。それにより、前記第2分周器(DIV4)の分周出力信号が、前記送信系オフセットPLL回路(TX_Offset_PLL)の前記位相制御帰還用周波数ダウンミキサー(DWN_MIX_PM)の前記他方の入力端子に前記分周RF周波数信号として伝達される。前記送信系オフセットPLL回路(TX_Offset_PLL)にて前記中間周波送信信号が前記GSM850MHzの前記周波数帯域もしくは前記GSM900MHzの前記周波数帯域の前記RF送信周波数信号(fTXVCO)へ周波数変換される。
前記RF通信用半導体集積回路(300)がDCS1800MHzの周波数帯域もしくはPCS1900MHzの周波数帯域の前記RF送信周波数信号を形成する場合を想定する。この場合には、前記送信ミキサー(TX−MIX_I、TX−MIX_Q)により前記中間周波数信号と送信ベースバンド信号(TxABI、TxABQ)とから前記中間周波送信信号が形成され、前記RF分周器(RF DIV)として前記第1分周器(DIV1)が動作する。それにより、前記第1分周器(DIV1)の分周出力信号が、前記送信系オフセットPLL回路(TX_Offset_PLL)の前記位相制御帰還用周波数ダウンミキサー(DWN_MIX_PM)の前記他方の入力端子に前記分周RF周波数信号として伝達される。前記送信系オフセットPLL回路(TX_Offset_PLL)にて前記中間周波送信信号が前記DCS1800MHzの前記周波数帯域もしくは前記PCS1900MHzの前記周波数帯域の前記RF送信周波数信号(fTXVCO)へ周波数変換される(図15参照)。
本発明の前記更に好適な形態の手段によれば、GSM850MHz、GSM900MHz、DCS1800MHz、PCS1900MHzの4つの周波数帯域の受信・送信が可能となる。
本発明のより具体的な形態によるRF通信用半導体集積回路(300)は、EDGE(Enhanced Data for GSM Evolution; Enhanced Data for GPRS)方式に対応するためのポーラループ方式で構成される。前記送信系オフセットPLL回路(TX_Offset_PLL)は前記ポーラループ方式の位相変調のための位相ループ(PM LP)と前記ポーラループ方式の振幅ループ(AM LP)とを含む。前記送信系オフセットPLL回路(TX_Offset_PLL)の前記位相比較回路(PC)と前記RF送信用電圧制御発振器(TXVCO)と前記位相制御帰還用周波数ダウンミキサー(DWN_MIX_PM)とは前記位相ループ(PM LP)を構成する(図16参照)。
本発明の前記より具体的な形態の手段によれば、位相変調ともに振幅変調を使用する高い通信データ転送レートのEDGE方式に対応することができる。
本発明のより具体的な形態によるRF通信用半導体集積回路(300)は、EDGE方式に対応するためのポーラモジュレータ方式で構成される。前記送信系オフセットPLL回路(TX_Offset_PLL)は前記ポーラモジュレータ方式の位相変調のための位相ループ(PM LP)と前記ポーラモジュレータ方式の振幅ループ(AM LP)とを含む。前記送信系オフセットPLL回路(TX_Offset_PLL)の前記位相比較回路(PC)と前記RF送信用電圧制御発振器(TXVCO)と前記位相制御帰還用周波数ダウンミキサー(DWN_MIX_PM)とは前記位相ループ(PM LP)を構成する(図17参照)。
本発明の前記より具体的な形態の手段によれば、位相変調ともに振幅変調を使用する高い通信データ転送レートのEDGE方式に対応することができる。
本発明の他のひとつの形態によるRF通信用半導体集積回路(300)では、前記RF受信信号アナログ信号処理サブユニット(RX SPU)は、RF受信信号を増幅するローノイズアンプ(LNA1〜LNA4)を含む。記RF受信信号アナログ信号処理サブユニット(RX SPU)は、前記ローノイズアンプ(LNA1〜LNA4)によって生成されたRF増幅受信出力信号と前記周波数シンセサイザ(Frct_Synth)によって生成された受信キャリア信号とが供給されることによって受信ベースバンド信号(RxABI、RxABQ)を生成する受信ミキサー(RX−MIX_I、RX−MIX_Q)を含む。前記RF送信信号アナログ信号処理サブユニット(TX SPU)は送信ベースバンド信号(TxABI、TxABQ)が供給される送信ミキサー(TX−MIX_I、TX−MIX_Q)を含み、前記RF送信信号アナログ信号処理サブユニット(TX SPU)に前記周波数シンセサイザ(Frct_Synth)によって生成された送信キャリア信号とが供給される。それによって、前記RF送信信号アナログ信号処理サブユニット(TX SPU)は、RF送信信号(Tx_GSM850、Tx_GSM900、Tx_DCS1800、Tx_PCS1900)を生成する(図15参照)。
本発明のより具体的な形態によるRF通信用半導体集積回路(300)は、前記フラクショナルPLL回路は前記平均分周比の前記小数を計算するためのΣΔ変調器(ΣΔMod)を含む(図14参照)。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
すなわち、本発明によれば、前記周波数ダウンコンバージョンと前記周波数アップコンバージョンとに使用される高周波信号を生成するための基準周波数信号の周波数を制御するAFC制御用D/A変換器のAFC制御アナログ出力信号の外部電源電圧の変動による変動を低減することができる。また、本発明によれば、前記基準周波数信号の発振周波数の外部電源電圧の変動による変動を低減することができる。
≪モバイル端末装置の全体構成≫
図1は、本発明の一つの実施形態によるモバイル端末装置の全体構成を示す図である。ここではモバイル端末装置は携帯電話端末装置であるが、ノート型パーソナルコンピュータもしくはPDA(Personal Digital Assist)機器のためのモバイル通信用デバイスであってもよい。図1に示したモバイル端末装置では、A/D変換器303、304と、D/A変換器307、308、315とがRFアナログ信号処理集積回路300(RF_IC)の内部に配置されている。すなわち、A/D変換器303、304は、RFアナログ信号処理集積回路300(RF_IC)の内部のRF受信信号アナログ信号処理サブユニット301(RX SPU)の出力のアナログベースバンド信号RxABI、RxABQをディジタルベースバンド信号RxDBI、RxDBQに変換してベースバンド信号処理LSI400(BB_LSI)に供給する。また、D/A変換器307、308は、ベースバンド信号処理LSI400(BB_LSI)の出力のディジタルベースバンド送信信号の直交成分TxDBI、TxDBQをアナログベースバンド送信信号TxABI、TxABQに変換してRFアナログ信号処理集積回路300(RF_IC)の内部のRF送信信号アナログ信号処理サブユニット302(TX SPU)に供給する。更に、AFC制御用のD/A変換器315(AFCDAC)は、ベースバンド信号処理LSI400のRFディジタルインターフェース402のディジタル信号経路L3に得られるベースバンドプロセッサコア401の出力のAFC制御ディジタル信号をAFC制御アナログ信号に変換してシステム基準クロック発振器314(VCXO)に供給する。
図1は、本発明の一つの実施形態によるモバイル端末装置の全体構成を示す図である。ここではモバイル端末装置は携帯電話端末装置であるが、ノート型パーソナルコンピュータもしくはPDA(Personal Digital Assist)機器のためのモバイル通信用デバイスであってもよい。図1に示したモバイル端末装置では、A/D変換器303、304と、D/A変換器307、308、315とがRFアナログ信号処理集積回路300(RF_IC)の内部に配置されている。すなわち、A/D変換器303、304は、RFアナログ信号処理集積回路300(RF_IC)の内部のRF受信信号アナログ信号処理サブユニット301(RX SPU)の出力のアナログベースバンド信号RxABI、RxABQをディジタルベースバンド信号RxDBI、RxDBQに変換してベースバンド信号処理LSI400(BB_LSI)に供給する。また、D/A変換器307、308は、ベースバンド信号処理LSI400(BB_LSI)の出力のディジタルベースバンド送信信号の直交成分TxDBI、TxDBQをアナログベースバンド送信信号TxABI、TxABQに変換してRFアナログ信号処理集積回路300(RF_IC)の内部のRF送信信号アナログ信号処理サブユニット302(TX SPU)に供給する。更に、AFC制御用のD/A変換器315(AFCDAC)は、ベースバンド信号処理LSI400のRFディジタルインターフェース402のディジタル信号経路L3に得られるベースバンドプロセッサコア401の出力のAFC制御ディジタル信号をAFC制御アナログ信号に変換してシステム基準クロック発振器314(VCXO)に供給する。
アンテナ100(ANT)は携帯電話端末装置が基地局からの受信動作と前記基地局への送信動作とを行うために、無線周波数(以下、RFと称する)の基地局からの受信信号を受信する一方、基地局へのRF送信信号を出力する。このアンテナ100は、フロントエンドモジュール200(FEM)に接続されている。フロントエンドモジュール200はアンテナスイッチ201(ANT_SW)を有する。このアンテナスイッチ201が上側に接続されている場合は、アンテナ100で受信されたRF受信信号は例えば表面弾性波デバイスによる受信フィルタ202(SAW)(希望周波数信号を通過させ、妨害周波数信号を減衰)に供給される。一方、アンテナスイッチ201が下側に接続されている場合は、送信用RF電力増幅器203(RF_PA)の出力にアンテナスイッチ201が接続される。従って、送信用RF電力増幅器203のRFパワー出力によってアンテナ100から基地局へのRF送信信号が出力される。このフロントエンドモジュール200のアンテナスイッチ201はTDMA方式(時分割マルチプルアクセス)の受信動作のタイムスロットでは上側に接続され、送信動作のタイムスロットでは下側に接続される。
フロントエンドモジュール200の受信フィルタ202の出力のRF受信信号は、RFアナログ信号処理ユニットであるRFアナログ信号処理集積回路300(RF_IC)の内部のRF受信信号アナログ信号処理サブユニット301(RX SPU)の入力に供給されている。一方、フロントエンドモジュール200の送信用RF電力増幅器203のRF入力は、RFアナログ信号処理集積回路300の内部のRF送信信号アナログ信号処理サブユニット302(TX SPU)の出力に接続されている。
≪RFアナログ信号処理集積回路の全体構成≫
次にベースバンドディジタルLSI400とディジタルインターフェースにより双方向に信号転送を行うRFアナログ信号処理集積回路300について、詳細に説明する。
次にベースバンドディジタルLSI400とディジタルインターフェースにより双方向に信号転送を行うRFアナログ信号処理集積回路300について、詳細に説明する。
RFアナログ信号処理集積回路300は、まずRF受信信号アナログ信号処理サブユニット301と、RF送信信号アナログ信号処理サブユニット302とを含む。RF受信信号アナログ信号処理サブユニット301はRF受信信号のアナログベースバンド受信信号RxABI、RxABQへの周波数ダウンコンバージョンを行い、RF送信信号アナログ信号処理サブユニット302はアナログベースバンド送信信号TxABI、TxABQのRF送信信号への周波数アップコンバージョンを行う。またRFアナログ信号処理集積回路300は、RF受信信号アナログ信号処理サブユニット301での周波数ダウンコンバージョンとRF送信信号アナログ信号処理サブユニット302での周波数アップコンバージョンとに使用される高周波信号を生成するための基準周波数信号を生成する基準周波数発振器314を含む。更に、RFアナログ信号処理集積回路300は、ベースバンドLSI400から供給されるAFC制御ディジタル入力信号をAFC制御アナログ出力信号に変換して基準周波数発振器314から生成される基準周波数信号の周波数を制御するAFC制御用D/A変換器315を更に含む。
RFアナログ信号処理集積回路300内部のRF受信信号アナログ信号処理サブユニット301は、受信フィルタ202からのRF受信信号からアナログベースバンド受信信号の直交成分RxABI、RxABQを形成する。これらの直交成分RxABI、RxABQは、アナログベースバンド受信信号I用のA/D変換器303(I_ADC)とアナログベースバンド受信信号Q用のA/D変換器304(Q_ADC)との入力に供給される。アナログベースバンド受信信号I、Q用のA/D変換器303、304とは供給されたアナログベースバンド受信信号RxABI、RxABQをディジタルベースバンド受信信号RxDBI、RxDBQに変換する。これらのディジタルベースバンド受信信号RxDBI、RxDBQは、マルチプレクサー305(MPX)の二つの入力に供給される。マルチプレクサー305は、双方向ディジタル信号経路L5を介してベースバンドディジタル信号処理ユニットであるベースバンド信号処理LSI400(BB_LSI)に接続されている。双方向ディジタル信号経路L5は1本(1ビット)の信号線であるので、受信動作では二つのディジタルベースバンド受信信号RxDBI、RxDBQは時分割でベースバンド信号処理LSI 400に供給される。
また、送信動作では、マルチプレクサー305は1本(1ビット)の信号線である双方向ディジタル信号経路L5を介してベースバンド信号処理LSI400から印加されたディジタルベースバンド送信信号TxDBをディジタルベースバンド変調器306(Dig_MOD)に出力する。ディジタルベースバンド変調器306は、マルチプレクサー305から供給されたディジタルベースバンド送信信号TxDBからディジタルベースバンド送信信号の直交成分TxDBI、TxDBQを形成する。これらの直交成分TxDBI、TxDBQは、ディジタルベースバンド送信信号I用のD/A変換器307(I_DAC)とディジタルベースバンド送信信号Q用のD/A変換器308(Q_DAC)の入力にそれぞれ供給される。ディジタルベースバンド送信信号I、Q用のD/A変換器307、308は、供給されたディジタルベースバンド送信信号TxDBI、TxDBQをアナログベースバンド送信信号TxABI、TxABQに変換する。これらの信号TxABI、TxABQは、RFアナログ信号処理集積回路300内部のRF送信信号アナログ信号処理サブユニット302(TX SPU)の入力に供給される。RF送信信号アナログ信号処理サブユニット302は、アナログベースバンド送信信号TxABI、TxABQからRF送信信号を形成して、送信用RF電力増幅器203のRFパワー入力に供給する。送信用RF電力増幅器203は、RFパワー入力を増幅することによりRF増幅出力信号をRFパワー出力に生成する。RFアナログ信号処理集積回路300内部のランプ信号D/A変換器309(Ramp DAC)の自動パワー制御電圧Vapcによって、送信用RF電力増幅器203の増幅ゲインが設定される。ランプ信号D/A変換器309の動作条件だけでなくRF受信信号アナログ信号処理サブユニット301とRF送信信号アナログ信号処理サブユニット302の動作条件も同様に、RFアナログ信号処理集積回路300の内部の送信受信制御サブユニット310(Rx/Tx_CTRL)により制御される。この送信受信制御サブユニット310は、第1インターフェース311(INT_1)と第2インターフェース312(INT_2)とディジタル信号経路L1、L2、L3、L4を介してベースバンド信号処理LSI400に接続される。
≪RFアナログ信号処理集積回路のディジタルインターフェース≫
ディジタル信号経路L1のディジタル信号は、ベースバンド信号処理LSI400から供給される制御データ(Ctrl Data)であり、この制御データは設定動作のための命令コードと命令実行のための制御情報とを含んでいる。ディジタル信号経路L2のディジタル信号は、ベースバンド信号処理LSI400から供給される制御クロック(Ctrl CLk)であり、この制御クロックは設定動作のための同期制御信号である。ディジタル信号経路L3のディジタル信号は、ベースバンド信号処理LSI400から供給される制御イネーブル信号(Ctrl En)である。この制御イネーブル信号(Ctrl En)は、ベースバンド信号処理LSI400がRFアナログ信号処理集積回路300の内部回路の送受信動作とフロントエンドモジュール200の送受信動作の動作条件の設定を行う際に、ベースバンド信号処理LSI400によってイネーブルを可能とするレベルに駆動される。一方、ディジタル信号経路L4のディジタル信号は、複数のタイムスロットをひとつの設定単位とする動作設定の特殊動作モードで使用されるストローブ信号(Strb)である。この特殊動作モードではこのストローブ信号(Strb)がディジタル信号経路L4に出力される以前に、複数のタイムスロットをひとつの設定単位とする動作設定の予約が行われる。この特殊動作モードでの動作設定の予約完了の後、ストローブ信号(Strb)がRFアナログ信号処理集積回路300の第2インターフェース312(INT_2)に供給される。動作設定の予約がされた命令コードと命令実行のための制御情報とが、送信受信制御サブユニット310からRFアナログ信号処理サブユニット301、302やフロントエンドモジュール200へタイムスロットのどのタイミングで供給されるかを、このストローブ信号(Strb)が決定する。
ディジタル信号経路L1のディジタル信号は、ベースバンド信号処理LSI400から供給される制御データ(Ctrl Data)であり、この制御データは設定動作のための命令コードと命令実行のための制御情報とを含んでいる。ディジタル信号経路L2のディジタル信号は、ベースバンド信号処理LSI400から供給される制御クロック(Ctrl CLk)であり、この制御クロックは設定動作のための同期制御信号である。ディジタル信号経路L3のディジタル信号は、ベースバンド信号処理LSI400から供給される制御イネーブル信号(Ctrl En)である。この制御イネーブル信号(Ctrl En)は、ベースバンド信号処理LSI400がRFアナログ信号処理集積回路300の内部回路の送受信動作とフロントエンドモジュール200の送受信動作の動作条件の設定を行う際に、ベースバンド信号処理LSI400によってイネーブルを可能とするレベルに駆動される。一方、ディジタル信号経路L4のディジタル信号は、複数のタイムスロットをひとつの設定単位とする動作設定の特殊動作モードで使用されるストローブ信号(Strb)である。この特殊動作モードではこのストローブ信号(Strb)がディジタル信号経路L4に出力される以前に、複数のタイムスロットをひとつの設定単位とする動作設定の予約が行われる。この特殊動作モードでの動作設定の予約完了の後、ストローブ信号(Strb)がRFアナログ信号処理集積回路300の第2インターフェース312(INT_2)に供給される。動作設定の予約がされた命令コードと命令実行のための制御情報とが、送信受信制御サブユニット310からRFアナログ信号処理サブユニット301、302やフロントエンドモジュール200へタイムスロットのどのタイミングで供給されるかを、このストローブ信号(Strb)が決定する。
≪RFアナログ信号処理集積回路のシステム基準クロック発振器≫
RFアナログ信号処理集積回路300は、システム基準クロック発振器314(VCXO)を持っている。システム基準クロック発振器314の出力に基づくシステム基準クロック信号SysCLkの発振周波数は、集積回路300外部の水晶振動子501(Xtal)と自動周波数制御(AFC)のためのD/A変換器315(AFCDAC)のAFC制御アナログ信号とによって安定に維持されることができる。尚、AFC制御用のD/A変換器315(AFCDAC)へ供給されるAFC制御ディジタル信号は、第1インターフェース311(INT_1)にディジタル信号経路L1を介してベースバンド信号処理LSI400のベースバンドプロセッサコア401から供給される制御データ(Ctrl Data)の一種である数10KHzから数100KHzの低速データである。ベースバンド信号処理LSI400のベースバンドプロセッサコア401はディジタルベースバンド信号のディジタル信号処理により、システム基準クロック発振器314(VCXO)のシステム基準クロック信号SysCLkの発振周波数の目標値26MHzからの誤差を補正するようなAFC制御ディジタル信号を生成する。このAFC制御ディジタル信号はD/A変換器315(AFCDAC)によりAFC制御アナログ信号に変換されるので、システム基準クロック発振器314(VCXO)の可変容量素子の容量がAFC制御アナログ信号により制御される。その結果、システム基準クロック発振器314(VCXO)のシステム基準クロック信号SysCLkの発振周波数は、目標値26MHzに一致するようになる。
RFアナログ信号処理集積回路300は、システム基準クロック発振器314(VCXO)を持っている。システム基準クロック発振器314の出力に基づくシステム基準クロック信号SysCLkの発振周波数は、集積回路300外部の水晶振動子501(Xtal)と自動周波数制御(AFC)のためのD/A変換器315(AFCDAC)のAFC制御アナログ信号とによって安定に維持されることができる。尚、AFC制御用のD/A変換器315(AFCDAC)へ供給されるAFC制御ディジタル信号は、第1インターフェース311(INT_1)にディジタル信号経路L1を介してベースバンド信号処理LSI400のベースバンドプロセッサコア401から供給される制御データ(Ctrl Data)の一種である数10KHzから数100KHzの低速データである。ベースバンド信号処理LSI400のベースバンドプロセッサコア401はディジタルベースバンド信号のディジタル信号処理により、システム基準クロック発振器314(VCXO)のシステム基準クロック信号SysCLkの発振周波数の目標値26MHzからの誤差を補正するようなAFC制御ディジタル信号を生成する。このAFC制御ディジタル信号はD/A変換器315(AFCDAC)によりAFC制御アナログ信号に変換されるので、システム基準クロック発振器314(VCXO)の可変容量素子の容量がAFC制御アナログ信号により制御される。その結果、システム基準クロック発振器314(VCXO)のシステム基準クロック信号SysCLkの発振周波数は、目標値26MHzに一致するようになる。
≪モバイル端末装置の送受信動作≫
次に、前記モバイル端末装置の送受信動作について、説明する。ベースバンド信号処理LSI400が、RFアナログ信号処理集積回路300とフロントエンドモジュール200とを用いて、GSM方式もしくはEDGE方式の通信を確立する。その際は、ベースバンド信号処理LSI400内部のGSMタイマー403(GSM Timer)がRFアナログ信号処理集積回路300にシステム基準クロック信号イネーブルSysCLkEnを供給する。すると、RFアナログ信号処理集積回路300のシステム基準クロック発振器314の出力に基づくシステム基準クロック信号SysCLkは、送信受信制御サブユニット310の波形整形回路3103を介して、ベースバンド信号処理LSI400内部のGSMタイマー403(GSM Timer)に供給される。この情報は、ベースバンド信号処理LSI400内部ベースバンドプロセッサコア401(BB_Pr_Core)にも供給される。するとベースバンドプロセッサコア401内部のCPUは、RFディジタルインターフェース402(Dig_RF_INT)とディジタル信号経路L1、L2、L3、L4を介して時分割マルチプルアクセス方式におけるタイムスロットの動作設定を開始する。ベースバンドプロセッサコア401内部のディジタルシグナルプロセッサ(DSP)は、RFアナログ信号処理集積回路300のRF受信信号アナログ信号処理サブユニット301により処理された受信ベースバンド信号に関する信号処理を実行する。この信号処理により、事前に確立された通信がGSM方式の場合には、位相変調成分を生成することで位相復調を実行する。この位相復調結果により、ベースバンド信号処理LSI400外部のD/A変換器502(DAC)とスピーカー503(SP)により通信相手の会話のオーディオ信号が得られる。一方、図1のモバイル端末装置を使用するユーザーが発声したアナログ・オーディオ信号は、マイク504(MIC)とA/D変換器505(ADC)によりディジタル・オーディオ信号に変換される。ベースバンドプロセッサコア401内部のディジタルシグナルプロセッサ(DSP)はこのディジタル・オーディオ信号に関する信号処理を実行する。この信号処理により、事前に確立された通信がGSM方式の場合には位相復調を実行する。その結果、RFアナログ信号処理集積回路300のRF送信信号アナログ信号処理サブユニット302により処理されるべき送信ベースバンド信号に位相変調成分を含ませることが可能となる。事前に確立された通信がEDGE方式の場合には、通信の送受信情報に位相変調成分だけでなく振幅変調成分も含まれるので、通信のデータ転送レートを改善することができる。尚、ベースバンド信号処理LSI400は、内蔵メモリとしてSRAM404を持ち、GSM方式やEDGE方式の通信の際のワークメモリとして利用できる。
次に、前記モバイル端末装置の送受信動作について、説明する。ベースバンド信号処理LSI400が、RFアナログ信号処理集積回路300とフロントエンドモジュール200とを用いて、GSM方式もしくはEDGE方式の通信を確立する。その際は、ベースバンド信号処理LSI400内部のGSMタイマー403(GSM Timer)がRFアナログ信号処理集積回路300にシステム基準クロック信号イネーブルSysCLkEnを供給する。すると、RFアナログ信号処理集積回路300のシステム基準クロック発振器314の出力に基づくシステム基準クロック信号SysCLkは、送信受信制御サブユニット310の波形整形回路3103を介して、ベースバンド信号処理LSI400内部のGSMタイマー403(GSM Timer)に供給される。この情報は、ベースバンド信号処理LSI400内部ベースバンドプロセッサコア401(BB_Pr_Core)にも供給される。するとベースバンドプロセッサコア401内部のCPUは、RFディジタルインターフェース402(Dig_RF_INT)とディジタル信号経路L1、L2、L3、L4を介して時分割マルチプルアクセス方式におけるタイムスロットの動作設定を開始する。ベースバンドプロセッサコア401内部のディジタルシグナルプロセッサ(DSP)は、RFアナログ信号処理集積回路300のRF受信信号アナログ信号処理サブユニット301により処理された受信ベースバンド信号に関する信号処理を実行する。この信号処理により、事前に確立された通信がGSM方式の場合には、位相変調成分を生成することで位相復調を実行する。この位相復調結果により、ベースバンド信号処理LSI400外部のD/A変換器502(DAC)とスピーカー503(SP)により通信相手の会話のオーディオ信号が得られる。一方、図1のモバイル端末装置を使用するユーザーが発声したアナログ・オーディオ信号は、マイク504(MIC)とA/D変換器505(ADC)によりディジタル・オーディオ信号に変換される。ベースバンドプロセッサコア401内部のディジタルシグナルプロセッサ(DSP)はこのディジタル・オーディオ信号に関する信号処理を実行する。この信号処理により、事前に確立された通信がGSM方式の場合には位相復調を実行する。その結果、RFアナログ信号処理集積回路300のRF送信信号アナログ信号処理サブユニット302により処理されるべき送信ベースバンド信号に位相変調成分を含ませることが可能となる。事前に確立された通信がEDGE方式の場合には、通信の送受信情報に位相変調成分だけでなく振幅変調成分も含まれるので、通信のデータ転送レートを改善することができる。尚、ベースバンド信号処理LSI400は、内蔵メモリとしてSRAM404を持ち、GSM方式やEDGE方式の通信の際のワークメモリとして利用できる。
また、ベースバンド信号処理LSI400は図示されていない外部不揮発性メモリと図示されていないアプリケーションプロセッサとに接続されることができる。アプリケーションプロセッサは、図示されていない液晶表示装置と図示されていないキー入力装置とに接続され、汎用プログラムやゲームを含む種々のアプリケーションプログラムを実行することができる。携帯電話等のモバイル機器のブートプログラム(起動イニシャライズプログラム)、オペレーティングシステムプログラム(OS)、ベースバンド信号処理LSI400の内部のディジタルシグナルプロセッサ(DSP)によるGSM方式の受信ベースバンド信号に関する位相復調と送信ベースバンド信号に関する位相変調のためのプログラム、種々のアプリケーションプログラムは、外部不揮発性メモリに格納されることができる。
≪CMOSレール・ツー・レール・アンプ≫
図10は、本発明の一つの実施形態である図1のモバイル端末装置のAFC制御用のD/A変換器315(AFCDAC)の3個のボルテージフォロワ(AMP1、AMP2、AMP3)を構成するCMOSレール・ツー・レール・アンプの構成を示す回路図である。図10のCMOSレール・ツー・レール・アンプが図3に示したCMOSレール・ツー・レール・アンプと相違するのは、まず標準値が2.8ボルトで変動幅が2.67ボルト(最小値)〜3.0ボルト(最大値)の外部電源電圧Vdd_extから略2.45ボルトに安定に維持された内部安定化電源電圧Vdd_intを生成する基準電圧発生器RVGを図10のCMOSレール・ツー・レール・アンプが更に含むことである。外部電源電圧Vdd_extが基準電圧発生器RVGのバンドギャップリファレンス回路BGRに供給されることにより、バンドギャップリファレンス回路BGRから略1.23ボルトのバンドギャップリファレンス電圧Vrefが形成される。このリファレンス電圧Vrefから、略2.45ボルトの安定な値に維持された内部安定化電源電圧VREFと内部安定化電源電圧Vdd_intとが形成される。
図10は、本発明の一つの実施形態である図1のモバイル端末装置のAFC制御用のD/A変換器315(AFCDAC)の3個のボルテージフォロワ(AMP1、AMP2、AMP3)を構成するCMOSレール・ツー・レール・アンプの構成を示す回路図である。図10のCMOSレール・ツー・レール・アンプが図3に示したCMOSレール・ツー・レール・アンプと相違するのは、まず標準値が2.8ボルトで変動幅が2.67ボルト(最小値)〜3.0ボルト(最大値)の外部電源電圧Vdd_extから略2.45ボルトに安定に維持された内部安定化電源電圧Vdd_intを生成する基準電圧発生器RVGを図10のCMOSレール・ツー・レール・アンプが更に含むことである。外部電源電圧Vdd_extが基準電圧発生器RVGのバンドギャップリファレンス回路BGRに供給されることにより、バンドギャップリファレンス回路BGRから略1.23ボルトのバンドギャップリファレンス電圧Vrefが形成される。このリファレンス電圧Vrefから、略2.45ボルトの安定な値に維持された内部安定化電源電圧VREFと内部安定化電源電圧Vdd_intとが形成される。
本発明の一つの実施形態である図1のモバイル端末装置のAFC制御用D/A変換器315の第1ボルテージフォロワAMP1と第2ボルテージフォロワAMP2と第3ボルテージフォロワAMP3を構成するCMOSレール・ツー・レール・アンプでは、図10に示すようにNMOS差動入力回路NMOS_DAとバイアス回路BIAS_CKTとCMOS出力回路OUT_CKTとには外部電源電圧Vdd_extが供給される。このAFC制御用D/A変換器315(AFCDAC)の少なくとも第3ボルテージフォロワAMP3を構成するCMOSレール・ツー・レール・アンプでは、図10に示すようにPMOS差動入力回路PMOS_DAには基準電圧発生器RVGから生成された略2.45ボルトの内部安定化電源電圧Vdd_intが供給される。また、このAFC制御用D/A変換器315(AFCDAC)の第1ボルテージフォロワAMP1と第2ボルテージフォロワAMP2とを構成するCMOSレール・ツー・レール・アンプでも、図10に示すようにPMOS差動入力回路PMOS_DAには基準電圧発生器RVGから生成された略2.45ボルトの内部安定化電源電圧Vdd_intを供給することが推奨される。
≪AFC制御用D/A変換器≫
図11は、本発明の一つの実施形態である図1に示したモバイル端末装置のRFアナログ信号処理集積回路300(RF_IC)の内部に配置されたAFC制御用のD/A変換器315(AFCDAC)の構成を示す回路図である。図10のAFC制御用のD/A変換器315(AFCDAC)が図2に示したAFC制御用D/A変換器315と相違するのは、AFC制御用D/A変換器315(AFCDAC)の3個のボルテージフォロワAMP1、AMP2、AMP3に外部電源電圧Vdd_extとともに略2.45ボルトの安定な値に維持された内部安定化電源電圧Vdd_intが供給されていることである。その結果、3個のボルテージフォロワAMP1、AMP2、AMP3の内部では、図10に示すようにNMOS差動入力回路NMOS_DAとバイアス回路BIAS_CKTとCMOS出力回路OUT_CKTとには外部電源電圧Vdd_extが供給され、PMOS差動入力回路PMOS_DAには基準電圧発生器RVGから生成された略2.45ボルトの内部安定化電源電圧Vdd_intが供給されている。尚、準電圧発生器RVGから内部安定化電源電圧Vdd_intとともに生成された略2.45ボルトの内部安定化電源電圧VREFは、AFC制御用D/A変換器315(AFCDAC)の第1可変分圧器VDIV1の最上段の抵抗Rに基準電圧として供給されている。
図11は、本発明の一つの実施形態である図1に示したモバイル端末装置のRFアナログ信号処理集積回路300(RF_IC)の内部に配置されたAFC制御用のD/A変換器315(AFCDAC)の構成を示す回路図である。図10のAFC制御用のD/A変換器315(AFCDAC)が図2に示したAFC制御用D/A変換器315と相違するのは、AFC制御用D/A変換器315(AFCDAC)の3個のボルテージフォロワAMP1、AMP2、AMP3に外部電源電圧Vdd_extとともに略2.45ボルトの安定な値に維持された内部安定化電源電圧Vdd_intが供給されていることである。その結果、3個のボルテージフォロワAMP1、AMP2、AMP3の内部では、図10に示すようにNMOS差動入力回路NMOS_DAとバイアス回路BIAS_CKTとCMOS出力回路OUT_CKTとには外部電源電圧Vdd_extが供給され、PMOS差動入力回路PMOS_DAには基準電圧発生器RVGから生成された略2.45ボルトの内部安定化電源電圧Vdd_intが供給されている。尚、準電圧発生器RVGから内部安定化電源電圧Vdd_intとともに生成された略2.45ボルトの内部安定化電源電圧VREFは、AFC制御用D/A変換器315(AFCDAC)の第1可変分圧器VDIV1の最上段の抵抗Rに基準電圧として供給されている。
このように、AFC制御用D/A変換器315(AFCDAC)の少なくとも第3ボルテージフォロワAMP3を構成するCMOSレール・ツー・レール・アンプでは、PMOS差動入力回路PMOS_DAには基準電圧発生器RVGから生成された略安定に維持された内部安定化電源電圧Vdd_intが供給される。従って、外部電源電圧Vdd_extが変動しても、内部安定化電源電圧Vdd_intのレベルは極めて小さな変動に抑制される。その結果、外部電源電圧Vdd_extの変動によるPMOS差動入力回路PMOS_DAの電流源トランジスタとしてのMP3の電流値の増大も小さな増大に抑制される。この時に、PMOS差動入力回路PMOS_DAのMP1、MP2の電気的特性のペア性のずれが多少あったとしても、PMOS差動入力回路PMOS_DAの入力オフセット電圧Vinoffset(P)が増大することはなく、最終的にAFC制御用のD/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutを低減することができる。
≪シュミュレーション結果≫
図12は、図10に示したCMOSレール・ツー・レール・アンプのPMOS差動入力回路PMOS_DAの電流源トランジスタとしてのMP3のソースを内部安定化電源電圧Vdd_intではなく従来と同様に外部電源電圧Vdd_extに接続した場合の図11に示したAFC制御用D/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutを示したシュミュレーション結果を示す図である。この場合のAFC制御用D/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutは、略−5.0ミリボルトから+5.0ミリボルトと図8と略同様に極めて大きなレベルとなっている。
図12は、図10に示したCMOSレール・ツー・レール・アンプのPMOS差動入力回路PMOS_DAの電流源トランジスタとしてのMP3のソースを内部安定化電源電圧Vdd_intではなく従来と同様に外部電源電圧Vdd_extに接続した場合の図11に示したAFC制御用D/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutを示したシュミュレーション結果を示す図である。この場合のAFC制御用D/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutは、略−5.0ミリボルトから+5.0ミリボルトと図8と略同様に極めて大きなレベルとなっている。
図13は、図10に示したCMOSレール・ツー・レール・アンプのPMOS差動入力回路PMOS_DAの電流源トランジスタとしてのMP3のソースを外部電源電圧Vdd_extではなく本発明の実施形態に従って内部安定化電源電圧Vdd_intに接続した場合の図11に示したAFC制御用D/A変換器315のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutを示したシュミュレーション結果を示す図である。この本発明の実施形態の場合のAFC制御用D/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)の変動ΔVoutは、略−2.0ミリボルトから+1.0ミリボルトと、図5から図9までの特性と図12の特性と比較して、略同様に極めて小さなレベルに低減されていることが理解できる。
尚、この略−2.0ミリボルトから+1.0ミリボルトの極めて小さなレベルのAFC制御アナログ出力信号(VTUNE)の変動ΔVoutは、図10のCMOSレール・ツー・レール・アンプの基準電圧発生器RVGのバンドギャップリファレンス回路BGRから発生される略1.23ボルトのバンドギャップリファレンス電圧Vrefが外部電源電圧Vdd_extの変動により若干ながら変動するためと推測される。
≪フラクショナルN−PLL≫
図14は、本発明の一つの実施形態である図1に示したモバイル端末装置のRFアナログ信号処理集積回路300(RF_IC)の内部に配置されたフラクショナルN−PLLのフラクショナルシンサセイザFrct_Synthの構成を示す図である。
図14は、本発明の一つの実施形態である図1に示したモバイル端末装置のRFアナログ信号処理集積回路300(RF_IC)の内部に配置されたフラクショナルN−PLLのフラクショナルシンサセイザFrct_Synthの構成を示す図である。
同図に示すように、フラクショナルシンサセイザFrct_Synthは、水晶振動子XtalとAFC制御用D/A変換器315(AFCDAC)のAFC制御アナログ出力信号(VTUNE)とによって安定でかつ正確な基準発振周波数fREFに設定された基準周波数発振器(VCXO)314を含む。この基準発振周波数fREFは、例えば26MHzの周波数に設定されている。基準周波数発振器(VCXO)314からの基準発振周波数fREFの基準周波数信号は、フラクショナルPLL回路の位相比較器PDCの一方の入力端子に供給されている。位相比較器PDCの出力は、チャージポンプ回路CPCとローパスフィルターLFCとを介してRF電圧制御発振器RFVCOに供給される。このRF電圧制御発振器RFVCOの出力は分周器DIVの入力に供給され、分周器DIVの分周出力信号は位相比較器PDCの他方の入力端子に供給される。分周器DIVの分周比を制御する制御入力端子には、分周比設定ロジックDRSLに接続され、分周比設定ロジックDRSLには図示しないベースバンドLSIからのRF通信のためのチャンネル選択情報Channel_infが供給される。尚、分周器DIVはカウンタで構成され、例えばRF電圧制御発振器RFVCOの出力のローレベルからハイレベルへの変化をゼロからカウントアップして、分周比を制御する制御入力端子に設定された値から1を引いた値の頻度で、分周器DIVの分周出力信号をローレベルからハイレベルに変化させる。分周器DIVの分周出力信号がハイレベルとなったら、次のRF電圧制御発振器RFVCOの出力のローレベルからハイレベルへの変化により、カウンタのカウント値をゼロとし、分周器DIVの分周出力信号をローレベルに戻して、次の分周動作を実行する。分周比設定ロジックDRSLは、分周比演算器DRALUとΣΔ変調器ΣΔModと加算器ADDとから構成されている。まず、分周比演算器DRALUの整数ユニットIntと分数ユニットFraとは、入力されたチャンネル選択情報Channel_infに基づいて整数値情報Iと分数値情報Fとを計算する。分周比演算器DRALUの整数ユニットIntからの整数値情報Iは加算器ADDの一方の入力端子に供給され、分周比演算器DRALUの分数ユニットFraからの分数値情報FはΣΔ変調器ΣΔModに供給され、ΣΔ変調器ΣΔModには基準周波数発振器(VCXO)314からの基準周波数信号はfREFが動作クロック信号として更に供給される。一方、ΣΔ変調器ΣΔModは内部情報として分周比を設定する分母情報Gを保持している。一例として、分母情報Gは、1625に設定されている。ΣΔ変調器ΣΔModは、分数値情報Fと分母情報Gとから、分数値情報F÷分母情報G、一例として403/1625の分数(フラクション)の情報を持つ出力信号F/Gを生成して、加算器ADDの他方の入力端子に供給する。加算器ADDは整数値情報I(一例として、I=137)と出力信号F/GとからI+F/G、一例として137+(403/1625)=137.248の出力情報を平均分周比Nとして分周器DIVに供給する。その結果、分周器DIVの平均分周比が137.248と整数と分数(小数)とを含む値に設定される。従って、フラクショナルシンサセイザFrct_Synthは、基準周波数発振器(VCXO)314からの基準発振周波数fREFの26MHzと平均分周比N(137.248)とを乗算した3568.448MHzの発振周波数fRFVCOのRF発振出力信号を生成する。また、平均分周比Nについて詳しく述べると、分周比演算器DRALUの整数ユニットIntからの整数値情報I(I=137)と、ΣΔ変調器ΣΔModからの出力信号F/Gに応じた頻度(403/1625)で発生するオーバーフロー・1ビット出力とに応答して、分周器DIVの分周比nはn(=I=137)からn+1(=I+1=138)に変更される。従って、分周器DIVの分周比がn(=I=137)となる頻度は1222/1625=75.2%で、分周器DIVの分周比がn+1(=I+1=138)となる頻度は403/1625=24.8%である。従って、平均分周比Nは、137×0.752+138×0.248=137.248となる。
また、基準周波数発振器(VCXO)314を含むフラクショナルシンサセイザFrct_Synthを用いて通信用半導体集積回路RF ICの送信系信号処理サブユニットの周波数制御を行うものである。さらに、このフラクショナルシンサセイザFrct_Synthを構成するフラクショナルN−PLL回路のクローズドループ帯域は、100KHzよりも遥かに低い数十KHzのオーダーに設定されている。このクローズドループ帯域の具体的な一例は、30KHzである。この送信系信号処理サブユニットは、送信系オフセットPLL回路TX_Offset_PLLを含んでいる。フラクショナルシンサセイザFrct_SynthのRF電圧制御発振器RFVCOの出力である発振周波数fRFVCO(3568.448MHz)のRF発振出力信号が分周比26に設定された中間周波数分周器IF DIVに供給されることにより、中間周波数分周器IF DIVの出力から2倍中間周波数信号(137.248MHz)が形成される。この2倍中間周波数信号(137.248MHz)が90°位相シフター90degShiftの入力に供給されることにより90°位相の異なる2つの中間周波数信号(68.624MHz)が形成される。送信ミキサーTX−MIX_I、TX−MIX_Qにはベースバンド送信信号TxABI、TxABQと90°位相の異なる2つの中間周波数信号(68.624MHz)とが供給されることにより、送信ミキサーTX−MIX_I、TX−MIX_Qの出力に接続された加算器の出力にはベクトル合成された中間周波送信信号(68.624MHz)が形成される。この中間周波送信信号(68.624MHz)は、位相比較器PCの一方の入力端子に供給される。位相比較器PCの出力はローパスフィルターLF1を介してRF送信用電圧制御発振器TXVCOに供給されることにより、RF送信用電圧制御発振器TXVCOの周波数が略1715.6MHzに制御される。RF送信用電圧制御発振器TXVCOの発振出力信号はバッファアンプBFを介して位相制御帰還用周波数ダウンミキサーDWN_MIX_PMの一方の入力端子に供給され、位相制御帰還用周波数ダウンミキサーDWN_MIX_PMの他方の入力端子には分周比2に設定されたRF分周器RF DIVからのダウンミキサー用RF信号(1784.224MHz)が供給される。位相制御帰還用周波数ダウンミキサーDWN_MIX_PMではRF送信用電圧制御発振器TXVCOからの発振信号(略1715.6MHz)とRF分周器RF DIVからのダウンミキサー用RF信号(1784.224MHz)とのミキシングが行われる。従って、位相制御帰還用周波数ダウンミキサーDWN_MIX_PMの出力から、差の周波数である1784.224MHz−1715.6MHz=68.624MHzの帰還信号が形成されて、位相比較器PCの他方の入力端子に供給される。位相比較器PCの二つの入力信号の位相と周波数とが一致するように送信系オフセットPLL回路TX_Offset_PLLが負帰還制御を行い、その結果、RF送信用電圧制御発振器TXVCOからの正確な1715.6MHzのRF送信周波数fTXVCOの信号が得られるようになる。また、位相比較器PCの一方の入力端子には、送信ミキサーTX−MIX_I、TX−MIX_Qの出力に接続された加算器の出力でベクトル合成された中間周波送信信号fIF(68.624MHz)が供給されている。更に、位相比較器PCの他方の入力端子には、RF電圧制御発振器RFVCOの発振周波数fRFVCOを分周比2により分周した分周RF発振周波数fRFVCO/2からRF送信用電圧制御発振器TXVCOのRF送信周波数信号の周波数fTXVCOを減算した差周波数信号(fRFVCO/2−fTXVCO)が供給されている。送信系オフセットPLL回路TX_Offset_PLLの負帰還制御によって、位相比較器PCの一方の入力端子の基準周波数と位相比較器PCの他方の入力端子の負帰還周波数とは一致するので、下記の関係が成立する。
fIF=fRFVCO/2−fTXVCO …(5)式
上記の式を、変形すると下記の式が得られる。
上記の式を、変形すると下記の式が得られる。
fTXVCO=fRFVCO/2−fIF …(6)式
=(3568.448MHz/2)−68.624MHz
=1784.224MHz−68.624MHz
=1715.6MHz
従って、送信系オフセットPLL回路TX_Offset_PLL内部のRF送信用電圧制御発振器TXVCOから生成されるRF送信周波数fTXVCOは、フラクショナルシンセサイザFrct_Synth内部のRF電圧制御発振器RFVCOから生成されるRF発振出力信号の発振周波数fRFVCOと送信ミキサーの出力に接続された加算器の出力の中間周波送信信号fIFとに応答して正確に設定される。また、この中間周波送信信号fIFも、送信系オフセットPLL回路TX_Offset_PLL内部のRF送信用電圧制御発振器TXVCOから生成されるRF送信周波数fTXVCOにより正確に設定される。
=(3568.448MHz/2)−68.624MHz
=1784.224MHz−68.624MHz
=1715.6MHz
従って、送信系オフセットPLL回路TX_Offset_PLL内部のRF送信用電圧制御発振器TXVCOから生成されるRF送信周波数fTXVCOは、フラクショナルシンセサイザFrct_Synth内部のRF電圧制御発振器RFVCOから生成されるRF発振出力信号の発振周波数fRFVCOと送信ミキサーの出力に接続された加算器の出力の中間周波送信信号fIFとに応答して正確に設定される。また、この中間周波送信信号fIFも、送信系オフセットPLL回路TX_Offset_PLL内部のRF送信用電圧制御発振器TXVCOから生成されるRF送信周波数fTXVCOにより正確に設定される。
一方、送信系オフセットPLL回路TX_Offset_PLL内部のRF送信用電圧制御発振器TXVCOから生成されるRF送信信号は、RF電力増幅器とアンテナスイッチとを介してアンテナから基地局へ送信される。
更に、図14に示したフラクショナルシンサセイザFrct_SynthのフラクショナルN−PLL回路では、希望するチャンネルを選択するとともに変調を捕捉するために十分な周波数帯域と精密な周波数解像度を得るに際して極めて重要な基準周波数発振器の発振周波数を制御するためのAFC制御用D/A変換器のAFC制御アナログ出力信号の外部電源電圧の変動による変動を低減することができる。その結果、通信データレートの大きなEDGE方式での送受信でのデータ精度を向上することができるとともに、送信時のRF送信信号の正規の周波数スペクトラムの外の隣接妨害信号のレベルも低減することが可能である。
RF送信信号の正規の周波数スペクトラムの外への隣接妨害信号は、最終的にはRF ICの送信系信号処理サブユニットの出力に接続されたRF電力増幅器によって電力増幅された後、携帯電話端末機器のアンテナから隣接妨害信号として送信されることなる。RF送信用電圧制御発振器TXVCOの出力信号である1715.6MHzのRF送信周波数fTXVCOの近傍±400KHzの漏洩信号成分は、GMSK(Gaussian minimum Shift Keying)の規格によって所定値(−60dBm)以下に厳しく定められている。
図18は、GMSKの規格により規定された携帯電話端末機器のRF送信信号の周波数スペクトラムを示し、太い実線PSDがGMSKの規格によって規定されたレベルである。中心周波数(RF送信周波数)の近傍±200KHzでの減衰量は−30dBm以下とされ、中心周波数(RF送信周波数)の近傍±400KHzでの減衰量は−60dBm以下とされている。細い実線は、この規格を満足する例を示している。図10に示したAFC制御アナログ出力信号(VTUNE)の変動ΔVoutの極めて小さいAFC制御用D/A変換器(AFCDAC)315と図14に示した十分な周波数帯域と精密な周波数解像度を持つフラクショナルシンサセイザFrct_SynthのフラクショナルN−PLL回路とを組み合わせて使用することにより、GMSKの厳しい規格を達成することが可能となる。
≪本発明のより具体的な実施形態≫
図15は、本発明のより具体的な実施形態によるRFアナログ信号処理集積回路RF ICの構成を示す図である。図15に示したRF ICは、基地局からの受信動作と基地局への送信動作の両方でGSM850MHz、GSM900MHz、DCS1800MHz、PCS1900MHzのクワッドバンドの4つのバンドに対応するように構成されている。尚、DCSはDigital Cellular Systemの略称、PCSはPersonal Communication Systemの略称である。尚、図15において、Frct_Synthは、図14を用いて説明したフラクショナルPLL回路もしくはフラクショナルシンサセイザで構成されたRFキャリア同期サブユニットである。
図15は、本発明のより具体的な実施形態によるRFアナログ信号処理集積回路RF ICの構成を示す図である。図15に示したRF ICは、基地局からの受信動作と基地局への送信動作の両方でGSM850MHz、GSM900MHz、DCS1800MHz、PCS1900MHzのクワッドバンドの4つのバンドに対応するように構成されている。尚、DCSはDigital Cellular Systemの略称、PCSはPersonal Communication Systemの略称である。尚、図15において、Frct_Synthは、図14を用いて説明したフラクショナルPLL回路もしくはフラクショナルシンサセイザで構成されたRFキャリア同期サブユニットである。
尚、クワッドバンドのバンドに対応するこのRF ICは、図14で説明したフラクショナルシンサセイザFrct_Synthと、RF受信信号アナログ信号処理サブユニットRX SPUと、RF送信信号アナログ信号処理サブユニットTX SPUとから構成されている。携帯電話端末機器のアンテナANTで受信されたRF受信信号はアンテナスイッチANTSWと表面弾性波フィルターSAWとを介してRF受信信号アナログ信号処理サブユニットRX SPUに供給される。RF受信信号アナログ信号処理サブユニットRX SPUは入力されたRF受信信号を復調することによって受信ベースバンド信号RxABI、RxABQを生成して、受信ベースバンド信号RxABI、RxABQをベースバンドLSI(BB_LSI)へ供給する。RF送信信号アナログ信号処理サブユニットTX SPUには、ベースバンドLSI(BB_LSI)から送信ベースバンド信号TxABI、TxABQが供給される。RF送信信号アナログ信号処理サブユニットTX SPUは入力された送信ベースバンド信号を変調することによりRF送信信号を形成して、RF電力増幅器RF_PA1、RD_PA2とアンテナスイッチANTSWとを介して携帯電話端末機器のアンテナANTに供給する。
まず、RF受信信号アナログ信号処理サブユニットRX SPUの受信動作を、説明する。携帯電話端末機器のアンテナで受信されたRF受信信号はアンテナスイッチANTSWと表面弾性波フィルターSAWとを介して、4つのローノイズアンプに供給される。GSM850MHzのバンドのRF受信信号Rx_GSM850の周波数帯域は869MHz〜894MHzで、第1ローノイズアンプLNA1によって増幅される。GSM900MHzのバンドのRF受信信号Rx_GSM900の周波数帯域は925MHz〜960MHzで、第2ローノイズアンプLNA2によって増幅される。DCS1800MHzのバンドのRF受信信号Rx_DCS1800の周波数帯域は1805MHz〜1880MHzで、第3ローノイズアンプLNA3によって増幅される。PCS1900MHzのバンドのRF受信信号Rx_PCS1900の周波数帯域は1930MHz〜1990MHzで、第4ローノイズアンプLNA4によって増幅される。4つのローノイズアンプLNA1〜LNA4のRF増幅受信出力信号は、受信ミキサーを構成する二つの混合回路RX−MIX_I、RX−MIX_Qの一方の入力端子に供給される。二つの混合回路RX−MIX_I、RX−MIX_Qの他方の入力端子には、90°位相シフター90degShift(1/2)で形成された90°位相を有する2つのRFキャリア信号が供給される。GSM850MHzまたはGSM900MHzの受信モードでは、RF電圧制御発振器RFVCOの出力が分周比2の1/2分周器DIV1を介して90°位相シフター90degShift(1/2)に供給される。DCS1800MHzまたはPCS1900MHzの受信モードでは、RF電圧制御発振器RFVCOの出力が直接に90°位相シフター90degShift(1/2)へ供給される。混合回路RX−MIX_Iの出力と混合回路RX−MIX_Qの出力とから、それぞれ受信ベースバンド信号RxABIと受信ベースバンド信号RxABQとが生成される。受信ベースバンド信号RxABIと受信ベースバンド信号RxABQとは、それぞれ可変利得増幅器PGAI1、PGAI2、PGAI3、フィルター回路FCI1、FCI2、FCI3バッファ増幅器BAIと可変利得増幅器PGAQ1、PGAQ2、PGAQ3、フィルター回路FCQ1、FCQ2、FCQ3バッファ増幅器BAQとを介してベースバンドLSI(BB_LSI)へ供給される。
GSM850MHzのバンドのRF受信信号Rx_GSM850の周波数帯域の869MHz〜894MHzの受信動作に対応するため、RF電圧制御発振器RFVCOの発振周波数fRFVCOは3476MHz〜3576MHzに設定される。このRF電圧制御発振器RFVCOの発振周波数fRFVCOは分周比2に設定された分周器DIV1(1/2)と90°位相シフター90degShift(1/2)とにより1/4分周されて、869MHz〜894MHzに1/4分周されたRF分周周波数信号が受信ミキサーを構成する二つの混合回路RX−MIX_I、RX−MIX_Qに供給される。従って、二つの混合回路RX−MIX_I、RX−MIX_Qの出力から、GSM850MHzのバンドのRF受信信号Rx_GSM850の受信によるアナログベースバンド受信信号RxABI、RXABQが形成される。GSM900MHzのバンドのRF受信信号Rx_GSM900の周波数帯域の925MHz〜960MHzの受信動作に対応するため、RF電圧制御発振器RFVCOの発振周波数fRFVCOは3700MHz〜3840MHzに設定される。このRF電圧制御発振器RFVCOの発振周波数fRFVCOは分周比2に設定された分周器DIV1(1/2)と90°位相シフター90degShift(1/2)とにより1/4分周されて、925MHz〜960MHzに1/4分周されたRF分周周波数信号が受信ミキサーを構成する二つの混合回路RX−MIX_I、RX−MIX_Qに供給される。従って、二つの混合回路RX−MIX_I、RX−MIX_Qの出力から、GSM900MHzのバンドのRF受信信号Rx_GSM900の受信によるアナログベースバンド受信信号RxABI、RXABQが形成される。DCS1800MHzのバンドのRF受信信号Rx_DCS1800の周波数帯域は1805MHz〜1880MHzの受信動作に対応するため、RF電圧制御発振器RFVCOの発振周波数fRFVCOは3610MHz〜3760MHzに設定される。このRF電圧制御発振器RFVCOの発振周波数fRFVCOは90°位相シフター90degShift(1/2)により1/2分周されて、1805MHz〜1880MHzに1/2分周されたRF分周周波数信号が受信ミキサーを構成する二つの混合回路RX−MIX_I、RX−MIX_Qに供給される。従って、二つの混合回路RX−MIX_I、RX−MIX_Qの出力から、DCS1800MHzのバンドのRF受信信号Rx_DCS1800の受信によるアナログベースバンド受信信号RxABI、RXABQが形成される。PCS1900MHzのバンドのRF受信信号Rx_PCS1900の周波数帯域は1930MHz〜1990MHzの受信動作に対応するため、RF電圧制御発振器RFVCOの発振周波数fRFVCOは3860MHz〜3980MHzに設定される。このRF電圧制御発振器RFVCOの発振周波数fRFVCOは90°位相シフター90degShift(1/2)により1/2分周されて、1930MHz〜1990MHzに1/2分周されたRF分周周波数信号が受信ミキサーを構成する二つの混合回路RX−MIX_I、RX−MIX_Qに供給される。従って、二つの混合回路RX−MIX_I、RX−MIX_Qの出力から、PCS1900MHzのバンドのRF受信信号Rx_PCS1900の受信によるアナログベースバンド受信信号RxABI、RXABQが形成される。
次に、RF送信信号アナログ信号処理サブユニットTX SPUの送信動作を、説明する。フラクショナルシンサセイザFrct_SynthのRF電圧制御発振器RFVCOの出力のRF発振出力信号が所定の分周比に設定された中間周波数分周器DIV2(1/NIF)に供給されることにより、中間周波数分周器DIV2(1/NIF)の出力から2倍中間周波数信号が形成される。この2倍中間周波数信号が90°位相シフター90degShiftの入力に供給されることにより90°位相の異なる68.624MHzの2つの中間周波数信号が形成される。送信ミキサーTX−MIX_I、TX−MIX_QにはベースバンドLSI(BB_LSI)からのベースバンド送信信号TxABI、TxABQと90°位相の異なる68.624MHzの2つの中間周波数信号とが供給されることにより、送信ミキサーTX−MIX_I、TX−MIX_Qの出力に接続された加算器の出力にはベクトル合成された68.624MHzの中間周波送信信号が形成される。この68.624MHzの中間周波送信信号は、位相比較器PCの一方の入力端子に供給される。位相比較器PCの出力はローパスフィルターLPF1を介してRF送信用電圧制御発振器TXVCOに供給されることによって、RF送信用電圧制御発振器TXVCOの発振周波数が略3431.2MHzに制御される。GSM850MHzのバンドのRF送信信号Tx_GSM850の周波数帯域は824MHz〜849MHzで、RF送信用電圧制御発振器TXVCOの発振出力信号3296MHz〜3396MHzが分周比2に設定された2個の分周器DIV5(1/2)、分周器DIV3(1/2)を介して第1RF電力増幅器RF_PA1の入力に供給される。GSM900MHzのバンドのRF送信信号Tx_GSM900の周波数帯域は880MHz〜915MHzで、RF送信用電圧制御発振器TXVCOの発振出力信号3520MHz〜3660MHzが分周比2に設定された2個の分周器DIV5(1/2)、分周器DIV3(1/2)を介して第1RF電力増幅器RF_PA1の入力に供給される。DCS1800MHzのバンドのRF送信信号Tx_DCS1800の周波数帯域は1710MHz〜1785MHzで、RF送信用電圧制御発振器TXVCOの発振出力信号3420MHz〜3570MHzが分周比2に設定された1個の分周器DIV5(1/2)を介して第2RF電力増幅器RF_PA2の入力に供給される。PCS1900MHzのバンドのRF送信信号Tx_PCS1900の周波数帯域は1850MHz〜1910MHzで、RF送信用電圧制御発振器TXVCOの発振出力信号3700MHz〜3820MHzが分周比2に設定された1個の分周器DIV5(1/2)を介して第2RF電力増幅器RF_PA2の入力に供給される。
GSM850MHzのバンドのRF送信信号Tx_GSM850の周波数帯域の824MHz〜848MHzとGSM900MHzのバンドのRF送信信号Tx_GSM900の周波数帯域の880MHz〜915MHzとの送信動作に対応する必要がある。そのため、RF電圧制御発振器RFVCOの発振周波数fRFVCOは分周比2に設定された2個の分周器DIV1(1/2)、DIV4(1/2)を介して送信系オフセットPLL回路TX_Offset_PLLの位相制御帰還用周波数ダウンミキサーDWN_MIX_PMの一方の入力端子に供給される。また、送信系オフセットPLL回路TX_Offset_PLLの送信ミキサーを構成する二つの混合回路TX−MIX_I、TX−MIX_Qに接続された90°位相シフター90degShift(1/2)に接続された中間周波数分周器DIV2(1/NIF)の分周比NIFは26に設定されている。従って、RF送信用電圧制御発振器TXVCOの発振周波数fTXVCOの発振出力信号が分周比2に設定された2個の分周器DIV5(1/2)、分周器DIV3(1/2)を介して位相制御帰還用周波数ダウンミキサーDWN_MIX_PMの一方の入力端子に供給される。位相制御帰還用周波数ダウンミキサーDWN_MIX_PMの他方の入力端子には、RF電圧制御発振器RFVCOの発振周波数fRFVCOの1/4分周信号が2個の分周器DIV1(1/2)、DIV4(1/2)を介して供給されている。位相制御帰還用周波数ダウンミキサーDWN_MIX_PMでは、発振周波数fRFVCOの1/4分周信号とRF送信用電圧制御発振器TXVCOの発振周波数fTXVCOの発振出力信号の1/4分周信号とのミキシングが行われる。従って、位相制御帰還用周波数ダウンミキサーDWN_MIX_PMの出力から、(1/4)×fRFVCO−(1/4)fTXVCOの差の周波数の帰還信号が形成されて、送信系オフセットPLL回路TX_Offset_PLLの位相比較器PCの他方の入力端子に供給される。また、位相比較器PCの一方の入力端子には、送信ミキサーTX−MIX_I、TX−MIX_Qの出力に接続された加算器の出力にはベクトル合成された中間周波送信信号fIFが供給されている。この中間周波送信信号fIFは、中間周波数分周器DIV2(1/NIF)の分周比NIFである26と90°位相シフター90degShiftでの1/2分周機能により、fRFVCO/52となる。送信系オフセットPLL回路TX_Offset_PLLの負帰還制御によって、位相比較器PCの一方の入力端子の基準周波数と位相比較器PCの他方の入力端子の負帰還周波数とは一致するので、下記の関係が成立する。
fRFVCO/52=(1/4)×fRFVCO−(1/4)×fTXVCO
(1/4)×fTXVCO=(1/4)×fRFVCO−fRFVCO/52
=((13−1)/52)×fRFVCO
=(12/52)×fRFVCO
∴fRFVCO=4.33333×(1/4)×fTXVCO
従って、GSM850MHzのバンドのRF送信信号Tx_GSM850の周波数帯域の824MHz〜848MHzとGSM900MHzのバンドのRF送信信号Tx_GSM900の周波数帯域の880MHz〜915MHzとの送信動作に対応する必要がある。そのため、RF電圧制御発振器RFVCOの発振周波数fRFVCOをRF送信用電圧制御発振器TXVCOの発振周波数fTXVCOの1/4分周信号((1/4)×fTXVCO)の4.33333倍に設定すれば良い。従って、GSM850MHzのバンドのRF送信信号Tx_GSM850の周波数帯域の824MHz〜849MHzに対応して、RF電圧制御発振器RFVCOの発振周波数fRFVCOは3570.6639MHz〜3678.9971MHzに設定すれば良い。GSM900MHzのバンドのRF送信信号Tx_GSM900の周波数帯域の880MHz〜915MHzに対応して、RF電圧制御発振器RFVCOの発振周波数fRFVCOは3813.3304MHz〜3974.997MHzに設定すれば良い。
(1/4)×fTXVCO=(1/4)×fRFVCO−fRFVCO/52
=((13−1)/52)×fRFVCO
=(12/52)×fRFVCO
∴fRFVCO=4.33333×(1/4)×fTXVCO
従って、GSM850MHzのバンドのRF送信信号Tx_GSM850の周波数帯域の824MHz〜848MHzとGSM900MHzのバンドのRF送信信号Tx_GSM900の周波数帯域の880MHz〜915MHzとの送信動作に対応する必要がある。そのため、RF電圧制御発振器RFVCOの発振周波数fRFVCOをRF送信用電圧制御発振器TXVCOの発振周波数fTXVCOの1/4分周信号((1/4)×fTXVCO)の4.33333倍に設定すれば良い。従って、GSM850MHzのバンドのRF送信信号Tx_GSM850の周波数帯域の824MHz〜849MHzに対応して、RF電圧制御発振器RFVCOの発振周波数fRFVCOは3570.6639MHz〜3678.9971MHzに設定すれば良い。GSM900MHzのバンドのRF送信信号Tx_GSM900の周波数帯域の880MHz〜915MHzに対応して、RF電圧制御発振器RFVCOの発振周波数fRFVCOは3813.3304MHz〜3974.997MHzに設定すれば良い。
DCS1800MHzのバンドのRF送信信号Tx_DCS1800の周波数帯域の1710MHz〜1785MHzとPCS1900MHzのバンドのRF送信信号Tx_PCS1900の周波数帯域の1850MHz〜1910MHzとの送信動作に対応する必要がある。そのため、RF電圧制御発振器RFVCOの発振周波数fRFVCOは分周比2に設定された1個の分周器DIV1(1/2)を介して送信系オフセットPLL回路TX_Offset_PLLの位相制御帰還用周波数ダウンミキサーDWN_MIX_PMの一方の入力端子に供給される。また、送信系オフセットPLL回路TX_Offset_PLLの送信ミキサーを構成する二つの混合回路TX−MIX_I、TX−MIX_Qに接続された90°位相シフター90degShift(1/2)に接続された中間周波数分周器DIV2(1/NIF)の分周比NIFは26に設定されている。従って、RF送信用電圧制御発振器TXVCOの発振周波数fTXVCOの発振出力信号が分周比2に設定された1個の分周器DIV5(1/2)を介して位相制御帰還用周波数ダウンミキサーDWN_MIX_PMの一方の入力端子に供給される。位相制御帰還用周波数ダウンミキサーDWN_MIX_PMの他方の入力端子には、RF電圧制御発振器RFVCOの発振周波数fRFVCOの1/2分周信号が1個の分周器DIV1(1/2)を介して供給されている。位相制御帰還用周波数ダウンミキサーDWN_MIX_PMでは発振周波数fRFVCOの1/2分周信号とRF送信用電圧制御発振器TXVCOの発振周波数fTXVCOの発振出力信号の1/2分周信号とのミキシングが行われる。従って、位相制御帰還用周波数ダウンミキサーDWN_MIX_PMの出力から、(1/2)×fRFVCO−(1/2)×fTXVCOの差の周波数の帰還信号が形成されて、送信系オフセットPLL回路TX_Offset_PLLの位相比較器PCの他方の入力端子に供給される。また、位相比較器PCの一方の入力端子には、送信ミキサーTX−MIX_I、TX−MIX_Qの出力に接続された加算器の出力でベクトル合成された中間周波送信信号fIFが供給されている。この中間周波送信信号fIFは、中間周波数分周器DIV2(1/NIF)の分周比NIFである26と90°位相シフター90degShiftでの1/2分周機能により、fRFVCO/52となる。送信系オフセットPLL回路TX_Offset_PLLの負帰還制御によって、位相比較器PCの一方の入力端子の基準周波数と位相比較器PCの他方の入力端子の負帰還周波数とは一致するので、下記の関係が成立する。
fRFVCO/52=(1/2)×fRFVCO−(1/2)×fTXVCO
(1/2)×fTXVCO=(1/2)×fRFVCO−fRFVCO/52
=((26−1)/52)×fRFVCO=(25/52)×fRFVCO
∴fRFVCO=2.08×(1/2)×fTXVCO
従って、DCS1800MHzのバンドのRF送信信号Tx_DCS1800の周波数帯域の1710MHz〜1785MHzとPCS1900MHzのバンドのRF送信信号Tx_PCS1900の周波数帯域の1850MHz〜1910MHzとの送信動作に対応する必要がある。そのため、RF電圧制御発振器RFVCOの発振周波数fRFVCOを、RF送信用電圧制御発振器TXVCOの発振周波数fTXVCOの1/2分周信号((1/2)×fTXVCO)の2.08倍に設定すれば良い。従って、DCS1800MHzのバンドのRF送信信号Tx_DCS1800の周波数帯域の1710MHz〜1785MHzに対応して、RF電圧制御発振器RFVCOの発振周波数fRFVCOは3556.8MHz〜3712.8MHzに設定すれば良い。PCS1900MHzのバンドのRF送信信号Tx_PCS1900の周波数帯域の1850MHz〜1910MHzに対応して、RF電圧制御発振器RFVCOの発振周波数fRFVCOは3848MHz〜3972.8MHzに設定すれば良い。
(1/2)×fTXVCO=(1/2)×fRFVCO−fRFVCO/52
=((26−1)/52)×fRFVCO=(25/52)×fRFVCO
∴fRFVCO=2.08×(1/2)×fTXVCO
従って、DCS1800MHzのバンドのRF送信信号Tx_DCS1800の周波数帯域の1710MHz〜1785MHzとPCS1900MHzのバンドのRF送信信号Tx_PCS1900の周波数帯域の1850MHz〜1910MHzとの送信動作に対応する必要がある。そのため、RF電圧制御発振器RFVCOの発振周波数fRFVCOを、RF送信用電圧制御発振器TXVCOの発振周波数fTXVCOの1/2分周信号((1/2)×fTXVCO)の2.08倍に設定すれば良い。従って、DCS1800MHzのバンドのRF送信信号Tx_DCS1800の周波数帯域の1710MHz〜1785MHzに対応して、RF電圧制御発振器RFVCOの発振周波数fRFVCOは3556.8MHz〜3712.8MHzに設定すれば良い。PCS1900MHzのバンドのRF送信信号Tx_PCS1900の周波数帯域の1850MHz〜1910MHzに対応して、RF電圧制御発振器RFVCOの発振周波数fRFVCOは3848MHz〜3972.8MHzに設定すれば良い。
図16は、本発明の更に具体的な実施形態によるRFアナログ信号処理集積回路RF ICの構成を示す図である。
このRF ICは、基地局と通信端末機器との通信が位相変調ともに振幅変調を使用するEDGE方式に対応するためのポーラループ方式の送信方式を採用している。
RF ICのひとつの半導体チップは、3つのサブユニットFrct_Synth、RX SPU、TX SPUを含んでいる。図16には、RF IC以外にも、携帯電話端末機器の送受信用のアンテナANTと、フロントエンドモジュールFEMも示されている。フロントエンドモジュールFEMは、アンテナスイッチANT_SWと、送信用RF電力増幅器RF_PAと、送信用RF電力増幅器RF_PAからの送信電力を検出するためのパワーカップラーCPLとを含んでいる。
図16において、Frct_Synthは、図14を用いて説明したフラクショナルPLL回路もしくはフラクショナルシンサセイザで構成されたRFキャリア同期サブユニットである。RFキャリア同期サブユニットFrct_Synthでは、集積回路RF ICの外部の水晶振動子Xtalによって発振周波数周波数fREFが安定に維持されたシステム基準クロック発振器VCXOからのシステム基準クロック信号が印加されたフラクショナル周波数シンセサイザは、RF発振器RFVCOのRF発振周波数fRFVCOも安定に維持する。RF発振器RFVCOのRF出力が分周器DIV1(DIV4)(1/2 or 1/4)に供給されることにより、分周器DIV1(DIV4)(1/2 or 1/4)の出力からRF信号ΦRFが得られる。このRF信号ΦRFは、通信用RFアナログ信号処理集積回路RF IC内部のRF受信信号アナログ信号処理サブユニットRX SPUとRF送信信号アナログ信号処理サブユニットTX SPUとに供給される。すなわち、RF送信信号アナログ信号処理サブユニット302TX SPUが、EDGE方式に対応するためのポーラループ方式で構成されている。
受信状態に設定されたタイムスロットでは、フロントエンドモジュールFEMのアンテナスイッチANT_SWは上側に接続される。従って、アンテナANTで受信されたRF受信信号は、例えば表面弾性波デバイスにより構成された受信フィルタSAWを介してRF受信信号アナログ信号処理サブユニットRX SPUのローノイズアンプLNAの入力に供給される。このローノイズアンプLNAのRF増幅出力信号は、受信ミキサーを構成する二つの混合回路RX−MIX_I、RX−MIX_Qの一方の入力に供給される。二つの混合回路RX−MIX_I、RX−MIX_Qの他方の入力には、分周器DIV1(DIV4)(1/2 or 1/4)からのRF信号ΦRFに基づいて90°位相シフター90degShift(1/2)で形成された90°位相を有する2つのRFキャリア信号が供給される。その結果、受信ミキサーの混合回路RX−MIX_I、RX−MIX_QではRF受信信号周波数からベースバンド信号周波数へのダイレクトダウン周波数コンバージョンが実行されて、出力から受信アナログベースバンド信号RxABI、RxABQが得られる。この受信アナログベースバンド信号RxABI、RxABQは受信タイムスロット設定で利得が調整された可変利得アンプPGAI1、PGAI2、PGAI3、PGAQ1、PGAQ2、PGAQ3で増幅された後、RF ICのチップ内のA/D変換器によりディジタル信号に変換される。このディジタル受信信号は、図示されていないベースバンド信号処理LSIへ供給される。
送信状態に設定されたタイムスロットでは、図示されていないベースバンド信号処理LSIからディジタル送信ベースバンド信号がRF ICに供給される。その結果、RF IC内部の図示されていないD/A変換器の出力から、アナログベースバンド送信信号TxABI、TxABQがRF送信信号アナログ信号処理サブユニットTX SPUの送信ミキサーの二つの混合回路TX−MIX_I、TX−MIX_Qの一方の入力に供給される。RF発振器RFVCOのRF発振周波数fRFVCOが中間周波数分周器DIV2(1/NIF)で分周されることによって、中間周波数fIFの信号ΦIFが得られる。このIF信号ΦIFに基づき90°位相シフター90degShiftで形成された90°位相を有する2つのIF送信キャリア信号が二つの混合回路TX−MIX_I、TX−MIX_Qの他方の入力に供給される。その結果、送信ミキサーの混合回路TX−MIX_I、TX−MIX_Qでは、アナログベースバンド送信信号の周波数からIF送信信号への周波数アップコンバージョンが実行されて、加算器からベクトル合成されたひとつのIF送信変調信号が得られる。加算器からのIF送信変調信号はRF送信信号アナログ信号処理サブユニットTX SPUの位相変調成分の送信のためのPMループ回路PM LPを構成する位相比較器PCの一方の入力に供給されている。PMループ回路PM LPでは、位相比較器PCの出力はチャージポンプCPとローパスフィルタLF1を介して送信用発振器TXVCOの制御入力に伝達される。
送信用発振器TXVCOの出力に入力が接続されたバッファアンプBFには、電圧レギュレータVregからの動作電圧が供給されている。送信用電圧制御発振器TXVCOの出力は分周器DIV1(DIV4)(1/2 or 1/4)からRF信号ΦRFが供給されたPMループ用周波数ダウンミキサーDWN_MIX_PMの入力に供給されることによって、DWN_MIX_PMの出力から第1IF送信帰還信号が得られる。送信タイムスロットがGSM方式の場合の位相変調情報は、この第1IF送信帰還信号がスイッチSW_1を介してPMループ回路PM LPを構成する位相比較器PCの他方の入力に供給される。この結果、送信用RF電力増幅器RF_PAの出力である送信信号はGSM方式の正確な位相変調情報を含むようになる。また、送信タイムスロットがGSM方式の場合の送信電力情報(送信用RF電力増幅器RF_PAの増幅ゲイン)は、RF IC内部のランプ信号D/A変換器Ramp DACのランプ出力電圧Vrampで指定される。このランプ出力電圧Vrampが、スイッチSW2を介して10MHzフィルタ(10MHzFilter)に供給される。このフィルタからのランプ出力電圧Vrampと、送信用RF電力増幅器RF_PAの送信電力を検出するパワーカップラーCPLと電力検出回路PDETとからの送信電力検出信号Vdetとが、誤差増幅器Err_Ampに供給される。誤差増幅器Err_Ampの出力からの自動パワー制御電圧Vapcによる電源電圧制御もしくはバイアス電圧制御により、送信用RF電力増幅器RF_PAの増幅ゲインは基地局と携帯通信端末装置との距離に比例して設定される。尚、ランプ信号D/A変換器Ramp DACにベースバンドLSIのようなベースバンド信号処理ユニットから供給されるディジタルランプ入力信号は、送信電力のレベルを示す送信電力レベル指示信号であり、基地局と通信端末機器との距離に比例して送信電力レベルを高く制御するものである。このランプ信号D/A変換器Ramp DACの出力から、アナログのランプ出力電圧Vrampが生成される。
一方、送信タイムスロットがEDGE方式の場合は、加算器からのIF送信変調信号は、位相変調情報だけではなく振幅変調情報も含むことになる。従って、加算器からIF送信変調信号はPMループ回路PM LPを構成する位相比較器PCの一方の入力に供給されるだけではなく、AMループ回路AM LPを構成する振幅比較器ACの一方の入力に供給される。この時には、位相比較器PCの他方の入力には、送信用発振器TXVCOの出力がPMループ用周波数ダウンミキサーDWN_MIX_PMを介して供給されるのではない。むしろ、送信用RF電力増幅器RF_PAの送信電力に関係する情報(RF送信電力レベルRFPLV)が、パワーカップラーCPL、可変利得回路MVGA、AMループ用周波数ダウンミキサーDWN_MIX_AMを介して位相比較器PCの他方の入力に供給されることとなる。また、AMループ回路AM LPを構成する振幅比較器ACの他方の入力にも、送信用RF電力増幅器RF_PAの送信電力に関係する情報(RF送信電力レベルRFPLV)がパワーカップラーCPL、可変利得回路MVGA、AMループ用周波数ダウンミキサーDWN_MIX_AMを介して供給されることとなる。AMループ回路AM LPでは、振幅比較器ACの出力はローパスフィルタLF2、可変利得回路IVGA、電圧・電流変換器V/I、チャージポンプCP、スイッチWS2を介して10MHzフィルタ(10MHzFilter)に供給される。この結果、まずPMループ回路PM LPによって、送信用発振器TXVCOのRF発振出力信号を増幅する送信用RF電力増幅器RF_PAの出力の送信電力信号はEDGE方式の正確な位相変調情報を含むようになる。さらに、AMループ回路AM LPによって、送信用RF電力増幅器RF_PAの出力の送信電力信号はEDGE方式の正確な振幅変調情報を含むようになる。
尚、送信用RF電力増幅器RF_PAの送信電力を検出するパワーカップラーCPLとしては、RF電力増幅器RF_PAの送信電力を電磁気的もしくは容量的に検出するカップラーを採用することができる。このパワーカップラーCPLとしては、それ以外に、カレントセンス形カップラーも採用することができる。このカレントセンス形カップラーでは、RF電力増幅器RF_PAの最終段パワー増幅素子のDC・AC動作電流に比例する小さな検出DC・AC動作電流を検出増幅素子に流すものである。
図16のRF ICでは、ランプ信号D/A変換器Ramp DACのランプ電圧Vrampに応答するAMループ回路AM LPの二つの可変利得回路MVGA、IVGAの利得は逆方向となるように、制御回路CNTLが10ビットのディジタルランプ信号に応答して8ビットの2つの制御信号を生成する。すなわち、ランプ電圧Vrampに応答して可変利得回路MVGAの利得が減少する時には、可変利得回路IVGAの利得が増加することで、二つの可変利得回路MVGA、IVGAの利得の和がほぼ一定となる。この結果、AMループ回路AM LPのオープンループ周波数特性の位相余裕がランプ電圧Vrampに応答して著しく小さくなることを軽減している。
図17は、基地局との通信が位相変調ともに振幅変調を使用するEDGE方式に対応するため図16に示したポーラループ方式の送信方式を採用したRF ICとは、異なるRF ICである。すなわち、図17に示したRF ICは、基地局との通信が位相変調ともに振幅変調を使用するEDGE方式に対応するために、ポーラモジュレータ方式の送信方式を採用しており、RF送信信号アナログ信号処理サブユニットTX SPUがEDGE方式に対応するためのポーラモジュレータ方式で構成されている。
すなわち、送信用変調回路TX_MIX_I、TX_MIX_Qにより形成された送信用中間周波数信号に基づいて送信用RF電力増幅器RF_PAからのRF送信出力信号の振幅を制御する振幅変調ループ制御回路AM_LPは、下記のように構成されている。
このAMループ回路AM LPでは、振幅比較器ACの出力はローパスフィルタLF2、可変利得回路IVGA、電圧・電流変換器V/I、チャージポンプCPを介してバッファアンプBFの出力と送信用電圧制御発振器TXVCOの入力との間に挿入された振幅変調用可変利得増幅器VGAに供給される。AMループ回路AM LPの位相比較器ACの一方の入力端子には、送信用変調回路(TX_MIX_I、TX_MIX_Q)で形成された送信用中間周波数信号が供給されている。この位相比較器ACの他方の入力端子には、送信用RF電力増幅器RF_PAの送信電力に関係する情報(RF送信電力レベルRFPLV)がパワーカップラーCPL、可変利得回路MVGA、AMループ用周波数ダウンミキサーDWN_MIX_AMを介して供給されている。その結果、振幅比較器ACの一方の入力端子のIF信号振幅に他方の入力端子のIF信号振幅が一致するように、バッファアンプBFの出力と送信用電圧制御発振器TXVCOの入力との間に挿入された振幅変調用可変利得増幅器VGAの利得がローパスフィルタLF2、可変利得回路IVGA、電圧・電流変換器V/I、チャージポンプCPを介して振幅比較器ACの出力により制御される。その結果、送信用RF電力増幅器RF_PAの送信電力は、EDGE方式の正確な振幅変調情報を含むことになる。
尚、GSM方式の場合もEDGE方式の場合も、ランプ信号D/A変換器Ramp DACのランプ出力電圧Vrampと、送信用RF電力増幅器203の送信電力を検出するパワーカップラーCPLと電力検出回路PDETとからの送信電力検出信号Vdetとが、誤差増幅器Err_Ampに供給される。誤差増幅器Err_Ampの出力からの自動パワー制御電圧Vapcによる電源電圧制御もしくはバイアス電圧制御により、送信用RF電力増幅器RF_PAの増幅ゲインは基地局と携帯通信端末装置との距離に比例して設定され、APC制御が行われる。
図19は、本発明の一つの実施形態である図1のモバイル端末装置のAFC制御用のD/A変換器315(AFCDAC)の3個のボルテージフォロワ(AMP1、AMP2、AMP3)を構成するCMOSレール・ツー・レール・アンプの他の構成を示す回路図である。図19のCMOSレール・ツー・レール・アンプが図10に示したCMOSレール・ツー・レール・アンプと相違するのは、主としてCMOS出力回路OUT_CKTの構成である。図19のCMOS出力回路OUT_CKTでは、NMOS差動入力回路(NMOS_DA)のNMOSのMN1、MN2の負荷素子としてのPMOSのMP6、MP7は他のPMOSのMP10、MP11と直列に接続されている。また、PMOS差動入力回路(PMOS_DA)のPMOSのMP1、MP2の負荷素子としてのNMOSのMN8、MN9は他のNMOSのMN12、MN13と直列に接続されている。NMOSのMN8、MN9のゲートには第1バイアス電圧Vb1が供給され、NMOSのMN12、MN13のゲートには第2バイアス電圧Vb2が供給され、PMOSのMP10、MP11のゲートには第3バイアス電圧Vb3が供給されている。
従って、NMOS差動入力回路(NMOS_DA)の差動対NMOSのMN1、MN2は主として非反転入力端子(Vinp)と反転入力端子(Vinn)の中間レベル付近から高レベルの差動入力信号に応答してCMOS出力回路(OUT_CKT)のPMOSのMP7の高い導通度により出力端子(Vout)の電圧を外部電源電圧(Vdd_ext)の方向にプルアップする。例えば、反転入力端子(Vinn)と出力端子(Vout)の電圧が低レベルであり、非反転入力端子(Vinp)に比較的高レベルのアナログ入力電圧が供給されると、MN1とMN2とはそれぞれオン状態とオフ状態となり、CMOS出力回路(OUT_CKT)のPMOSのMP7の高い導通度により出力端子(Vout)の電圧を外部電源電圧(Vdd_ext)の方向にプルアップすることができる。逆に、PMOS差動入力回路(PMOS_DA)の差動対PMOSのMP1、MP2は主として非反転入力端子(Vinp)と反転入力端子(Vinn)の中間レベル付近から低レベルの差動入力信号に応答してCMOS出力回路(OUT_CKT)のNMOSのMN9の高い導通度により出力端子(Vout)の電圧を接地電位(GND)の方向にプルダウンする。例えば、反転入力端子(Vinn)と出力端子(Vout)の電圧が高レベルであり、非反転入力端子(Vinp)に比較的低レベルのアナログ入力電圧が供給されると、MP1とMP2とはそれぞれオン状態とオフ状態となり、CMOS出力回路(OUT_CKT)のNMOSのMN9の高い導通度により出力端子(Vout)の電圧を接地電位(GND)の方向にプルダウンすることができる。尚、非反転入力端子(Vinp)と反転入力端子(Vinn)の両入力の電圧が中間レベル付近では、図19のNMOS差動入力回路(NMOS_DA)とPMOS差動入力回路(PMOS_DA)とは共同して反転入力端子(Vinn)と出力端子(Vout)との電圧レベルを非反転入力端子(Vinp)の電圧レベルに追従させるボルテージフォロワ動作を行うものである。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
また、上記の実施形態ではベースバンド信号処理LSI400とアプリケーションプロセッサとはそれぞれ別の半導体チップで構成されているが、別な実施形態ではアプリケーションプロセッサがベースバンド信号処理LSI400の半導体チップに統合された統合ワンチップとされることができる。
100 アンテナ
200 フロントエンドモジュール
300 RFアナログ信号処理集積回路
310 送信受信制御サブユニット
301 RF受信信号アナログ信号処理サブユニット
302 RF送信信号アナログ信号処理サブユニット
314 基準周波数発振器
315 AFC制御用D/A変換器
400 ベースバンド信号処理LSI400
Vdd_ext 外部電源電圧
RVG 基準電圧発生器
Vdd_int 内部安定化電源電圧
VDIV1 第1可変分圧器
AMP1 第1ボルテージフォロワ
AMP2 第2ボルテージフォロワ
VDIV2 第2可変分圧器
AMP3 第3ボルテージフォロワ
NMOS_DA NMOS差動入力回路
PMOS_DA PMOS差動入力回路
OUT_CKT CMOS出力回路
BIAS_CKT バイアス回路
Vinp 非反転入力端子
Vinn 反転出力端子
Vout 出力端子
200 フロントエンドモジュール
300 RFアナログ信号処理集積回路
310 送信受信制御サブユニット
301 RF受信信号アナログ信号処理サブユニット
302 RF送信信号アナログ信号処理サブユニット
314 基準周波数発振器
315 AFC制御用D/A変換器
400 ベースバンド信号処理LSI400
Vdd_ext 外部電源電圧
RVG 基準電圧発生器
Vdd_int 内部安定化電源電圧
VDIV1 第1可変分圧器
AMP1 第1ボルテージフォロワ
AMP2 第2ボルテージフォロワ
VDIV2 第2可変分圧器
AMP3 第3ボルテージフォロワ
NMOS_DA NMOS差動入力回路
PMOS_DA PMOS差動入力回路
OUT_CKT CMOS出力回路
BIAS_CKT バイアス回路
Vinp 非反転入力端子
Vinn 反転出力端子
Vout 出力端子
Claims (9)
- 少なくともベースバンドディジタル信号処理を行うLSIとディジタルインターフェースにより双方向に信号転送を行うRF通信用半導体集積回路は、RF受信信号アナログ信号処理サブユニットと、RF送信信号アナログ信号処理サブユニットとを含み、
前記RF受信信号アナログ信号処理サブユニットはRF受信信号のアナログベースバンド受信信号への周波数ダウンコンバージョンを行い、前記RF送信信号アナログ信号処理サブユニットはアナログベースバンド送信信号のRF送信信号への周波数アップコンバージョンを行い、
前記RF通信用半導体集積回路は、前記RF受信信号アナログ信号処理サブユニットでの前記周波数ダウンコンバージョンと前記RF送信信号アナログ信号処理サブユニットでの前記周波数アップコンバージョンとに使用される高周波信号を生成するための基準周波数信号を生成する基準周波数発振器と、前記LSIから供給されるAFC制御ディジタル入力信号をAFC制御アナログ出力信号に変換して前記基準周波数発振器から生成される前記基準周波数信号の周波数を制御するAFC制御用D/A変換器とを更に含み、
前記AFC制御用D/A変換器は、前記AFC制御ディジタル入力信号の上位ビットに応答してアナログ粗選択電圧を生成する第1可変分圧器と、前記アナログ粗選択電圧の一方の電圧と他方の電圧とがそれぞれ供給される第1ボルテージフォロワと第2ボルテージフォロワと、前記第1ボルテージフォロワの出力電圧と前記第2ボルテージフォロワの出力電圧とが供給され前記AFC制御ディジタル入力信号の下位ビットに応答してアナログ密選択電圧を生成する第2可変分圧器と、前記第2可変分圧器の出力電圧が供給される第3ボルテージフォロワとを含み、
前記AFC制御用D/A変換器の前記第1ボルテージフォロワと前記第2ボルテージフォロワと前記第3ボルテージフォロワの各ボルテージフォロワは、CMOSレール・ツー・レール・アンプにより構成され、
前記CMOSレール・ツー・レール・アンプは、NMOS差動入力回路と、PMOS差動入力回路と、CMOS出力回路と、バイアス回路とで構成され、
前記CMOSレール・ツー・レール・アンプの非反転入力端子は前記NMOS差動入力回路の第1NMOSのゲートと前記PMOS差動入力回路の第1PMOSのゲートとに接続され、前記CMOSレール・ツー・レール・アンプの反転入力端子は出力端子と前記NMOS差動入力回路の第2NMOSのゲートと前記PMOS差動入力回路の第2PMOSのゲートとに接続されている。前記NMOS差動入力回路の前記第1NMOSのソースと前記第2NMOSのソースとは第1電流源トランジスタとしての第3NMOSのドレインに接続され、前記PMOS差動入力回路の前記第1PMOSのソースと前記第2PMOSのソースとは第2電流源トランジスタとしての第3PMOSのドレインに接続され、前記NMOS差動入力回路の前記第1電流源トランジスタとしての前記第3NMOSの電流と前記PMOS差動入力回路の前記第2電流源トランジスタとしての前記第3PMOSの電流とは、前記バイアス回路によりそれぞれ設定され、
前記CMOS出力回路は前記NMOS差動入力回路の前記第1NMOSと前記第2NMOSの少なくとも一方からの第1出力信号に応答して前記出力端子の出力電圧をプルアップする出力PMOSと、前記PMOS差動入力回路の前記第1PMOSと前記第2PMOSの少なくとも一方からの第2出力信号に応答して前記出力端子の前記出力電圧をプルダウンする出力NMOSとを含み、
前記RF通信用半導体集積回路は、電源電圧から略安定に維持された内部安定化電源電圧を生成する基準電圧発生器を更に含み、
前記AFC制御用D/A変換器の前記第1ボルテージフォロワと前記第2ボルテージフォロワと前記第3ボルテージフォロワを構成する前記CMOSレール・ツー・レール・アンプでは、前記NMOS差動入力回路と前記バイアス回路と前記CMOS出力回路とには前記電源電圧が供給され、
前記AFC制御用D/A変換器の少なくとも前記第3ボルテージフォロワを構成する前記CMOSレール・ツー・レール・アンプでは、前記PMOS差動入力回路には前記基準電圧発生器から生成された前記内部安定化電源電圧が供給されるRF通信用半導体集積回路。 - 前記基準電圧発生器から生成された前記内部安定化電源電圧は前記AFC制御用D/A変換器の前記第1可変分圧器に基準電圧として供給される請求項1記載のRF通信用半導体集積回路。
- 前記基準周波数発振器から形成された前記基準周波数信号が一方の入力端子に供給される位相比較器と、前記位相比較器の出力に応答するチャージポンプ回路と、前記チャージポンプ回路の出力に応答するローパスフィルタと、前記ローパスフィルタの制御出力電圧に応答するRF電圧制御発振器と、前記RF電圧制御発振器の出力端子と前記位相比較器の他方の入力端子との間に接続された分周器とを含むことにより周波数シンセサイザを構成するPLL回路と、前記PLL回路の前記RF電圧制御発振器の前記出力端子のRF発振出力信号を利用してRF通信のRF送信信号のためのRF送信周波数信号を生成するRF送信用電圧制御発振器とを具備して、
前記周波数シンセサイザを構成する前記PLL回路は、前記分周器の分周比が変更されることにより平均分周比が整数と分数とを含むフラクショナルPLL回路である請求項1記載のRF通信用半導体集積回路。 - 前記周波数シンセサイザを構成する前記PLL回路は、前記RF電圧制御発振器から生成された前記RF発振出力信号を分周することにより中間周波数信号を生成する中間周波数分周器を含み、
前記RF通信用半導体集積回路は、前記中間周波数分周器から生成される前記中間周波数信号と送信ベースバンド信号とから中間周波送信信号を形成する送信ミキサーと、送信系オフセットPLL回路と、前記RF電圧制御発振器から生成された前記RF発振出力信号を分周することにより分周RF周波数信号を生成するRF分周器とを含み、
前記送信系オフセットPLL回路は、前記送信ミキサーから生成される前記中間周波送信信号が一方の入力端子に供給される位相比較回路と、前記位相比較回路の出力に応答する前記RF送信用電圧制御発振器と、前記RF送信用電圧制御発振器から生成される前記RF送信周波数信号が一方の入力端子に供給され前記RF分周器から生成される前記分周RF周波数信号が他方の入力端子に供給される位相制御帰還用周波数ダウンミキサーとを含み、前記位相制御帰還用周波数ダウンミキサーの出力信号は、前記位相比較回路の他方の入力端子に供給される請求項3記載のRF通信用半導体集積回路。 - 前記RF受信信号アナログ信号処理サブユニットは、RF受信信号を増幅するローノイズアンプと、前記ローノイズアンプによって生成されたRF増幅受信出力信号が供給されることによって受信ベースバンド信号を生成する受信ミキサーとを含み、
前記周波数シンセサイザを構成する前記PLL回路は、前記RF電圧制御発振器から生成される前記発振周波数の前記RF発振出力信号を分周することにより前記受信ミキサーへ供給するRFキャリア信号を形成する第1分周器と、前記第1分周器の出力信号を分周する第2分周器とを含み、
前記RF通信用半導体集積回路がGSM850MHzの周波数帯域もしくはGSM900MHzの周波数帯域の前記RF受信信号を受信する場合には、前記第1分周器から生成された分周出力信号が前記RFキャリア信号として前記受信ミキサーへ伝達されることにより、前記受信ミキサーから前記GSM850MHzの前記周波数帯域もしくは前記GSM900MHzの前記周波数帯域の前記RF受信信号から周波数変換された受信ベースバンド信号が生成され、
前記RF通信用半導体集積回路がDCS1800MHzの周波数帯域もしくはPCS1900MHzの周波数帯域の前記RF受信信号を受信する場合には、前記RF電圧制御発振器から生成される前記発振周波数の前記RF発振出力信号が前記RFキャリア信号として前記受信ミキサーへ伝達されることにより、前記DCS1800MHzの前記周波数帯域もしくは前記PCS1900MHzの前記周波数帯域の前記RF受信信号から周波数変換された受信ベースバンド信号が生成され、
前記RF通信用半導体集積回路がGSM850MHzの周波数帯域もしくはGSM900MHzの周波数帯域の前記RF送信周波数信号を形成する場合には、前記送信ミキサーにより前記中間周波数信号と送信ベースバンド信号とから前記中間周波送信信号が形成され、前記RF分周器として前記第1分周器と前記第2分周器とが動作することにより、前記第2分周器の分周出力信号が前記送信系オフセットPLL回路の前記位相制御帰還用周波数ダウンミキサーの前記他方の入力端子に前記分周RF周波数信号として伝達され、前記送信系オフセットPLL回路にて前記中間周波送信信号が前記GSM850MHzの前記周波数帯域もしくは前記GSM900MHzの前記周波数帯域の前記RF送信周波数信号へ周波数変換され、
前記RF通信用半導体集積回路がDCS1800MHzの周波数帯域もしくはPCS1900MHzの周波数帯域の前記RF送信周波数信号を形成する場合には、前記送信ミキサーにより前記中間周波数信号と送信ベースバンド信号とから前記中間周波送信信号が形成され、前記RF分周器として前記第1分周器が動作することにより、前記第1分周器の分周出力信号が前記送信系オフセットPLL回路の前記位相制御帰還用周波数ダウンミキサーの前記他方の入力端子に前記分周RF周波数信号として伝達され、前記送信系オフセットPLL回路にて前記中間周波送信信号が前記DCS1800MHzの前記周波数帯域もしくは前記PCS1900MHzの前記周波数帯域の前記RF送信周波数信号へ周波数変換される請求項4記載のRF通信用半導体集積回路。 - 前記RF通信用半導体集積回路は、EDGE方式に対応するためのポーラループ方式で構成され、
前記送信系オフセットPLL回路は前記ポーラループ方式の位相変調のための位相ループと前記ポーラループ方式の振幅ループとを含み、
前記送信系オフセットPLL回路の前記位相比較回路と前記RF送信用電圧制御発振器と前記位相制御帰還用周波数ダウンミキサーとは前記位相ループを構成する請求項4から請求項5のいずれかに記載のRF通信用半導体集積回路。 - 前記RF通信用半導体集積回路は、EDGE方式に対応するためのポーラモジュレータ方式で構成され、
前記送信系オフセットPLL回路は前記ポーラモジュレータ方式の位相変調のための位相ループと前記ポーラモジュレータ方式の振幅ループとを含み、
前記送信系オフセットPLL回路の前記位相比較回路と前記RF送信用電圧制御発振器と前記位相制御帰還用周波数ダウンミキサーとは前記位相ループを構成する請求項4から請求項5のいずれかに記載のRF通信用半導体集積回路。 - 前記RF受信信号アナログ信号処理サブユニットは、RF受信信号を増幅するローノイズアンプと、前記ローノイズアンプによって生成されたRF増幅受信出力信号と前記周波数シンセサイザによって生成された受信キャリア信号とが供給されることによって受信ベースバンド信号を生成する受信ミキサーとを含み、
前記RF送信信号アナログ信号処理サブユニットは送信ベースバンド信号が供給される送信ミキサーを含み、前記RF送信信号アナログ信号処理サブユニットに前記周波数シンセサイザによって生成された送信キャリア信号とが供給されることによって、前記RF送信信号アナログ信号処理サブユニットは、RF送信信号を生成する請求項4から請求項5のいずれかに記載のRF通信用半導体集積回路。 - 前記フラクショナルPLL回路は前記平均分周比の前記小数を計算するためのΣΔ変調器を含む請求項4から請求項8のいずれかに記載のRF通信用半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006288356A JP2008109243A (ja) | 2006-10-24 | 2006-10-24 | Rf通信用半導体集積回路 |
US11/877,392 US20080096490A1 (en) | 2006-10-24 | 2007-10-23 | Semiconductor integrated circuit for rf communications |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006288356A JP2008109243A (ja) | 2006-10-24 | 2006-10-24 | Rf通信用半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008109243A true JP2008109243A (ja) | 2008-05-08 |
Family
ID=39318514
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006288356A Withdrawn JP2008109243A (ja) | 2006-10-24 | 2006-10-24 | Rf通信用半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20080096490A1 (ja) |
JP (1) | JP2008109243A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009077025A (ja) * | 2007-09-19 | 2009-04-09 | Renesas Technology Corp | 半導体集積回路 |
JP2013098872A (ja) * | 2011-11-02 | 2013-05-20 | Nippon Dempa Kogyo Co Ltd | 発振器 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006319393A (ja) * | 2005-05-10 | 2006-11-24 | Renesas Technology Corp | 通信用半導体集積回路および無線通信装置 |
US8913051B2 (en) * | 2009-06-30 | 2014-12-16 | Silicon Laboratories Inc. | LCD controller with oscillator prebias control |
US8384395B2 (en) * | 2010-05-06 | 2013-02-26 | Texas Instrument Incorporated | Circuit for controlling temperature and enabling testing of a semiconductor chip |
WO2013077891A1 (en) * | 2011-11-22 | 2013-05-30 | Intel Corporation | Collaborative processor and system performance and power management |
EP2717530B1 (en) * | 2012-05-09 | 2015-09-16 | Huawei Technologies Co., Ltd. | Carrier synchronization method, circuit and system |
US9312866B2 (en) * | 2014-01-27 | 2016-04-12 | Nvidia Corporation | Phase lock loop (PLL/FLL) clock signal generation with frequency scaling to power supply voltage |
JP6358840B2 (ja) * | 2014-04-24 | 2018-07-18 | シャープ株式会社 | 電動粉挽き機 |
CN109980926B (zh) * | 2019-04-30 | 2024-05-14 | 苏州易美新思新能源科技有限公司 | 一种多通道串联电源 |
CN113467565A (zh) * | 2021-07-08 | 2021-10-01 | 海宁奕斯伟集成电路设计有限公司 | 驱动系统、驱动方法、计算机系统和可读介质 |
US11770322B1 (en) * | 2022-04-29 | 2023-09-26 | Allegro Microsystems, Llc | Electronic circuit to communicate information as an electrical current on two wires such that the electrical current is stabilized by measuring a voltage on a transistor within the electronic circuit |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040157571A1 (en) * | 2003-02-07 | 2004-08-12 | Klaas Wortel | Enhanced register based FSK demodulator |
US7603088B2 (en) * | 2003-09-18 | 2009-10-13 | Reveal Imaging, Llc | Multi-channel radiometer imaging system and MMIC chips for use thereof |
US7620119B2 (en) * | 2004-06-29 | 2009-11-17 | Intel Corporation | Communications receiver with digital counter |
US7668526B2 (en) * | 2007-01-16 | 2010-02-23 | Harris Corporation | Frequency mixer using current feedback amplifiers |
-
2006
- 2006-10-24 JP JP2006288356A patent/JP2008109243A/ja not_active Withdrawn
-
2007
- 2007-10-23 US US11/877,392 patent/US20080096490A1/en not_active Abandoned
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009077025A (ja) * | 2007-09-19 | 2009-04-09 | Renesas Technology Corp | 半導体集積回路 |
JP2013098872A (ja) * | 2011-11-02 | 2013-05-20 | Nippon Dempa Kogyo Co Ltd | 発振器 |
Also Published As
Publication number | Publication date |
---|---|
US20080096490A1 (en) | 2008-04-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2008109243A (ja) | Rf通信用半導体集積回路 | |
US7689191B2 (en) | Semiconductor integrated circuit having built-in PLL circuit | |
JP2007259122A (ja) | 通信用半導体集積回路 | |
US7424276B2 (en) | Transmitter and wireless communication apparatus using the transmitter | |
US8064867B2 (en) | RX dual-band mixer | |
US7250802B2 (en) | Clock generator having a 50% duty-cycle | |
US20070164828A1 (en) | Communication semiconductor integrated circuit device and a wireless communication system | |
JP2006261714A (ja) | 通信用半導体集積回路および携帯通信端末 | |
US20040102170A1 (en) | Linearization technique for phase locked loops employing differential charge pump circuitry | |
US7482852B1 (en) | Inductor-less local oscillator buffer | |
JP2006033108A (ja) | Pll回路を内蔵する半導体集積回路 | |
US6975840B2 (en) | Charge pump for an integrated circuit receiver | |
US6819915B2 (en) | Applications of a differential latch | |
US7102399B2 (en) | Low-noise frequency divider | |
JP2007228493A (ja) | 通信用半導体集積回路 | |
US7570122B2 (en) | Low voltage LOGEN | |
JP2008148274A (ja) | Rf通信用半導体集積回路 | |
US7082295B2 (en) | On-chip loop filter for use in a phase locked loop and other applications | |
US9197276B2 (en) | Semiconductor device, radio communication terminal, and method for controlling semiconductor device | |
US11336288B1 (en) | Charge pump with voltage tracking | |
US6980789B2 (en) | Divider module for use in an oscillation synthesizer | |
US20080136498A1 (en) | Method and System for Buffering A Clock Signal | |
US20060091873A1 (en) | Generating a bias voltage | |
JP2007228339A (ja) | 発振回路を内蔵した通信用半導体集積回路 | |
US7725124B2 (en) | Semiconductor device and module having a transceiver with a built-in regulator |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20100105 |