JPH09331251A - 位相同期発振回路 - Google Patents
位相同期発振回路Info
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- JPH09331251A JPH09331251A JP8168245A JP16824596A JPH09331251A JP H09331251 A JPH09331251 A JP H09331251A JP 8168245 A JP8168245 A JP 8168245A JP 16824596 A JP16824596 A JP 16824596A JP H09331251 A JPH09331251 A JP H09331251A
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- circuit
- frequency
- phase
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】外付けの抵抗やコンデンサ等からなるループフ
ィルタを内部に実装し、フィルタ特性の微調整を可能と
し、入力周波数が変動しても各々最適なカットオフ周波
数を有するフィルタの特性を確保できる位相同期発振回
路を提供すること。 【課題を解決するための手段】入力信号のＭ（Ｍ=２，
３，・・・）分周信号と、電圧制御発振回路６の発振信号
のＮ（Ｎ=２，３，・・・）分周信号とを比較回路２により
比較して得られた比較結果信号に対応する制御信号に基
づいて電圧制御発振回路６の発振信号の周波数を制御
し、前記Ｎ分周信号の位相と周波数とを前記Ｍ分周信号
に一致するようになした位相同期発振回路であり、前記
比較結果信号に対応する信号の低域成分を除去するカッ
トオフ周波数の変更が可能で、前記制御信号を出力する
プログラマブル低域ろ波回路５を備える。
ィルタを内部に実装し、フィルタ特性の微調整を可能と
し、入力周波数が変動しても各々最適なカットオフ周波
数を有するフィルタの特性を確保できる位相同期発振回
路を提供すること。 【課題を解決するための手段】入力信号のＭ（Ｍ=２，
３，・・・）分周信号と、電圧制御発振回路６の発振信号
のＮ（Ｎ=２，３，・・・）分周信号とを比較回路２により
比較して得られた比較結果信号に対応する制御信号に基
づいて電圧制御発振回路６の発振信号の周波数を制御
し、前記Ｎ分周信号の位相と周波数とを前記Ｍ分周信号
に一致するようになした位相同期発振回路であり、前記
比較結果信号に対応する信号の低域成分を除去するカッ
トオフ周波数の変更が可能で、前記制御信号を出力する
プログラマブル低域ろ波回路５を備える。
Description
【０００１】
【発明の属する技術分野】本発明は位相同期発振回路に
関し、特に磁気ディスク装置等に使用されている位相同
期発振回路に関する。
関し、特に磁気ディスク装置等に使用されている位相同
期発振回路に関する。
【０００２】
【従来の技術】従来の位相同期発振回路は、図４のブロ
ック図に示すように記憶媒体からの読み出し信号ｍを分
周回路７によりＭ分周した分周信号ｎと、電圧制御発振
（ＶＣＯ）回路１２の発振周波数ｒを分周回路１０でＮ
分周した分周信号ｓとを、位相周波数比較回路８で比較
して、位相周波数誤差信号ｏを得、得られた位相周波数
誤差信号ｏに基づいて誤差信号ｐ、ｑの出力電流又は電
圧を適宜調整するチャージポンプ回路９を設け、誤差信
号ｐ，ｑを、ロー・パス・フィルタであるパッシブ素子
１１に導いて高域成分を除去すると共に電圧制御発振回
路１２の印加電圧を制御することにより、発振周波数を
変化させる。変化した発振周波数は、Ｎ分周されて位相
周波数比較回路８に導かれ、分周回路７のＭ分周信号ｍ
と比較され、位相周波数誤差信号ｏはさらに小さくな
る。このように、フィード・バック制御されるＰＬＬ(P
hase Locked Loop）系によって、分周回路７のＭ分周信
号に発振周波数のＮ分周信号の位相が一致するまで電圧
制御発振回路１２の発振周波数が制御される。分周回路
７、１０の分周数は、例えばフリップフロップの２段接
では４分周、３段接続では８分周され、また４段接続と
ＮＡＮＤゲートの組み合わせにより１０分周されるの
で、分周数の設定は任意に可能である。
ック図に示すように記憶媒体からの読み出し信号ｍを分
周回路７によりＭ分周した分周信号ｎと、電圧制御発振
（ＶＣＯ）回路１２の発振周波数ｒを分周回路１０でＮ
分周した分周信号ｓとを、位相周波数比較回路８で比較
して、位相周波数誤差信号ｏを得、得られた位相周波数
誤差信号ｏに基づいて誤差信号ｐ、ｑの出力電流又は電
圧を適宜調整するチャージポンプ回路９を設け、誤差信
号ｐ，ｑを、ロー・パス・フィルタであるパッシブ素子
１１に導いて高域成分を除去すると共に電圧制御発振回
路１２の印加電圧を制御することにより、発振周波数を
変化させる。変化した発振周波数は、Ｎ分周されて位相
周波数比較回路８に導かれ、分周回路７のＭ分周信号ｍ
と比較され、位相周波数誤差信号ｏはさらに小さくな
る。このように、フィード・バック制御されるＰＬＬ(P
hase Locked Loop）系によって、分周回路７のＭ分周信
号に発振周波数のＮ分周信号の位相が一致するまで電圧
制御発振回路１２の発振周波数が制御される。分周回路
７、１０の分周数は、例えばフリップフロップの２段接
では４分周、３段接続では８分周され、また４段接続と
ＮＡＮＤゲートの組み合わせにより１０分周されるの
で、分周数の設定は任意に可能である。
【０００３】ここで、例えばＭ＝Ｎであれば、読み出し
信号ｍに位相と周波数とが一致した電圧制御発振回路１
２の出力が得られる。Ｎ／Ｍ＝１０に設定すれば、正確
に１０倍の発振周波数が得られる。このＰＬＬ系で大切
な点は、読み出し信号ｍの周波数が変動しても一定の関
係を維持しながら発振回路１２の発振出力ｒが追従する
点である。
信号ｍに位相と周波数とが一致した電圧制御発振回路１
２の出力が得られる。Ｎ／Ｍ＝１０に設定すれば、正確
に１０倍の発振周波数が得られる。このＰＬＬ系で大切
な点は、読み出し信号ｍの周波数が変動しても一定の関
係を維持しながら発振回路１２の発振出力ｒが追従する
点である。
【０００４】パッシブ素子１１は、外付け実装であっ
て、抵抗とコンデンサとを接続した低域ろ波回路から成
り、高周波成分の除去作用がある。
て、抵抗とコンデンサとを接続した低域ろ波回路から成
り、高周波成分の除去作用がある。
【０００５】図４に示した各回路ブロックの内、パッシ
ブ素子１１以外は、すべて集積回路化しているが、この
パッシブ素子１１だけは外付けであるため、実装面積の
縮小が困難であるばかりでなく、外来ノイズを拾い易
く、機械的及び電気的衝撃に弱く、誤動作の原因ともな
っていた。
ブ素子１１以外は、すべて集積回路化しているが、この
パッシブ素子１１だけは外付けであるため、実装面積の
縮小が困難であるばかりでなく、外来ノイズを拾い易
く、機械的及び電気的衝撃に弱く、誤動作の原因ともな
っていた。
【０００６】特開平３ー１３６５２２号公報には、入力
信号の位相及び周波数それぞれと、電圧制御発振器の出
力信号の位相及び周波数それぞれとの比較結果を直流増
幅器で増幅し、増幅出力信号の高域成分をローパスフィ
ルタで除去する位相同期回路において、直流増幅器とロ
ーパスフィルタとの間に、ループ／特性可変用の複数の
チャージポンプと、これらチャージポンプのいずれかを
選択する選択手段を並列に設け、位相同期回路を集積化
した場合に外付けすべき部品点数を大幅に低減する位相
同期回路が開示されている。
信号の位相及び周波数それぞれと、電圧制御発振器の出
力信号の位相及び周波数それぞれとの比較結果を直流増
幅器で増幅し、増幅出力信号の高域成分をローパスフィ
ルタで除去する位相同期回路において、直流増幅器とロ
ーパスフィルタとの間に、ループ／特性可変用の複数の
チャージポンプと、これらチャージポンプのいずれかを
選択する選択手段を並列に設け、位相同期回路を集積化
した場合に外付けすべき部品点数を大幅に低減する位相
同期回路が開示されている。
【０００７】しかしながら、かかる構成においては、複
数のチャージポンプを切り替えるようにしているが、各
チャージポンプの電流値を微調整する手段がなく、最適
調整をするためには、やむなく外付けの抵抗やコンデン
サ等を増やさざるを得ない状態であった。
数のチャージポンプを切り替えるようにしているが、各
チャージポンプの電流値を微調整する手段がなく、最適
調整をするためには、やむなく外付けの抵抗やコンデン
サ等を増やさざるを得ない状態であった。
【０００８】更に、特開昭６３ー２２７１２０号公報に
開示されているクロック抽出回路においては、入力され
るクロック成分の周波数変動が考慮されていないため、
ループ・フィルタとして唯一つのスイッチド・キャパシ
タ・フィルタしか用意されておらず、入力周波数に応じ
た最適フィルタをループ系に使用できないという難点が
ある。
開示されているクロック抽出回路においては、入力され
るクロック成分の周波数変動が考慮されていないため、
ループ・フィルタとして唯一つのスイッチド・キャパシ
タ・フィルタしか用意されておらず、入力周波数に応じ
た最適フィルタをループ系に使用できないという難点が
ある。
【０００９】
【発明が解決しようとする課題】そこで、本発明の目的
は、外付けの抵抗やコンデンサ等からなるループフィル
タを内部に実装し、フィルタ特性の微調整を可能とし、
入力周波数が変動しても各々最適なカットオフ周波数を
有するフィルタの特性を確保できる位相同期発振回路を
提供することにある。
は、外付けの抵抗やコンデンサ等からなるループフィル
タを内部に実装し、フィルタ特性の微調整を可能とし、
入力周波数が変動しても各々最適なカットオフ周波数を
有するフィルタの特性を確保できる位相同期発振回路を
提供することにある。
【００１０】
【課題を解決するための手段】前述の課題を解決するた
め本発明による位相同期発振回路は、入力信号のＭ（Ｍ
=２，３，・・・）分周信号と、電圧制御発振回路の発振信
号のＮ（Ｎ=２，３，・・・）分周信号とを比較回路により
比較して得られた比較結果信号に対応する制御信号に基
づいて前記電圧制御発振回路の発振信号の周波数を制御
し、前記Ｎ分周信号の位相と周波数とを前記Ｍ分周信号
に一致するようになした位相同期発振回路において、前
記比較結果信号に対応する信号の低域成分を除去するカ
ットオフ周波数の変更が可能で、前記制御信号を出力す
るプログラマブル低域ろ波回路を備えて構成される。
め本発明による位相同期発振回路は、入力信号のＭ（Ｍ
=２，３，・・・）分周信号と、電圧制御発振回路の発振信
号のＮ（Ｎ=２，３，・・・）分周信号とを比較回路により
比較して得られた比較結果信号に対応する制御信号に基
づいて前記電圧制御発振回路の発振信号の周波数を制御
し、前記Ｎ分周信号の位相と周波数とを前記Ｍ分周信号
に一致するようになした位相同期発振回路において、前
記比較結果信号に対応する信号の低域成分を除去するカ
ットオフ周波数の変更が可能で、前記制御信号を出力す
るプログラマブル低域ろ波回路を備えて構成される。
【００１１】ここで、前記プログラマブル低域ろ波回路
は、複数ビットのデジタル信号の設定値によりカットオ
フ周波数を変更する機能を有し、また前記比較回路と前
記プログラマブル低域ろ波回路の間にチャージポンプ回
路が設けられる。
は、複数ビットのデジタル信号の設定値によりカットオ
フ周波数を変更する機能を有し、また前記比較回路と前
記プログラマブル低域ろ波回路の間にチャージポンプ回
路が設けられる。
【００１２】
【発明の実施の形態】本発明の一実施の形態のブロック
図を示す図１のブロック図を参照すると、この位相同期
発振回路は、外付せず、内蔵したプログラマブル低域ろ
波回路５を備えている点が、図４の従来のブロック図と
相違しており、この他は図４のブロック構成と共通して
いる。
図を示す図１のブロック図を参照すると、この位相同期
発振回路は、外付せず、内蔵したプログラマブル低域ろ
波回路５を備えている点が、図４の従来のブロック図と
相違しており、この他は図４のブロック構成と共通して
いる。
【００１３】本実施の形態の位相同期発振回路におい
て、入力信号ａはＭ分周回路１に入力され、Ｎ分周回路
４からの出力信号ＩとＭ分周回路１からの出力信号ｂと
は位相周波数比較回路２に入力される。位相周波数比較
回路２から出力された位相周波数誤差信号ｃはチャージ
ポンプ回路３に入力される。チャージポンプ回路３から
出力された誤差信号ｄと誤差信号ｅと、制御信号ｆ、制
御信号ｇ、制御信号ｈとは、プログラマブル低域ろ波回
路５に入力され、プログラマブル低域ろ波回路５から出
力された誤差信号ｉ、誤差信号ｊは、電圧制御発振回路
１２に入力され、電圧制御発振回路６からの出力信号ｋ
はＮ分周回路４に入力される。
て、入力信号ａはＭ分周回路１に入力され、Ｎ分周回路
４からの出力信号ＩとＭ分周回路１からの出力信号ｂと
は位相周波数比較回路２に入力される。位相周波数比較
回路２から出力された位相周波数誤差信号ｃはチャージ
ポンプ回路３に入力される。チャージポンプ回路３から
出力された誤差信号ｄと誤差信号ｅと、制御信号ｆ、制
御信号ｇ、制御信号ｈとは、プログラマブル低域ろ波回
路５に入力され、プログラマブル低域ろ波回路５から出
力された誤差信号ｉ、誤差信号ｊは、電圧制御発振回路
１２に入力され、電圧制御発振回路６からの出力信号ｋ
はＮ分周回路４に入力される。
【００１４】次に、例えば、ディスク装置が読み出しを
開始する場合、制御信号ｆ、制御信号ｇ、制御信号ｈ
は、プログラマブル低域ろ波回路５に周波数帯域に関す
るデータを入力する。この設定が完了すると、媒体から
の読み出し信号ａと電圧制御発振回路６の分周出力Ｉと
の位相と周波数とを比較し、チャージポンプ回路３から
は誤差信号ｄと誤差信号ｅとが出力され、プログラマブ
ル低域ろ波回路５に入力され、高周波成分を除去する。
開始する場合、制御信号ｆ、制御信号ｇ、制御信号ｈ
は、プログラマブル低域ろ波回路５に周波数帯域に関す
るデータを入力する。この設定が完了すると、媒体から
の読み出し信号ａと電圧制御発振回路６の分周出力Ｉと
の位相と周波数とを比較し、チャージポンプ回路３から
は誤差信号ｄと誤差信号ｅとが出力され、プログラマブ
ル低域ろ波回路５に入力され、高周波成分を除去する。
【００１５】プログラマブル低域ろ波回路５は、チャー
ジポンプ回路３からの誤差信号ｄ、ｅに基づいて、電圧
制御発振回路６を電圧を制御する誤差信号ｉ，ｊを出力
する際に、デジタル値である制御信号ｆ，ｇ，ｈによ
り、最適なカットオフ周波数を備えたフィルタが選択さ
れる。制御信号ｆ，ｇ，ｈは、外部の一時記憶手段から
供給される。入力信号ａの周波数に応じて制御する場合
には、周波数弁別器と弁別によりデジタル値を設定する
デコーダとが必要である。
ジポンプ回路３からの誤差信号ｄ、ｅに基づいて、電圧
制御発振回路６を電圧を制御する誤差信号ｉ，ｊを出力
する際に、デジタル値である制御信号ｆ，ｇ，ｈによ
り、最適なカットオフ周波数を備えたフィルタが選択さ
れる。制御信号ｆ，ｇ，ｈは、外部の一時記憶手段から
供給される。入力信号ａの周波数に応じて制御する場合
には、周波数弁別器と弁別によりデジタル値を設定する
デコーダとが必要である。
【００１６】図１のプログラマブル低域ろ波回路のフィ
ルタの一例が図２に示されている。図２において、ＬＰ
Ｆ（ローパスフィルタ）は、多重帰還一低域通過回路と
し、オクターブ１２ｄＢの減衰特性を有し、カットオフ
周波数を３段階に切り替える機能を有し、入力端子２１
と、節点２３との間に、アナログスイッチ３０と抵抗４
０との直列回路と、アナログスイッチ３１と抵抗４１と
の直列回路と、アナログスイッチ３２と抵抗４２との直
列回路とを並列接続し、節点２３と節点２４との間にも
アナログスイッチ３０と抵抗６０との直列回路、アナロ
グスイッチ３１と抵抗６１との直列回路、アナログスイ
ッチ３２と抵抗６２との直列回路を並列接続し、出力端
子２２と節点２３との間にも、アナログスイッチ３０と
抵抗５０との直列回路、アナログスイッチ３１と抵抗５
１との直列回路、アナログスイッチ３２と抵抗５２との
直列回路を並列接続し、更に出力端子２２と逆相入力端
子２４との間に、アナログスイッチ３０とコンデンサ７
０との直列回路、アナログスイッチ３１とコンデンサ７
１との直列回路、アナログスイッチ３２とコンデンサ７
２との直列回路を並列接続し、節点２３と接地との間
に、アナログスイッチ３０とコンデンサ８０との直列回
路、アナログスイッチ３１とコンデンサ８１との直列回
路、アナログスイッチ３２とコンデンサ８２との直列回
路を並列接続し、逆相入力端子２４と接地の正相入力端
子２５とを入力とし、出力端子２２を出力とする演算増
幅器２０を設ける。
ルタの一例が図２に示されている。図２において、ＬＰ
Ｆ（ローパスフィルタ）は、多重帰還一低域通過回路と
し、オクターブ１２ｄＢの減衰特性を有し、カットオフ
周波数を３段階に切り替える機能を有し、入力端子２１
と、節点２３との間に、アナログスイッチ３０と抵抗４
０との直列回路と、アナログスイッチ３１と抵抗４１と
の直列回路と、アナログスイッチ３２と抵抗４２との直
列回路とを並列接続し、節点２３と節点２４との間にも
アナログスイッチ３０と抵抗６０との直列回路、アナロ
グスイッチ３１と抵抗６１との直列回路、アナログスイ
ッチ３２と抵抗６２との直列回路を並列接続し、出力端
子２２と節点２３との間にも、アナログスイッチ３０と
抵抗５０との直列回路、アナログスイッチ３１と抵抗５
１との直列回路、アナログスイッチ３２と抵抗５２との
直列回路を並列接続し、更に出力端子２２と逆相入力端
子２４との間に、アナログスイッチ３０とコンデンサ７
０との直列回路、アナログスイッチ３１とコンデンサ７
１との直列回路、アナログスイッチ３２とコンデンサ７
２との直列回路を並列接続し、節点２３と接地との間
に、アナログスイッチ３０とコンデンサ８０との直列回
路、アナログスイッチ３１とコンデンサ８１との直列回
路、アナログスイッチ３２とコンデンサ８２との直列回
路を並列接続し、逆相入力端子２４と接地の正相入力端
子２５とを入力とし、出力端子２２を出力とする演算増
幅器２０を設ける。
【００１７】ここで、共通の参照数字で示したアナログ
スイッチは、構成上は別々となるが、制御信号により導
通・非導通動作は共通する。各抵抗の抵抗値、各コンデ
ンサの容量値は、カットオフ周波数や増幅度等により算
出されるが、公知であるので、ここでは詳述しない。
スイッチは、構成上は別々となるが、制御信号により導
通・非導通動作は共通する。各抵抗の抵抗値、各コンデ
ンサの容量値は、カットオフ周波数や増幅度等により算
出されるが、公知であるので、ここでは詳述しない。
【００１８】アナログスイッチ３０が導通する場合は、
他のアナログスイッチ３１、３２は非導通となり、アナ
ログスイッチ３１が導通する場合は他のアナログスイッ
チ３０、３２は非導通となり、アナログスイッチ３２が
導通する場合は、他のアナログスイッチ３０、３１は非
導通となっている。
他のアナログスイッチ３１、３２は非導通となり、アナ
ログスイッチ３１が導通する場合は他のアナログスイッ
チ３０、３２は非導通となり、アナログスイッチ３２が
導通する場合は、他のアナログスイッチ３０、３１は非
導通となっている。
【００１９】図３には、このようなアナログスイッチの
制御回路が示されており、この回路は、論理入力端子１
４、１５と、アナログスイッチ３０を制御するための出
力端子９０、アナログスイッチ３１を制御するための出
力端子９１、アナログスイッチ３２を制御するための出
力端子９２と、入力端子１４、１５の入力信号をそれぞ
れ反転するインバータ１７、１８と、入力端子１４、１
５の入力信号を２入力とするＮＡＮＤゲート２９と、イ
ンバータ１７の出力と入力端子１５の入力信号とを２入
力とするＮＡＮＤゲート２８と、インバータ１８の出力
と入力端子１４の入力信号とを２入力とするＮＡＮＤゲ
ート２６と、インバータ１７、１８の２出力を２入力と
するＮＡＮＤゲート２７とを備える。
制御回路が示されており、この回路は、論理入力端子１
４、１５と、アナログスイッチ３０を制御するための出
力端子９０、アナログスイッチ３１を制御するための出
力端子９１、アナログスイッチ３２を制御するための出
力端子９２と、入力端子１４、１５の入力信号をそれぞ
れ反転するインバータ１７、１８と、入力端子１４、１
５の入力信号を２入力とするＮＡＮＤゲート２９と、イ
ンバータ１７の出力と入力端子１５の入力信号とを２入
力とするＮＡＮＤゲート２８と、インバータ１８の出力
と入力端子１４の入力信号とを２入力とするＮＡＮＤゲ
ート２６と、インバータ１７、１８の２出力を２入力と
するＮＡＮＤゲート２７とを備える。
【００２０】ここで、ＮＡＮＤゲート２６の出力端子９
０の論理レベルは、入力端子１４、１５の論理レベルが
[１、０]の時だけ[０]となるため、この０レベル信号に
よりアナログスイッチ３０のみを導通となす。ＮＡＮＤ
ゲート２８の出力端子９１の論理レベルは、入力端子１
４、１５の論理レベルが[０，１]の時だけ[０]となるた
め、この信号によりアナログスイッチ３１のみを導通と
なす。また、ＮＡＮＤゲート２９の出力端子９２の論理
レベル[０]は、入力端子１４、１５の論理レベルが
[１，１]の時となるため、この信号によりアナログスイ
ッチ３２を導通させる。
０の論理レベルは、入力端子１４、１５の論理レベルが
[１、０]の時だけ[０]となるため、この０レベル信号に
よりアナログスイッチ３０のみを導通となす。ＮＡＮＤ
ゲート２８の出力端子９１の論理レベルは、入力端子１
４、１５の論理レベルが[０，１]の時だけ[０]となるた
め、この信号によりアナログスイッチ３１のみを導通と
なす。また、ＮＡＮＤゲート２９の出力端子９２の論理
レベル[０]は、入力端子１４、１５の論理レベルが
[１，１]の時となるため、この信号によりアナログスイ
ッチ３２を導通させる。
【００２１】ＮＡＮＤゲート２７の出力端子１６の論理
レベル[０]は、入力端子１４、１５の論理レベル[０，
０]の時であり、この信号は、この回路のループ系を解
除し、電圧制御発振回路１２をフリーランニングさせて
みる場合等に使用される。
レベル[０]は、入力端子１４、１５の論理レベル[０，
０]の時であり、この信号は、この回路のループ系を解
除し、電圧制御発振回路１２をフリーランニングさせて
みる場合等に使用される。
【００２２】出力端子９０、９１、９２でそれぞれアナ
ログスイッチ３０、３１、３２を制御するには、ドライ
バが必要であるが、図示はしない。
ログスイッチ３０、３１、３２を制御するには、ドライ
バが必要であるが、図示はしない。
【００２３】本実施の形態によれば、２ビットの制御信
号を組み合わせるだけで、フィルタを３種類に変更でき
る利点がある。さらに、ビット数を増加させることによ
り、実質的にフィルタ数を増加させることができる。
号を組み合わせるだけで、フィルタを３種類に変更でき
る利点がある。さらに、ビット数を増加させることによ
り、実質的にフィルタ数を増加させることができる。
【００２４】図２に示した回路は、コンデンサを除外す
ると、アナログＩＣとして全て集積化が可能であり、ま
た図３の論理回路はデジタルＩＣとして全て集積化が可
能である。
ると、アナログＩＣとして全て集積化が可能であり、ま
た図３の論理回路はデジタルＩＣとして全て集積化が可
能である。
【００２５】本実施の形態によれば、フィルタの回路構
成やフィルタの制御回路等を半導体基板内に集積化でき
るため、外部からのノイズや衝撃に強く、また実装面積
の削減、小型、高性能化を図ることができる。
成やフィルタの制御回路等を半導体基板内に集積化でき
るため、外部からのノイズや衝撃に強く、また実装面積
の削減、小型、高性能化を図ることができる。
【００２６】
【発明の効果】以上説明したように、本発明の位相同期
発振回路は、プログラマブルな低域ろ波回路を有するた
め、入力信号の周波数が変動しても、適切なカットオフ
周波数を有するフィルタを通して電圧制御発振回路を制
御できることにより、上述した課題が悉く解決される。
発振回路は、プログラマブルな低域ろ波回路を有するた
め、入力信号の周波数が変動しても、適切なカットオフ
周波数を有するフィルタを通して電圧制御発振回路を制
御できることにより、上述した課題が悉く解決される。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】本発明の実施形態のフィルタの一例を示す回路
図である。
図である。
【図３】本発明の実施形態のフィルタの制御回路の一例
を示す回路図である。
を示す回路図である。
【図４】従来の位相同期発振回路の一例を示すブロック
図である。
図である。
１、４、７、１０ 分周回路 ２、８ 位相周波数比較回路 ３、９ チャージポンプ回路 ５ プログラマブル低域ろ波回路 ６、１２ 電圧制御発振回路
Claims (3)
- 【請求項１】入力信号のＭ（Ｍ=２，３，・・・）分周信号
と、電圧制御発振回路の発振信号のＮ（Ｎ=２，３，・・
・）分周信号とを比較回路により比較して得られた比較
結果信号に対応する制御信号に基づいて前記電圧制御発
振回路の発振信号の周波数を制御し、前記Ｎ分周信号の
位相と周波数とを前記Ｍ分周信号に一致するようになし
た位相同期発振回路において、前記比較結果信号に対応
する信号の低域成分を除去するカットオフ周波数の変更
が可能で、前記制御信号を出力するプログラマブル低域
ろ波回路を備えて成ることを特徴とする位相同期発振回
路。 - 【請求項２】前記プログラマブル低域ろ波回路は、複数
ビットのデジタル信号の設定値によりカットオフ周波数
を変更する機能を有する請求項１に記載の位相同期発振
回路。 - 【請求項３】前記比較回路と前記プログラマブル低域ろ
波回路の間にチャージポンプ回路が設けられている請求
項１に記載の位相同期発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8168245A JPH09331251A (ja) | 1996-06-07 | 1996-06-07 | 位相同期発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8168245A JPH09331251A (ja) | 1996-06-07 | 1996-06-07 | 位相同期発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09331251A true JPH09331251A (ja) | 1997-12-22 |
Family
ID=15864457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8168245A Pending JPH09331251A (ja) | 1996-06-07 | 1996-06-07 | 位相同期発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09331251A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7279991B2 (en) | 2004-07-13 | 2007-10-09 | Renesas Technology Corp. | Semiconductor integrated circuit with PLL circuit |
| JP2007336284A (ja) * | 2006-06-15 | 2007-12-27 | Alps Electric Co Ltd | Ｐｌｌ回路 |
| US7358800B2 (en) * | 2004-04-30 | 2008-04-15 | Industrial Technology Research Institute | Programmable/tunable active RC filter |
| CN109314519A (zh) * | 2018-09-14 | 2019-02-05 | 深圳市汇顶科技股份有限公司 | 计算机可读存储介质、快速启动时钟系统及其控制方法 |
| WO2020030534A1 (en) * | 2018-08-10 | 2020-02-13 | Imperial College Of Science, Technology And Medicine | Tunable electronic filter |
-
1996
- 1996-06-07 JP JP8168245A patent/JPH09331251A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7358800B2 (en) * | 2004-04-30 | 2008-04-15 | Industrial Technology Research Institute | Programmable/tunable active RC filter |
| US7279991B2 (en) | 2004-07-13 | 2007-10-09 | Renesas Technology Corp. | Semiconductor integrated circuit with PLL circuit |
| JP2007336284A (ja) * | 2006-06-15 | 2007-12-27 | Alps Electric Co Ltd | Ｐｌｌ回路 |
| WO2020030534A1 (en) * | 2018-08-10 | 2020-02-13 | Imperial College Of Science, Technology And Medicine | Tunable electronic filter |
| CN109314519A (zh) * | 2018-09-14 | 2019-02-05 | 深圳市汇顶科技股份有限公司 | 计算机可读存储介质、快速启动时钟系统及其控制方法 |
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