JP2017195543A - 信号生成回路および信号生成方法 - Google Patents

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Abstract

【課題】ＳＣＦ型のフィルタを用いた信号生成回路において、安定的に発振を始める、または、位相ロックまでの時間を短縮する。
【解決手段】信号生成回路は、制御電圧に応じた周波数の信号を生成する電圧制御発振器と、電圧制御発振器によって生成された信号を分周することにより分周信号を生成する分周器と、基準発振器で生成された基準クロック信号と分周器によって生成された分周信号とを比較する位相比較器と、位相比較器における比較結果に応じた電流を出力するチャージポンプと、チャージポンプによって出力された電流に応じた電圧を生成するループフィルタと、ループフィルタによって生成された電圧をサンプリングすることにより、定常状態における電圧制御発振器の制御電圧を生成するスイッチトキャパシタフィルタと、電圧制御発振器の制御電圧の初期値を与える初期値印加回路と、を備える。
【選択図】図１

Description

本発明は、信号生成回路および信号生成方法に関する。
各種通信装置やＬＳＩなどでは、基準クロックの周波数変換のためにＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）やＣＤＲ（Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）などのクロック生成回路が用いられる。近年、データ伝送やＬＳＩ信号処理の高速化により、クロック生成回路で生成されるクロックには従来以上の低ジッタ化が求められている。クロック生成回路のジッタが発生する要因の一つとして、位相同期のための基準クロックが電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ、以下ＶＣＯと称す）の制御信号を変動させるリファレンスリークが挙げられる。リファレンスリークを抑えるために、ＶＣＯの制御電圧をノッチフィルタやローパスフィルタなどのフィルタに通す手法が提案されている。しかしながら、そのようなフィルタは抵抗やキャパシタといった受動素子で構成されることが多く、半導体プロセスのばらつきの影響により帯域が変動してしまい十分にリファレンスリークを抑えることができない場合がある。
クロック生成回路のフィルタの帯域変動を抑える技術の一つとして、特許文献１には、複数の容量比および容量の切り替え周波数のみでフィルタ帯域が決まるスイッチトキャパシタフィルタ（Ｓｗｉｔｃｈｅｄ Ｃａｐａｃｉｔｏｒ Ｆｉｌｔｅｒ、以下ＳＣＦと称す）型のフィルタが提案されている。ＳＣＦ型のフィルタを使った手法では、比較的大きいチップ間ばらつき・半導体ウェハ間ばらつきに対して容量の相対比が変動しないため、フィルタの帯域が変動しにくいという利点がある。
特開平６−２９１６４４号公報
しかしながら、特許文献１に記載された手法では、初期電荷は与えられていない。したがって、初期状態でＶＣＯが発振していないと、ＶＣＯの制御電圧が低いレベルに固定され、安定的に発振できなくなる虞がある。
本発明はこうした課題に鑑みてなされたものであり、その目的は、ＳＣＦ型のフィルタを用いた信号生成回路において、安定的に発振を始めることができる、または、位相ロックまでの時間を短縮することができる信号生成技術の提供にある。
本発明のある態様は信号生成回路に関する。この信号生成回路は、制御電圧に応じた周波数の信号を生成する電圧制御発振器と、電圧制御発振器によって生成された信号を分周することにより分周信号を生成する分周器と、基準発振器で生成された基準クロック信号と分周器によって生成された分周信号とを比較する位相比較器と、位相比較器における比較結果に応じた電流を出力するチャージポンプと、チャージポンプによって出力された電流に応じた電圧を生成するループフィルタと、ループフィルタによって生成された電圧をサンプリングすることにより、定常状態における電圧制御発振器の制御電圧を生成するスイッチトキャパシタフィルタと、電圧制御発振器の制御電圧の初期値を与える初期値印加回路と、を備える。
本発明によれば、ＳＣＦ型のフィルタを用いた信号生成回路において、安定的に発振を始めることができる、または、位相ロックまでの時間を短縮することができる。
クロック生成回路の機能および構成を示すブロック図。 クロック生成回路の部材の詳細を示す回路図。 フィルタの周波数特性を示すグラフ。 クロック生成回路における一連の処理の流れを示すフローチャート。 フローチャートに対応するタイミングチャート。 クロック生成回路の機能および構成を示すブロック図。 クロック生成回路における一連の処理の流れを示すフローチャート。 フローチャートに対応するタイミングチャート。
以下、図面を参照して本発明の実施の形態を説明する。ただし、本発明の実施の形態は以下の実施の形態に限定されるものではない。各図面に示される同一または同等の構成要素、部材、処理、信号には、同一の符号を付するものとし、適宜重複した説明は省略する。また、各図面において説明上重要ではない部材の一部は省略して表示する。また、電圧、電流あるいは抵抗などに付された符号は、必要に応じてそれぞれの電圧値、電流値あるいは抵抗値を表すものとして用いることがある。
実施の形態では、ＰＬＬの帰還路にチャージポンプおよびループフィルタを設けることで位相の比較結果を電圧に変換する。さらに、ループフィルタの後段には、チャージポンプで発生するスイッチングノイズを低減または除去するためのスイッチトキャパシタフィルタが設けられる。このスイッチトキャパシタフィルタのサンプリングクロックは、ＰＬＬの出力信号すなわちＶＣＯの出力信号から与えられる。そして、ＰＬＬへの電源投入直後の初期状態においては、ＶＣＯはＳＣＦの出力ではなく他のより高くかつより安定的な電位を有する信号を制御信号として使用する。これにより、ＳＣＦを使用することによる初期状態での不安定性を回避することができる。
（第１の実施の形態）
図１（ａ）は、第１の実施の形態に係るクロック生成回路１００の機能および構成を示すブロック図である。クロック生成回路１００は、基準発振器１０１と、位相比較器１０２と、チャージポンプ１０３と、ループフィルタ１０４と、ローパスフィルタ１０５と、ＶＣＯ１０６と、第一可変分周器１０７と、第二可変分周器１０８と、初期値印加回路１２０と、を備える。クロック生成回路１００は基本的に、ＶＣＯ１０６の出力と基準クロックとを比較してＶＣＯ１０６にフィードバックするＰＬＬの構成を有する。
基準発振器１０１は基準クロック信号Ｓ２を生成し、位相比較器１０２に出力する。位相比較器１０２は、基準発振器１０１で生成された基準クロック信号Ｓ２の位相と後述する第二可変分周器１０８によって生成された第２分周信号Ｓ４の位相とを比較する。チャージポンプ１０３は、位相比較器１０２における位相の比較結果を積分することで該比較結果に応じた比較電流Ｉ２をループフィルタ１０４に出力する。ループフィルタ１０４は、チャージポンプ１０３によって出力された比較電流Ｉ２に応じたポンプ電圧Ｖ２を生成し、ローパスフィルタ１０５に出力する。ループフィルタ１０４は、チャージポンプ１０３の出力をループ帯域に制限する。ローパスフィルタ１０５はＳＣＦであり、ループフィルタ１０４の出力からチャージポンプ１０３で発生するスイッチングノイズを抑制または除去することでＶＣＯ１０６の制御信号Ｓ６を生成する。ローパスフィルタ１０５は生成された制御信号Ｓ６をＶＣＯ１０６に出力する。
なお、ローパスフィルタ１０５は、位相比較器１０２の入力クロックに同期したスイッチングノイズを除去する機能を有する他のタイプのフィルタ、例えばノッチフィルタなどのバンドエリミネーションフィルタで置き換えられてもよい。
ＶＣＯ１０６は、定常状態において、ローパスフィルタ１０５によって生成された制御信号Ｓ６の電圧を制御電圧として取得し、該制御電圧に応じた出力信号Ｓ８を生成して出力する。より具体的には、ＶＣＯ１０６は、該制御電圧に応じた周波数を有する出力信号Ｓ８を生成する。ＶＣＯ１０６によって生成された出力信号Ｓ８はクロック生成回路１００の出力信号として外部に出力されると共に、第一可変分周器１０７および初期値印加回路１２０に提供される。第一可変分周器１０７は、ＶＣＯ１０６によって生成された出力信号Ｓ８を所定の第１分周数で分周することにより第１分周信号Ｓ１０を生成し、ローパスフィルタ１０５および第二可変分周器１０８に出力する。第二可変分周器１０８は、第一可変分周器１０７から取得した第１分周信号Ｓ１０を所定の第２分周数で分周することにより第２分周信号Ｓ４を生成し、位相比較器１０２に出力する。
なお、本実施の形態では第一可変分周器１０７と第二可変分周器１０８とが直列に接続されているが、ローパスフィルタ１０５および位相比較器１０２のそれぞれに所望の周波数のクロック信号を提供できる他の構成で置き換えられてもよい。例えば、ローパスフィルタ１０５にクロック信号を提供するための第一可変分周器と位相比較器１０２にクロック信号を提供するための第二可変分周器とが並列に設けられてもよい。また、第一可変分周器１０７、第二可変分周器１０８はそれぞれ固定の分周器であってもよい。また、本実施の形態では分周器を２つ用いているが、これに限られず、それらの機能をひとつにまとめたひとつの分周器を備えてもよい。
初期値印加回路１２０は、クロック生成回路１００の動作の初期状態において、ＶＣＯ１０６を制御するための制御電圧または制御電流の初期値を与える。初期値印加回路１２０は、初期値生成回路１０９と、周波数検出器１１０と、印加スイッチＳＷ１１と、を含む。初期値生成回路１０９は、制御電圧の初期値を生成する。初期値生成回路１０９は、初期値となる所定電圧を生成する定電圧源であってもよい。初期値生成回路１０９は、生成された初期値を印加スイッチＳＷ１１の一端に印加する。印加スイッチＳＷ１１の他端はローパスフィルタ１０５に接続されている。周波数検出器１１０は、定常状態において印加スイッチＳＷ１１をオフ状態とし、クロック生成回路１００が定常状態に至るまでの期間において印加スイッチＳＷ１１をオンする制御回路として機能する。周波数検出器１１０は、クロック生成回路１００のパワーオンを契機として印加スイッチＳＷ１１をオンする。その後、周波数検出器１１０は出力信号Ｓ８の周波数を監視し、その周波数が所定のしきい値を超えると印加スイッチＳＷ１１をオフする。このしきい値は、クロック生成回路１００の公称の出力周波数を基に設定されてもよいし、定常状態における出力信号Ｓ８の周波数を基に設定されてもよい。周波数検出器１１０は周波数検出信号Ｓ１２を生成して印加スイッチＳＷ１１の制御端子に出力する。一例では、周波数検出信号Ｓ１２がアサートされる（すなわちハイレベルとなる）と印加スイッチＳＷ１１はオンされ、ネゲートされる（すなわちローレベルとなる）と印加スイッチＳＷ１１はオフされる。しかしながら、周波数検出信号Ｓ１２のレベルと印加スイッチＳＷ１１のオンオフとの関係はこれに限られず、他の態様であってもよい。
図２（ａ）は、図１（ａ）のいくつかの部材の詳細を示す回路図である。図２（ａ）には、電流出力型のチャージポンプ１０３を用いた場合のＳＣＦ型のローパスフィルタ１０５の構成例が示される。チャージポンプ１０３は、第１定電流源２１０と、第１スイッチ２１２と、第２スイッチ２１４と、第２定電流源２１６と、を含む。第１定電流源２１０、第１スイッチ２１２、第２スイッチ２１４、第２定電流源２１６はこの順に直列に接続される。第１定電流源２１０の一端には電源電圧が印加され、他端は第１スイッチ２１２の一端に接続される。第２定電流源２１６の一端は接地され、他端は第２スイッチ２１４の一端に接続される。第１スイッチ２１２および第２スイッチ２１４は位相比較器１０２から出力される比較結果を表す信号により制御される。第１スイッチ２１２および第２スイッチ２１４の制御は、公知のＰＬＬで使用される位相比較技術により実現されてもよい。
ループフィルタ１０４は、第１抵抗２１８と、第１キャパシタ２２０と、を含む。第１抵抗２１８の一端は、第１スイッチ２１２の他端と第２スイッチ２１４の他端との接続ノードに接続される。第１抵抗２１８の他端は第１キャパシタ２２０の一端と接続される。第１キャパシタ２２０の他端は接地される。
ローパスフィルタ１０５は、ループフィルタ１０４によって生成されたポンプ電圧Ｖ２をサンプリングすることにより、定常状態におけるＶＣＯ１０６の制御電圧を生成する。このサンプリングのサンプリングクロックは、ＶＣＯ１０６によって生成された出力信号Ｓ８に基づく。より具体的には、出力信号Ｓ８を分周して生成される第１分周信号Ｓ１０に応じてサンプリングが行われる。
ローパスフィルタ１０５は、第３スイッチＳＷ１０と、第２キャパシタＣ１０と、第３キャパシタＣ１１と、を含む。第３スイッチＳＷ１０は、第２キャパシタＣ１０の一端と第１抵抗２１８の一端とが接続される第１状態と、第２キャパシタＣ１０の一端と第３キャパシタＣ１１の一端とが接続される第２状態と、の間の切り替えを実現する。第３スイッチＳＷ１０の制御端子には第１分周信号Ｓ１０が入力され、第３スイッチＳＷ１０は第１分周信号Ｓ１０によって制御される。例えば、第３スイッチＳＷ１０は第１分周信号Ｓ１０がハイレベルのときは第１状態を実現し、ローレベルのときは第２状態を実現する。第２キャパシタＣ１０の他端および第３キャパシタＣ１１の他端はいずれも接地される。印加スイッチＳＷ１１の他端は第３キャパシタＣ１１の一端と接続され、それらの接続ノードはＶＣＯ１０６の制御信号入力端子に接続される。該接続ノードの電圧が制御信号Ｓ６の電圧となる。
クロック生成回路１００をパワーダウン状態から立ち上げた直後の初期状態では、ＶＣＯ１０６は十分な周波数のクロック信号を生成していない。したがって、そのクロック信号を使用して第３スイッチＳＷ１０を駆動した場合、第３スイッチＳＷ１０のスイッチング動作の周波数は不十分となり、ＶＣＯ１０６の制御信号Ｓ６の電圧レベルは不定となる。仮に、そのように不定な電圧レベルがＶＣＯ１０６の発振可能な電圧レベル以下となると、ＶＣＯ１０６は発振しないままの状態を保持することとなる。そこで、本実施の形態では、ＶＣＯ１０６の発振レンジ内の電圧である制御電圧の初期値を、初期状態において印加スイッチＳＷ１１を介してＶＣＯ１０６の制御信号入力端子に印加する。これにより、ＶＣＯ１０６の発振を強制的に開始させる。初期値生成回路１０９が生成する制御電圧の初期値は、ＶＣＯ１０６がクロック生成可能なレンジ内であればよい。あるいはまた、その初期値をクロック生成回路１００のロック動作時における制御信号Ｓ６のレベル付近に固定することで、ロックインに要する時間を短縮できる。
図２（ａ）の例では、印加スイッチＳＷ１１の他端と第３キャパシタＣ１１の一端との接続ノードがローパスフィルタ１０５内にある場合について説明したが、これに限られない。印加スイッチＳＷ１１の他端がＶＣＯ１０６の制御信号入力端子に接続されていれば他の構成でもよい。例えば、ローパスフィルタ１０５の出力端子と印加スイッチＳＷ１１の他端との接続ノードがＶＣＯ１０６の制御信号入力端子に接続されてもよい。
図３（ａ）は、ＳＣＦ型のローパスフィルタ１０５の周波数特性を示すグラフである。横軸は対数表示した周波数を示し、縦軸はフィルタのゲインを示す。ローパスフィルタ１０５の遮断周波数ｆ０は、寄生素子や周囲の影響が無視できる場合、第２キャパシタＣ１０と第３キャパシタＣ１１とスイッチング周波数ｆＳＷとを用いて理論的に式（１）のように表せる。
Figure 2017195543
 式（１）で示される遮断周波数ｆ０をリファレンスリーク等のノイズのノイズ周波数よりも低く設定することで、ノイズ除去を行うことができる。ｆＳＷとして基準発振器１０１の出力の周波数等の固定周波数を使用した場合、第２キャパシタＣ１０および第３キャパシタＣ１１のみで遮断周波数を調整しなければならない。したがって、容量値の選択の自由度が低い。さらに、キャパシタ等の容量素子については、面積と素子ばらつきとがトレードオフの関係にあるため、素子ばらつきによっても選択可能な容量値が制限される。本実施の形態ではこれらに対して、ＶＣＯ１０６の出力信号Ｓ８またはそれを分周した第１分周信号Ｓ１０を入力クロックとして用いる。これにより、容量値だけでなくスイッチング周波数ｆＳＷをも使用して遮断周波数ｆ０を調整できるので、容量値選択の自由度を向上させることができる。図１（ａ）、図２（ａ）ではチャージポンプ１０３の後にループフィルタ１０４、ローパスフィルタ１０５の順に接続しているが、ループフィルタ１０４とローパスフィルタ１０５とを接続する順番は逆でもよい。
以上の構成によるクロック生成回路１００の動作を説明する。
図４（ａ）は、クロック生成回路１００における一連の処理の流れを示すフローチャートである。図４（ａ）に示されるフローは、ＶＣＯ１０６の周波数を検出して印加スイッチＳＷ１１を制御する構成に対応する。Ｓ４０２では、クロック生成回路１００は電源が供給されていない、又は動作を停止しているパワーダウン状態にある。Ｓ４０４では、クロック生成回路１００のパワーオン信号Ｓ１４がアサートされ、クロック生成回路１００への電源の供給が開始、又は動作停止状態が解除され、クロック生成回路１００は初期状態となる。クロック生成回路１００は、パワーオン信号Ｓ１４がアサートされたことを契機として印加スイッチＳＷ１１をオンする。なお、クロック生成回路１００のパワーオンと印加スイッチＳＷ１１のオンとは合わせて生じればよく、どちらの動作が早いかやそれらの動作が同時に生じるかは問わない。
印加スイッチＳＷ１１がオン状態となることでＶＣＯ１０６に制御電圧の初期値が提供され、それにより制御電圧が発振可能な値となり、ＶＣＯ１０６の出力信号Ｓ８はクロック状の信号となる。Ｓ４０６では、ＶＣＯ１０６で生成された出力信号Ｓ８の周波数すなわちＶＣＯ１０６の発振周波数が規定値を超えたかを周波数検出器１１０で検出する。ＶＣＯ１０６の発振周波数が超えている場合、Ｓ４０８においてクロック生成回路１００は印加スイッチＳＷ１１をオフする。発振周波数が超えていない場合はクロック生成回路１００はステップＳ４０６を繰り返す。印加スイッチＳＷ１１をオフしてから所定期間が経過すると、Ｓ４１０においてクロック生成回路１００は定常状態すなわちロック状態となる。
図５（ａ）は、図４（ａ）で示されたフローチャートに対応するタイミングチャートである。図５（ａ）では上からパワーオン信号Ｓ１４、周波数検出信号Ｓ１２、制御信号Ｓ６、ＶＣＯ１０６の発振周波数、周波数検出器１１０における周波数検出結果、が示される。図５（ａ）では横軸が時刻を示し、縦軸が信号であればその電圧レベルを、周波数であればその周波数の値を示している。クロック生成回路１００のパワーオン信号Ｓ１４、周波数検出信号Ｓ１２はそれぞれ、ハイレベルがオン、ローレベルがオフに対応する。周波数検出結果はＶＣＯ１０６の発振周波数が規定値ｆｔより高い場合にハイレベル、低い場合にローレベルとなる信号であり、周波数検出器１１０の内部で生成される。制御信号Ｓ６の電圧レベルはアナログ的な変化を示す。
時刻ｔ１において、クロック生成回路１００のパワーオン信号Ｓ１４がハイレベルとなり、合わせて周波数検出信号Ｓ１２がハイレベルとなる。周波数検出信号Ｓ１２がハイレベルとなると印加スイッチＳＷ１１がオンされ、制御電圧の初期値ＶｉがＶＣＯ１０６に入力される。この初期値Ｖｉを受けてＶＣＯ１０６は発振を開始する。時刻ｔ２において、ＶＣＯ１０６の発振周波数が規定値ｆｔを超える。すると周波数検出結果はローレベルからハイレベルに遷移し、合わせて周波数検出信号Ｓ１２はハイレベルからローレベルに遷移する。周波数検出信号Ｓ１２がローレベルとなると印加スイッチＳＷ１１がオフされ、制御信号Ｓ６への初期値Ｖｉの供給が終了する。時刻ｔ２から所定期間Δ１が経過した後の時刻ｔ３以降は、出力信号Ｓ８が所望の周波数および位相にロックされたロック状態に落ち着く。
本実施の形態に係るクロック生成回路１００によると、初期値印加回路１２０を設けたので、初期状態において不定なＳＣＦ型のローパスフィルタ１０５の出力の代わりに初期値生成回路１０９で生成された初期値をＶＣＯ１０６に供給できる。したがって、電源投入から定常状態に至るまでのＶＣＯ１０６の立ち上がり動作をより安定させることができる。また、初期値印加回路１２０は定常状態に近づいたことを検出して初期値の供給を止めるよう構成されているので、初期値印加回路１２０の存在が定常状態の動作に与える影響を低減または除去できる。
第１の実施の形態では、初期値印加回路１２０で出力信号Ｓ８の周波数を検出する場合について説明したが、これに限られない。例えばパワーオンから所定期間が経過した後に印加スイッチＳＷ１１をオフしてもよいし、クロック生成回路１００の出力信号Ｓ８のロックを検出すると印加スイッチＳＷ１１をオフしてもよい。図１（ｂ）は、第１変形例に係るクロック生成回路２００の機能および構成を示すブロック図である。クロック生成回路２００は、所定期間を計測する時間カウンタを用いて印加スイッチＳＷ１１を制御する。クロック生成回路２００は、基準発振器１０１と、位相比較器１０２と、チャージポンプ１０３と、ループフィルタ１０４と、ローパスフィルタ１０５と、ＶＣＯ１０６と、第一可変分周器１０７と、第二可変分周器１０８と、初期値印加回路１２２と、を備える。
初期値印加回路１２２は、第１の実施の形態の初期値印加回路１２０において印加スイッチＳＷ１１を制御する主体が周波数検出器１１０から時間カウンタ１１１に置き換わった構成を有する。時間カウンタ１１１は、クロック生成回路２００のパワーオンを契機として印加スイッチＳＷ１１をオンする。時間カウンタ１１１は、基準発振器１０１で生成される基準クロック信号Ｓ２を参照し、印加スイッチＳＷ１１がオンされてから経過した期間の長さをカウントする。時間カウンタ１１１は、カウントにより得られた期間の長さが所定のしきい値を超えると、印加スイッチＳＷ１１をオフする。なお、本変形例では、期間の長さをカウントするために基準発振器１０１から基準クロック信号Ｓ２を取得しているが、これに限られず、他のクロック等が使用されてもよい。
図４（ｂ）は、クロック生成回路２００における一連の処理の流れを示すフローチャートである。図４（ｂ）に示されるフローは、周波数を検出する代わりに印加スイッチＳＷ１１のオン期間をカウントすることで印加スイッチＳＷ１１を制御する構成に対応する。Ｓ４１２では、クロック生成回路２００は電源が供給されていないパワーダウン状態にある。Ｓ４１４では、クロック生成回路２００のパワーオン信号Ｓ１４がアサートされ、クロック生成回路２００への電源の供給が開始され、クロック生成回路２００は初期状態となる。クロック生成回路２００は、パワーオン信号Ｓ１４がアサートされたことを契機として印加スイッチＳＷ１１をオンする。なお、クロック生成回路２００のパワーオンと印加スイッチＳＷ１１のオンとは合わせて生じればよく、どちらの動作が早いかやそれらの動作が同時に生じるかは問わない。
印加スイッチＳＷ１１がオン状態となることでＶＣＯ１０６に制御電圧の初期値が提供され、それにより制御電圧が発振可能な値となり、ＶＣＯ１０６の出力信号Ｓ８はクロック状の信号となる。Ｓ４１６では、クロック生成回路２００は印加スイッチＳＷ１１がオンとなってから規定期間が経過したか否かを判定する。例えば、時間カウンタ１１１は印加スイッチＳＷ１１がオンされたことを契機としてカウントを開始する。時間カウンタ１１１はカウント値が規定値に達すると規定期間が経過したと判定する。規定期間は、ＶＣＯ１０６が発振を開始してから十分な発振周波数に到達するのに必要な時間よりも長く設定される。規定期間が経過したと判定された場合、Ｓ４１８においてクロック生成回路２００は印加スイッチＳＷ１１をオフする。印加スイッチＳＷ１１をオフしてから所定期間が経過すると、Ｓ４２０においてクロック生成回路２００は定常状態すなわちロック状態となる。
図５（ｂ）は、図４（ｂ）で示されたフローチャートに対応するタイミングチャートである。図５（ｂ）では上からパワーオン信号Ｓ１４、印加スイッチＳＷ１１を制御するカウント信号Ｓ１６、制御信号Ｓ６、ＶＣＯ１０６の発振周波数、時間カウンタ１１１のカウント値、が示される。図５（ｂ）では横軸が時刻を示し、縦軸が信号の電圧レベルまたは周波数またはカウント値を示している。クロック生成回路２００のパワーオン信号Ｓ１４、カウント信号Ｓ１６はそれぞれ、ハイレベルがオン、ローレベルがオフに対応する。制御信号Ｓ６の電圧レベルはアナログ的な変化を示す。
時刻ｔ４において、クロック生成回路２００のパワーオン信号Ｓ１４がハイレベルとなり、合わせてカウント信号Ｓ１６がハイレベルとなる。カウント信号Ｓ１６がハイレベルとなると印加スイッチＳＷ１１がオンされ、制御電圧の初期値ＶｉがＶＣＯ１０６に入力される。この初期値Ｖｉを受けてＶＣＯ１０６は発振を開始する。また、印加スイッチＳＷ１１がオンとなったことを受けて、時間カウンタ１１１はカウントを開始する。時刻ｔ５において、時間カウンタ１１１のカウント値が規定値に達する。するとカウント信号Ｓ１６はハイレベルからローレベルに遷移する。カウント信号Ｓ１６がローレベルとなると印加スイッチＳＷ１１がオフされ、制御信号Ｓ６への初期値Ｖｉの供給が終了する。時刻ｔ５から所定期間Δ２が経過した後の時刻ｔ６以降は、出力信号Ｓ８が所望の周波数および位相にロックされたロック状態に落ち着く。
本変形例に係るクロック生成回路２００によると、第１の実施の形態に係るクロック生成回路１００によって奏される作用効果と同様の作用効果が奏される。
第１の実施の形態では、ＳＣＦ型のローパスフィルタ１０５を用いる場合について説明したが、これに限られない。例えば、ＳＣＦ型のノッチフィルタが用いられてもよい。図２（ｂ）は、第２変形例に係るクロック生成回路においてループフィルタ１０４とＶＣＯ１０６との間に設けられるノッチフィルタ２５０の回路図である。ノッチフィルタ２５０は、第４スイッチＳＷ２０と、第５スイッチＳＷ２１と、第６スイッチＳＷ２２と、第４キャパシタＣ２０と、第５キャパシタＣ２１と、第６キャパシタＣ２２と、第７キャパシタＣ２３と、第８キャパシタＣ２４と、第９キャパシタＣ２５と、を含む。
第４スイッチＳＷ２０は、第４キャパシタＣ２０の一端と第６キャパシタＣ２２の一端とが接続される第１状態と、第４キャパシタＣ２０の一端と第９キャパシタＣ２５の一端とが接続される第２状態と、の間の切り替えを実現する。第５スイッチＳＷ２１は、第５キャパシタＣ２１の一端と第９キャパシタＣ２５の一端とが接続される第１状態と、第５キャパシタＣ２１の一端と第７キャパシタＣ２３の一端とが接続される第２状態と、の間の切り替えを実現する。第６スイッチＳＷ２２は、第８キャパシタＣ２４の一端と第７キャパシタＣ２３の他端とが接続される第１状態と、第８キャパシタＣ２４の一端と第９キャパシタＣ２５の他端とが接続される第２状態と、の間の切り替えを実現する。第６キャパシタＣ２２の一端はループフィルタ１０４の出力に接続される。第４キャパシタＣ２０の他端、第５キャパシタＣ２１の他端、第８キャパシタＣ２４の他端、第９キャパシタＣ２５の他端はいずれも接地される。第６キャパシタＣ２２の他端は第７キャパシタＣ２３の他端と接続される。第７キャパシタＣ２３の一端に生じる信号は制御信号Ｓ６としてＶＣＯ１０６に出力される。第４スイッチＳＷ２０、第５スイッチＳＷ２１、第６スイッチＳＷ２２のそれぞれの制御端子には第１分周信号Ｓ１０が入力され、それらのスイッチは第１分周信号Ｓ１０により制御される。
第一可変分周器１０７から提供される第１分周信号Ｓ１０の分周クロックに応じて第４キャパシタＣ２０、第５キャパシタＣ２１、第８キャパシタＣ２４をスイッチングすることで、ノッチフィルタとしての周波数特性を得ることができる。図３（ｂ）は、ＳＣＦ型のノッチフィルタ２５０の周波数特性を示すグラフである。横軸は対数表示した周波数を示し、縦軸はフィルタのゲインを示す。ノッチフィルタ２５０の中心周波数ｆ１をリファレンスリーク等のノイズのノイズ周波数と一致させることで、ＶＣＯ１０６の制御信号Ｓ６に重畳されるノイズが低減または除去される。なお、第４キャパシタＣ２０、第５キャパシタＣ２１、第８キャパシタＣ２４のうちの少なくともひとつを抵抗に置き換えてもよい。
本変形例に係るクロック生成回路によると、第１の実施の形態に係るクロック生成回路１００によって奏される作用効果と同様の作用効果が奏される。このように、第１の実施の形態に係る技術的思想はＳＣＦ型のフィルタに対して適用可能であり、フィルタ構成はローパスフィルタやノッチフィルタに限定されるものではない。
（第２の実施の形態）
第１の実施の形態では、初期値印加回路１２０が初期値を生成する場合について説明した。第２の実施の形態では、初期値印加回路がループフィルタ１０４から出力される電圧を初期値として利用する。
図６（ａ）は、第２の実施の形態に係るクロック生成回路３００の機能および構成を示すブロック図である。クロック生成回路３００は、基準発振器１０１と、位相比較器１０２と、チャージポンプ１０３と、ループフィルタ１０４と、ローパスフィルタ１０５と、ＶＣＯ１０６と、第一可変分周器１０７と、第二可変分周器１０８と、初期値印加回路３２０と、を備える。
初期値印加回路３２０は、クロック生成回路３００の動作の初期状態において、ＶＣＯ１０６を制御するための制御電圧または制御電流の初期値を与える。初期値印加回路３２０は、ロック検出器１１２と、バイパススイッチＳＷ１２と、を含む。バイパススイッチＳＷ１２の一端はループフィルタ１０４の出力端子と接続され、該一端にはポンプ電圧Ｖ２が印加される。バイパススイッチＳＷ１２の他端はＶＣＯ１０６の制御信号入力端子に接続される。バイパススイッチＳＷ１２は初期状態においてローパスフィルタ１０５をバイパスするように動作する。
ロック検出器１１２は、ＶＣＯ１０６の出力信号Ｓ８の周波数からロック状態を検知し、該検知結果に基づいてバイパススイッチＳＷ１２を制御する。ロック検出器１１２は、クロック生成回路３００のパワーオンを契機としてバイパススイッチＳＷ１２をオンする。その後、ロック検出器１１２は出力信号Ｓ８を監視し、出力信号Ｓ８の周波数ロックを検出すると、または位相ロックを検出すると、バイパススイッチＳＷ１２をオフする。ロック検出器１１２はロック検出信号Ｓ１８を生成してバイパススイッチＳＷ１２の制御端子に出力する。
図６（ａ）に示される構成において、クロック生成回路３００がパワーダウン状態から起動する際、初期状態ではＶＣＯ１０６の発振周波数が十分でないためＳＣＦ型のローパスフィルタ１０５の出力は不定となる。そこで、動作開始時にバイパススイッチＳＷ１２をオンしローパスフィルタ１０５をバイパスすることで、ＶＣＯ１０６の発振を助ける。ロック検出器１１２はクロック生成回路３００がロックしているかどうかを判定し、ロックしている場合にバイパスを解除する。なお、ロック検出器１１２に代えて第１の実施の形態で説明された周波数検出器１１０を用い、出力信号Ｓ８の周波数がしきい値を超えるとバイパススイッチＳＷ１２をオフする構成としてもよい。
以上の構成によるクロック生成回路３００の動作を説明する。
図７（ａ）は、クロック生成回路３００における一連の処理の流れを示すフローチャートである。図７（ａ）に示されるフローは、クロック生成回路３００のロック状態を検出してバイパススイッチＳＷ１２を制御する構成に対応する。Ｓ７０２では、クロック生成回路３００は電源が供給されていないパワーダウン状態にある。Ｓ７０４では、クロック生成回路３００のパワーオン信号Ｓ１４がアサートされ、クロック生成回路３００への電源の供給が開始され、クロック生成回路３００は初期状態となる。クロック生成回路３００は、パワーオン信号Ｓ１４がアサートされたことを契機としてバイパススイッチＳＷ１２をオンする。なお、クロック生成回路３００のパワーオンとバイパススイッチＳＷ１２のオンとは合わせて生じればよく、どちらの動作が早いかやそれらの動作が同時に生じるかは問わない。
バイパススイッチＳＷ１２がオン状態となることで、ローパスフィルタ１０５がバイパスされた形でのループ動作が有効になり、ＶＣＯ１０６の制御電圧が変化し、ＶＣＯ１０６の出力信号Ｓ８はクロック状の信号となる。Ｓ７０６では、クロック生成回路３００はＶＣＯ１０６で生成された出力信号Ｓ８の周波数が所望の周波数に到達したか否かを一次判定する。所望の周波数に到達した場合、クロック生成回路３００は一次ロックが実現されたと判定し、Ｓ７０８でバイパススイッチＳＷ１２をオフする。そうでない場合、クロック生成回路３００は周波数ロックするまでステップＳ７０６を繰り返す。
ステップＳ７０８でバイパススイッチＳＷ１２をオフする際にスイッチングノイズにより周波数が変動する。したがって、Ｓ７１０では、クロック生成回路３００は再度ＶＣＯ１０６で生成された出力信号Ｓ８の周波数が所望の周波数に到達したか否かを二次判定する。なお、ＶＣＯ１０６の周波数変動が小さい場合や、クロック生成回路３００がロックしたことを確認する必要がない場合は、ステップＳ７１０のロック確認処理を行わなくてもよい。ステップＳ７１０で二次ロックが確認された後、Ｓ７１２では定常状態すなわちＶＣＯ１０６の安定発振状態に遷移する。なお、本実施の形態ではロック状態の検出に周波数を用いているが、これに加えてまたは代えて位相を用いて位相ロックを検出してもよい。
図８（ａ）は、図７（ａ）で示されたフローチャートに対応するタイミングチャートである。図８（ａ）では上からパワーオン信号Ｓ１４、ロック検出信号Ｓ１８、制御信号Ｓ６、ＶＣＯ１０６の発振周波数、ロック検出器１１２におけるロック検出結果、が示される。図８（ａ）では横軸が時刻を示し、縦軸が信号の電圧レベルまたは周波数を示している。クロック生成回路３００のパワーオン信号Ｓ１４、ロック検出信号Ｓ１８はそれぞれ、ハイレベルがオン、ローレベルがオフに対応する。ロック検出結果は出力信号Ｓ８のロック状態が検出されている間はハイレベル、それ以外の期間はローレベルとなる信号であり、ロック検出器１１２の内部で生成される。制御信号Ｓ６の電圧レベルはアナログ的な変化を示す。
時刻ｔ７において、クロック生成回路３００のパワーオン信号Ｓ１４がハイレベルとなり、合わせてロック検出信号Ｓ１８がハイレベルとなる。ロック検出信号Ｓ１８がハイレベルとなるとバイパススイッチＳＷ１２がオンされ、ループフィルタ１０４で生成されるポンプ電圧Ｖ２が制御電圧としてＶＣＯ１０６に入力される。この制御電圧を受けてＶＣＯ１０６は発振を開始する。時刻ｔ８において、制御信号Ｓ６の電圧すなわち制御電圧は予め知られているロック時の電圧ＶＬに漸近し、クロック生成回路３００は一次ロックを検出する。その後、時刻ｔ９において、ロック検出信号Ｓ１８はハイレベルからローレベルに遷移する。ロック検出信号Ｓ１８がローレベルとなるとバイパススイッチＳＷ１２がオフされ、ローパスフィルタ１０５のバイパスが終了する。バイパススイッチＳＷ１２をオフした際に制御信号Ｓ６に重畳するスイッチングノイズＳＮの影響で、時刻ｔ１０においてロックが検出されない状態となる。時刻ｔ１１においてスイッチングノイズＳＮが静定すると、クロック生成回路３００は二次ロックを検出する。
本実施の形態に係るクロック生成回路３００によると、第１の実施の形態に係るクロック生成回路１００によって奏される作用効果と同様の作用効果が奏される。また、第２の実施の形態では、ＳＣＦ型のローパスフィルタ１０５の出力が不定とならないように、ＶＣＯ１０６の動作開始時にバイパススイッチＳＷ１２によりローパスフィルタ１０５をバイパスし、ＶＣＯ１０６を制御する。第２の実施の形態では第１の実施の形態よりも周波数・位相ロックに至るのが遅くなる可能性はあるが、初期値生成回路を設ける必要がないので回路を小型化できる。
第２の実施の形態では、初期値印加回路３２０で出力信号Ｓ８のロック状態を検出する場合について説明したが、これに限られず、例えばパワーオンから所定期間が経過した後にバイパススイッチＳＷ１２をオフしてもよい。図６（ｂ）は、第３変形例に係るクロック生成回路４００の機能および構成を示すブロック図である。クロック生成回路４００は、所定期間を計測する時間カウンタを用いてバイパススイッチＳＷ１２を制御する。クロック生成回路４００は、基準発振器１０１と、位相比較器１０２と、チャージポンプ１０３と、ループフィルタ１０４と、ローパスフィルタ１０５と、ＶＣＯ１０６と、第一可変分周器１０７と、第二可変分周器１０８と、初期値印加回路４２０と、を備える。
初期値印加回路４２０は、第２の実施の形態の初期値印加回路３２０においてバイパススイッチＳＷ１２を制御する主体がロック検出器１１２から時間カウンタ４１１に置き換わった構成を有する。時間カウンタ４１１は、クロック生成回路４００のパワーオンを契機としてバイパススイッチＳＷ１２をオンする。時間カウンタ４１１は、基準発振器１０１で生成される基準クロック信号Ｓ２を参照し、バイパススイッチＳＷ１２がオンされてから経過した期間の長さをカウントする。時間カウンタ４１１は、カウントにより得られた期間の長さが所定のしきい値を超えると、バイパススイッチＳＷ１２をオフする。なお、本変形例では、期間の長さをカウントするために基準発振器１０１から基準クロック信号Ｓ２を取得しているが、これに限られず、他のクロック等が使用されてもよい。
図７（ｂ）は、クロック生成回路４００における一連の処理の流れを示すフローチャートである。図７（ｂ）に示されるフローは、ロックを検出する代わりにバイパススイッチＳＷ１２のオン期間をカウントすることでバイパススイッチＳＷ１２を制御する構成に対応する。Ｓ７１４では、クロック生成回路４００は電源が供給されていないパワーダウン状態にある。Ｓ７１６では、クロック生成回路４００のパワーオン信号Ｓ１４がアサートされ、クロック生成回路４００への電源の供給が開始され、クロック生成回路４００は初期状態となる。クロック生成回路４００は、パワーオン信号Ｓ１４がアサートされたことを契機としてバイパススイッチＳＷ１２をオンする。なお、クロック生成回路４００のパワーオンとバイパススイッチＳＷ１２のオンとは合わせて生じればよく、どちらの動作が早いかやそれらの動作が同時に生じるかは問わない。
バイパススイッチＳＷ１２がオン状態となることでＶＣＯ１０６に制御電圧の初期値が提供され、それにより制御電圧が発振可能な値となり、ＶＣＯ１０６の出力信号Ｓ８はクロック状の信号となる。Ｓ７１８では、クロック生成回路４００はバイパススイッチＳＷ１２がオンとなってから第１規定期間が経過したか否かを判定する。例えば、時間カウンタ４１１はバイパススイッチＳＷ１２がオンされたことを契機としてカウントを開始する。時間カウンタ４１１はカウント値が第１規定値に達すると第１規定期間が経過したと判定する。第１規定期間は、クロック生成回路４００の出力がロックするために必要な時間よりも長く設定される。第１規定期間が経過したと判定された場合、Ｓ７２０においてクロック生成回路４００はバイパススイッチＳＷ１２をオフする。バイパススイッチＳＷ１２をオフする際に周波数の変動が起こるため、Ｓ７２２では、クロック生成回路４００はバイパススイッチＳＷ１２がオフとなってから第２規定期間が経過したか否かを判定する。第２規定期間が経過した後、Ｓ７２４では、クロック生成回路４００は安定発振状態に遷移する。なお、スイッチングによる周波数の変動が小さい場合や、クロック生成回路４００がロックしたことを確認する必要がない場合は、ステップＳ７２２を省略してもよい。
図８（ｂ）は、図７（ｂ）で示されたフローチャートに対応するタイミングチャートである。図８（ｂ）では上からパワーオン信号Ｓ１４、バイパススイッチＳＷ１２を制御するカウント信号Ｓ２０、制御信号Ｓ６、ＶＣＯ１０６の発振周波数、時間カウンタ４１１のカウント値、が示される。図８（ｂ）では横軸が時刻を示し、縦軸が信号の電圧レベルまたは周波数またはカウント値を示している。クロック生成回路４００のパワーオン信号Ｓ１４、カウント信号Ｓ２０はそれぞれ、ハイレベルがオン、ローレベルがオフに対応する。制御信号Ｓ６の電圧レベルはアナログ的な変化を示す。
時刻ｔ１２において、クロック生成回路４００のパワーオン信号Ｓ１４がハイレベルとなり、合わせてカウント信号Ｓ２０がハイレベルとなる。カウント信号Ｓ２０がハイレベルとなるとバイパススイッチＳＷ１２がオンされ、制御電圧の初期値がＶＣＯ１０６に入力される。この初期値を受けてＶＣＯ１０６は発振を開始する。また、バイパススイッチＳＷ１２がオンとなったことを受けて、時間カウンタ４１１はカウントを開始する。時刻ｔ１３において、時間カウンタ４１１のカウント値が第１規定値に達する。その後、時刻ｔ１４において、カウント信号Ｓ２０はハイレベルからローレベルに遷移する。カウント信号Ｓ２０がローレベルとなるとバイパススイッチＳＷ１２がオフされ、ローパスフィルタ１０５のバイパスが終了する。合わせて時間カウンタ４１１はカウントを開始する。時刻ｔ１５において、時間カウンタ４１１のカウント値が第２規定値に達する。時刻ｔ１５までには、バイパススイッチＳＷ１２のオフによるスイッチングノイズＳＮは静定している。
本変形例に係るクロック生成回路４００によると、第２の実施の形態に係るクロック生成回路３００によって奏される作用効果と同様の作用効果が奏される。
また、第２の実施の形態において、ローパスフィルタ１０５はノッチフィルタ等のバンドエリミネーションフィルタで置き換えられてもよい。ループフィルタ１０４とローパスフィルタ１０５との接続順序は逆でもよい。また、第一可変分周器１０７、第二可変分周器１０８はそれぞれ固定分周器であってもよく、直列接続ではなく並列接続で分周クロックを供給してもよい。
以上、実施の形態に係るクロック生成回路の構成と動作について説明した。これらの実施の形態は例示であり、その各構成要素や各処理の組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。また、実施の形態同士、変形例同士、実施の形態と変形例と、の組み合わせも可能である。例えば、第１の実施の形態に係るクロック生成回路１００に第２の実施の形態で説明されたバイパススイッチＳＷ１２を組み入れてもよい。
第１および第２の実施の形態では、クロック生成回路を説明したが、これに限られず、位相または周波数の比較結果をフィードバックする任意の信号生成回路に実施の形態に係る技術的思想を適用できる。
１００ クロック生成回路、 １０１ 基準発振器、 １０２ 位相比較器、 １０３ チャージポンプ、 １０４ ループフィルタ、 １０５ ローパスフィルタ、 １０６ ＶＣＯ。

Claims (11)

  1. 制御電圧に応じた周波数の信号を生成する電圧制御発振器と、
    前記電圧制御発振器によって生成された信号を分周することにより分周信号を生成する分周器と、
    基準発振器で生成された基準クロック信号と前記分周器によって生成された分周信号とを比較する位相比較器と、
    前記位相比較器における比較結果に応じた電流を出力するチャージポンプと、
    前記チャージポンプによって出力された電流に応じた電圧を生成するループフィルタと、
    前記ループフィルタによって生成された電圧をサンプリングすることにより、定常状態における前記電圧制御発振器の制御電圧を生成するスイッチトキャパシタフィルタと、
    前記電圧制御発振器の制御電圧の初期値を与える初期値印加回路と、を備える信号生成回路。
  2. 前記初期値印加回路は、
    一端に前記電圧制御発振器の制御電圧の初期値が印加され、他端に前記電圧制御発振器の制御電圧の入力端子が接続されているスイッチと、
    前記定常状態において前記スイッチをオフ状態とし、前記信号生成回路が前記定常状態に至るまでの期間において前記スイッチをオンする制御回路と、を含む請求項１に記載の信号生成回路。
  3. 前記制御回路は、前記信号生成回路のパワーオンを契機として前記スイッチをオンする請求項２に記載の信号生成回路。
  4. 前記制御回路は、前記電圧制御発振器によって生成された信号がロックされると前記スイッチをオフする請求項２または３に記載の信号生成回路。
  5. 前記制御回路は、前記スイッチがオンされてから所定の期間が経過すると前記スイッチをオフする請求項２から４のいずれか１項に記載の信号生成回路。
  6. 前記制御回路は、前記電圧制御発振器によって生成された信号の周波数がしきい値を超えると前記スイッチをオフする請求項２から５のいずれか１項に記載の信号生成回路。
  7. 前記初期値印加回路は、前記電圧制御発振器の制御電圧の初期値を生成する初期値生成回路をさらに含み、
    前記初期値生成回路によって生成された初期値は前記スイッチの前記一端に印加される請求項２から６のいずれか１項に記載の信号生成回路。
  8. 前記スイッチの前記一端に前記ループフィルタによって生成された電圧が印加される請求項２から６のいずれか１項に記載の信号生成回路。
  9. 一端に前記ループフィルタによって生成された電圧が印加され、他端に前記電圧制御発振器の制御電圧の入力端子が接続されている別のスイッチをさらに備える請求項７に記載の信号生成回路。
  10. 前記スイッチトキャパシタフィルタは、前記ループフィルタによって生成された電圧を、前記電圧制御発振器によって生成された信号に基づくサンプリングクロックでサンプリングする請求項１から９のいずれか１項に記載の信号生成回路。
  11. 制御電圧に応じた周波数の信号を生成することと、
    前記生成された信号を分周することにより分周信号を生成することと、
    基準発振器で生成された基準クロック信号と前記分周信号とを比較することと、
    前記比較結果に応じた電流をチャージポンプにより出力することと、
    前記出力された電流に応じた電圧をループフィルタにより生成することと、
    前記生成された電圧をサンプリングすることにより、定常状態における前記制御電圧を生成することと、
    前記制御電圧の初期値を与えることと、を含む信号生成方法。
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