CN112994682A - 基于开关电容的时钟分频器、微控制器和锁相环电路 - Google Patents

基于开关电容的时钟分频器、微控制器和锁相环电路 Download PDF

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Abstract

本申请涉及集成电路技术领域，提供了基于开关电容的时钟分频器，包括：第一至第五开关、第一和电容、比较器，第二电容容值大于第一电容。第一电容的一端耦合到第一开关的一端和第三开关的一端，第一开关的另一端与电源耦合，第一电容的另一端耦合到第二开关的一端和第四开关的一端；第二电容的一端耦合到第二开关的另一端、第五开关的一端和比较器的第一输入端，比较器的第二输入端与参考电压耦合，第三至第五开关的另一端与地端耦合；第一开关和第二开关通过第一时钟信号控制，第三开关和第四开关通过第二时钟信号控制，第一与第二时钟信号是一对反相时钟信号；通过比较器的输出信号控制第五开关的状态。本申请可以实现任意系数的分频。

Description

基于开关电容的时钟分频器、微控制器和锁相环电路
技术领域
本申请涉及一种集成电路领域，更涉及一种基于开关电容的时钟分频器，采用该时钟分频器的微控制器和锁相环电路。
背景技术
时钟分频电路在集成电路的设计中很常见。集成电路中，出于成本考量，时钟源的数量通常是有限的；而内部不同的电路模块又通常有不同的时钟频率的需求；时钟分频电路就是为了解决使用少量时钟源提供不同时钟频率的应用场景。
常见的时钟分频电路大多为数字电路，使用N级D触发器和1位全加器级联构成，各级D触发器的输出端则为输入时钟的2、4、8……倍分频。若需要实现任意整数分频，则需要增加数字比较器等电路实体，而若需要做小数或分数分频，电路实现更加复杂。同时由于数字电路的特点，决定了分频后的时钟往往只能在平均意义上实现小数分频，而很难实现周期到周期的小数分频，即分频后的时钟和被分频时钟的小数分频关系只存在于长时间平均的基础上，而无法做到每周期的时钟都是完美的小数分频关系。
发明内容
本申请的目的在于提供一种基于开关电容的时钟分频器，采用该时钟分频器的微控制器和锁相环电路，可以实现任意系数的分频。
本申请公开了一种基于开关电容的时钟分频器，包括：第一至第五开关、第一电容、第二电容和比较器，所述第二电容的容值大于所述第一电容，其中：
所述第一电容的一端耦合到所述第一开关的一端和所述第三开关的一端，所述第一开关的另一端与电源耦合，所述第一电容的另一端耦合到所述第二开关的一端和所述第四开关的一端；
所述第二电容的一端耦合到所述第二开关的另一端、所述第五开关的一端和所述比较器的第一输入端，所述比较器的第二输入端与参考电压耦合，所述第三至第五开关的另一端与地端耦合；
其中，所述第一开关和所述第二开关通过第一时钟信号控制，所述第三开关和所述第四开关通过第二时钟信号控制，所述第一时钟信号与所述第二时钟信号是一对反相时钟信号；通过所述比较器的输出信号控制所述第五开关的状态。
在一个优选例中，还包括：波形整形电路，所述波形整形电路耦合到所述比较器的输出端，并且，用于调整所述比较器的输出信号的占空比。
在一个优选例中，所述波形整形电路包括边沿触发器。
在一个优选例中，所述比较器的输出信号翻转时，改变所述第五开关的开关状态。
在一个优选例中，所述参考电压的电压值小于所述电源。
在一个优选例中，通过设置所述第一电容和所述第二电容的容值，及所述参考电压的电压值，调节所述比较器的输出信号的周期。
本申请还公开了一种微控制器，包括：若干个时钟源、若干个前置分频器、多路选择器和后置分频器，其中，每个所述时钟源耦合到一个前置分频器，所述若干个前置分频器均耦合到所述多路选择器，所述多路选择器耦合到所述后置分频器，其中，所述若干个前置分频器和/或所述后置分频器采用如前文描述的时钟分频器。
本申请还公开了一种锁相环电路，包括，鉴相器、环路滤波器和反馈分频器，其中，所述鉴相器的第一输入端与参考时钟耦合，所述反馈分频器耦合在所述鉴相器的第二输入端与所述环路滤波器的之间，其中，所述反馈分频器采用如如前文描述的时钟分频器。
相对于现有技术，本申请至少具有以下有益效果：
本实施方式的时钟分频电路，由于采用模拟器件，其分频系数可不局限于数字电路的整数分频，可以实现任意系数的分频。相比于传统的基于数字器件的整数分频电路，分频系数调整更加灵活。
本说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合（即技术方案）的话，会使得说明书过于冗长。为了避免这个问题，本说明书上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案（这些技术方案均应该视为在本说明书中已经记载），除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。
附图说明
图1为本申请一实施例中基于开关电容的时钟分频器的示意图；
图2为本申请一实施例中时钟分频器的波形示意图；
图3为本申请一实施例中微控制器的示意图；
图4为本申请一实施例中锁相环电路的示意图。
具体实施方式
在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。
本申请的第一实施方式公开了一种基于开关电容的时钟分频器，图1示出了该时钟分频器的结构示意图。该时钟分频器包括：第一至第五开关S1-S5、第一电容C1、第二电容C2和比较器101。第一电容C1的一端耦合到第一开关S1的一端和第三开关S3的一端，第一开关S1的另一端与电源VDD耦合，第一电容C1的另一端耦合到第二开关S2的一端和第四开关S4的一端。第二电容C2的一端耦合到第二开关S2的另一端、第五开关S5的一端和比较器101的第一输入端，比较器101的第二输入端与参考电压VREF耦合，第三至第五开关S3、S4、S5的另一端与地端耦合。在一个实施例中，参考电压VREF的电压值小于电源VDD。
在一个实施例中，第一开关S1和第二开关S2通过第一时钟信号控制，第三开关S3和第四开关S4通过第二时钟信号控制，第一时钟信号与第二时钟信号是一对反相时钟信号，第一时钟信号与第二时钟信号也称为待分频时钟。也就是说，第一开关S1和第二开关S2闭合时，第三开关S3和第四开关S4断开，而第一开关S1和第二开关S2断开时，第三开关S3和第四开关S4闭合。当第一开关S1和第二开关S2闭合，第三开关S3和第四开关S4断开时，电源VDD对第一电容C1和第二电容C2充电。当第一开关S1和第二开关S2断开，第三开关S3和第四开关S4闭合时，第一电容C1放电。
在一个实施例中，第二电容C2的容值大于第一电容C1，因而第二电容C2的充电时间比第一电容C1的充电时间长，第一电容C1充满时，第二电容C2还没有充满。可以通过比较器101的输出信号控制第五开关S5的状态。在一个实施例中，比较器101的输出信号翻转时，改变第五开关S5的开关状态。当第二电容C2充电的电压VCAP大于参考电压VREF时，比较器101翻转，此时使得第五开关S5的闭合，从而第二电容C2放电。应当注意，当第五开关S5闭合时，第二电容C2应当放电完全，从而保证输出时钟的固定周期，例如，控制第五开关S5的闭合时间使得第二电容C2保持足够的放电时间，从而使得第二电容放电完全。可以通过设置第一电容C1和第二电容C2的容值，及参考电压VREF的电压值，从而调节比较器101的输出信号的周期。
在一个实施例中，该时钟分频器还包括：波形整形电路102，波形整形电路102耦合到比较器101的输出端，并且，用于调整比较器101的输出信号（即，输出时钟）的占空比。在一个实施例中，波形整形电路102包括边沿触发器，例如，可以在比较器101的输出上升沿时翻转，从而调整输出时钟信号的占空比。
为了能够更好地理解本说明书的技术方案，下面结合一个具体的例子来进行说明，该例子中罗列的细节主要是为了便于理解，不作为对本申请保护范围的限制。
图1的该设计中，待分频时钟控制四个开关S1、S2、S3和S4，通过电容C1对电容C2进行充电，并通过比较器对电容C2端的电压进行比较，输出最终分频后的时钟波形。在应用时，开关S1和S2同时断开/闭合，S3和S4同时断开/闭合，并且S1/S2和S3/S4交替断开/闭合，以实现在不同的时钟周期对电容C1进行交替的充放电，电容C2的容值应大于C1，使得通过C1向C2充电无法一次充满，以实现分频的目的。开关S5用于提供电容C2的放电回路。最后，通过波形整形电路将比较器的输出转化为50%占空比的时钟波形。应当理解，本申请中，不限于实现50%占空比的时钟波形，例如，还可以为25%占空比的时钟波形，本发明对此不予限制。
在一个实施例中，以电容C1为电容C2的1/3 ，VREF=5/6VDD为例进行说明，图2中展示了电路工作时的波形。由于电容C1小于电容C2，电容C1在一个时钟周期内完成完整的充放电，电容C2无法在一个周期充满，而是通过C1在多个周期内实现“阶梯式”的充电。最后，靠小于VDD的VREF实现比较器的翻转，再通过波形整形电路实现占空比为50%的分频后的时钟信号输出。在本实施例中，在电容C2端有如下公式所示关系。
Figure DEST_PATH_IMAGE001
其中，τ电容C2的充电时间常数，T为待分频时钟的周期，t为电容C2充电所需的时间。由该公式，这里有关系t<T，最终分频的周期为待分频时钟周期的4倍，亦即得到4分频的时钟输出。
当电容C1和电容C2取值，以及VREF取值不同时，其原理相似，可实现不同倍数的整数分频。本文介绍的分频电路，由于采用模拟器件，其分频系数可不局限于数字电路的整数分频，实现任意系数的分频；相比于传统的基于数字器件的整数分频电路，分频系数调整更加灵活。
本申请的第二实施方式公开了一种微控制器（MCU），图3示出了微控制器的结构示意图，该微控制器包括：若干个时钟源301、若干个前置分频器302、多路选择器303和后置分频器304。每个时钟源301耦合到一个前置分频器302，若干个前置分频器302均耦合到多路选择器303，多路选择器303耦合到后置分频器304，后置分频器304的输出提供给中央处理器单元（CPU）、系统总线、外接设备等。若干个前置分频器302和/或后置分频器304采用如图1中所示的时钟分频器。
本申请的第三实施方式公开了一种锁相环电路，图4示出了锁相环电路的示意图，该锁相环电路包括鉴相器402、环路滤波器403和反馈分频器404。鉴相器402的第一输入端与参考时钟401耦合，反馈分频器404耦合在鉴相器402的第二输入端与环路滤波器403的之间。反馈分频器404采用如图1中所示的时钟分频器。
应当理解，本申请的时钟分频器可以应用于各种需要时钟的电路中，并不局限于本申请的微控制器、锁相环电路。
需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。
在本说明书提及的所有文献都被认为是整体性地包括在本说明书的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。

Claims (8)

1.一种基于开关电容的时钟分频器，其特征在于，包括：第一至第五开关、第一电容、第二电容和比较器，所述第二电容的容值大于所述第一电容，其中：
所述第一电容的一端耦合到所述第一开关的一端和所述第三开关的一端，所述第一开关的另一端与电源耦合，所述第一电容的另一端耦合到所述第二开关的一端和所述第四开关的一端；
所述第二电容的一端耦合到所述第二开关的另一端、所述第五开关的一端和所述比较器的第一输入端，所述比较器的第二输入端与参考电压耦合，所述第三至第五开关的另一端与地端耦合；
其中，所述第一开关和所述第二开关通过第一时钟信号控制，所述第三开关和所述第四开关通过第二时钟信号控制，所述第一时钟信号与所述第二时钟信号是一对反相时钟信号；通过所述比较器的输出信号控制所述第五开关的状态。
2.根据权利要求1所述的时钟分频器，其特征在于，还包括：波形整形电路，所述波形整形电路耦合到所述比较器的输出端，并且，用于调整所述比较器的输出信号的占空比。
3.根据权利要求2所述的时钟分频器，其特征在于，所述波形整形电路包括边沿触发器。
4.根据权利要求1所述的时钟分频器，其特征在于，所述比较器的输出信号翻转时，改变所述第五开关的开关状态。
5.根据权利要求1所述的时钟分频器，其特征在于，所述参考电压的电压值小于所述电源。
6.根据权利要求1所述的时钟分频器，其特征在于，通过设置所述第一电容和所述第二电容的容值，及所述参考电压的电压值，调节所述比较器的输出信号的周期。
7.一种微控制器，其特征在于，包括：若干个时钟源、若干个前置分频器、多路选择器和后置分频器，其中，每个所述时钟源耦合到一个前置分频器，所述若干个前置分频器均耦合到所述多路选择器，所述多路选择器耦合到所述后置分频器，其中，所述若干个前置分频器和/或所述后置分频器采用如权利要求1所述的时钟分频器。
8.一种锁相环电路，其特征在于，包括，鉴相器、环路滤波器和反馈分频器，其中，所述鉴相器的第一输入端与参考时钟耦合，所述反馈分频器耦合在所述鉴相器的第二输入端与所述环路滤波器的之间，其中，所述反馈分频器采用如如权利要求1所述的时钟分频器。
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