CN115425955A - 一种时钟切换电路、芯片及终端 - Google Patents

Abstract

本发明涉及时钟电路领域，公开了一种时钟切换电路、芯片及终端。本发明包括分频模块、第一选择模块、第二选择模块、逻辑选择模块第三选择模块。本发明分频模块可以对待分频时钟信号进行分频，并配合第一选择模块和第二选择模块，能够根据不同的时钟信号选择对应的分频信号输出，同时配合逻辑选择模块以及第三选择模块，在第一选择模块和第二选择模块各自输出的分频信号来回切换时，逻辑选择模块能够使第三选择模块以第一选择模块输出的时钟信号为基准，并确保第二选择模块输出的时钟信号的频率低于第一选择模块输出的时钟信号时，第三选择模块才会切换输出信号，从而能够确保工作时钟信号时刻保持稳定，避免出现毛刺信号，提升了可靠性。

Description

一种时钟切换电路、芯片及终端

技术领域

本发明涉及时钟电路领域，特别是一种时钟切换电路、芯片及终端。

背景技术

时钟电路在中数字电路领域里是常规的电路模块，在具体应用过程中，在不同时刻下，需要时钟电路能够输出不同时钟频率的电路，但在切换过程中，容易出现毛刺信号，造成数字电路无法正常工作，影响系统的运作，严重地，会造成整个系统出现瘫痪，因此需要在切换频率时，避免出现毛刺信号。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出一种时钟切换电路，能够避免出现毛刺信号。

本发明还提出一种具有上述时钟切换电路的芯片。

本发明还提出一种具有上述时钟切换电路的终端。

一方面，根据本发明实施例的时钟切换电路，包括分频模块、第一选择模块、第二选择模块、逻辑选择模块、第三选择模块，所述分频模块具有第一使能端、第一时钟接收端及n个分频输出端，所述第一使能端用于接收第一时钟使能信号，所述第一时钟接收端用于接收待分频时钟信号；所述第一选择模块具有第一时钟切换使能端、第一时钟信号输出端及n-1个第一分频输入端，所述第一时钟切换使能端用于接收第一时钟切换信号，n-1个所述第一分频输入端与所述分频模块的第一个所述分频输出端至第n-1个所述分频输出端依次对应电性连接；所述第二选择模块具有第二时钟切换使能端、第二时钟信号输出端及n-1个第二分频输入端，所述第二时钟切换使能端用于接收第二时钟切换信号，n-1个所述第二分频输入端与所述分频模块的第二个所述分频输出端至第n个所述分频输出端依次对应电性连接；所述逻辑选择模块具有第四时钟切换使能端、第二使能端、第二时钟信号接收端、第三时钟信号接收端及选择输出端，所述第四时钟切换使能端用于接收第三时钟切换信号，所述第二使能端用于接收第二时钟使能信号，所述第二时钟信号接收端与所述第一时钟信号输出端电性连接，所述第三时钟信号接收端与所述第二时钟信号输出端电性连接；所述第三选择模块具有第三时钟切换使能端、第三时钟信号输出端、第三分频输入端及第四分频输入端，所述第三时钟切换使能端与所述选择输出端电性连接，所述第三分频输入端与所述第一时钟信号输出端电性连接，所述第四分频输入端与所述第二时钟信号输出端电性连接，所述第三选择模块根据所述选择输出端的信号，使所述第三时钟信号输出端输出工作时钟信号，所述工作时钟信号与所述第三分频输入端所接收的时钟信号相同或与所述第四分频输入端所接收的时钟信号相同。

根据本发明的一些实施例，所述分频模块包括n个第一非门及n个依次电性连接的下降沿D触发器；其中，上一个所述下降沿D触发器的输出端与下一个所述下降沿D触发器的时钟输入端电性连接，每一个所述下降沿D触发器的输出端与对应的所述第一分频输入端或对应的所述第二分频输入端电性连接，每一个所述下降沿D触发器的输出端与对应的所述第一非门的输入端电性连接，所述第一非门的输出端与对应的所述下降沿D触发器的输入端电性连接，每一个所述下降沿D触发器的时钟使能端作为所述第一使能端，第一个所述下降沿D触发器的时钟输入端作为所述第一时钟接收端。

根据本发明的一些实施例，所述逻辑选择模块包括上升沿D触发器、第二非门、第一与门、第二与门、第一与门、第二与门、第三与门、或非门、或门及第三非门；上升沿D触发器，所述上升沿D触发器的时钟输入端作为所述第二时钟信号接收端，所述上升沿D触发器的时钟使能端作为所述第二使能端，所述上升沿D触发器的输出端作为所述选择输出端；所述第二非门的输入端作为所述第三时钟信号接收端；所述第一与门的第一输入端与所述上升沿D触发器的输出端电性连接，所述第一与门的第二输入端与所述第二非门的输入端电性连接；所述第二与门的第一输入端与所述第二非门的输出端电性连接；所述第三与门的第一输入端与所述第一与门的输出端电性连接，所述第三与门的第二输入端作为所述第四时钟切换使能端；所述或非门的第一输入端与所述第三与门的第二输入端电性连接，所述或非门的第二输入端与所述第二与门的输出端电性连接；所述或门的第一输入端与所述第三与门的输出端电性连接，所述或门的第二输入端与所述或非门的输出端电性连接，所述或门的输出端与所述上升沿D触发器的输入端电性连接；所述第三非门的输入端与所述上升沿D触发器的输出端电性连接，所述第三非门的输出端与所述第二与门的第二输入端电性连接。

根据本发明的一些实施例，还包括调频模块，所述调频模块具有电源输入端、第二时钟接收端、第三时钟接收端、参考电压端及第四时钟信号输出端；其中，所述电源输入端用于与电源电性连接，所述第二时钟接收端用于接收第一时钟信号，所述第三时钟接收端用于接收第二时钟信号，所述时钟信号输出端与所述第一时钟接收端电性连接，所述参考电压端用于与参考电压电性连接，所述第一时钟信号与所述第二时钟信号为反相时钟信号，所述调频模块能够调节所述第一时钟信号的频率，以使所述第四时钟信号输出端输出不同频率的第三时钟信号。

根据本发明的一些实施例，所述调频模块包括比较器、波形整形单元、第一开关、第二开关、第三开关、第四开关、第五开关、第一电容以及第二电容；所述第一开关的第一端与所述电源输入端连接，所述第一开关的控制端作为所述第二时钟接收端；所述第一电容的第一端与所述第一开关的第二端电性连接；所述第二开关的第一端与所述第一电容的第二端电性连接，所述第二开关的控制端与所述第一开关的控制端电性连接；所述比较器的第一输入端与所述第二开关的第二端电性连接，所述比较器的第二输入端作为所述参考电压端；所述波形整形单元的输入端与所述比较器的输出端电性连接，所述波形整形单元的输出端作为所述第四时钟信号输出端；所述第三开关的第一端与所述第一开关的第二端电性连接，所述第三开关的控制端作为所述第三时钟接收端，所述第三开关的第二端接地；所述第四开关的第一端与所述第一电容的第二端电性连接，所述第四开关的控制端与所述第三开关的控制端电性连接，所述第四开关的第二端接地；所述第五开关的第一端与所述第二开关的第二端电性连接，所述第五开关的控制端与所述比较器的输出端电性连接，所述第五开关的第二端接地；所述第二电容的第一端与所述第二开关的第二端电性连接，所述第二电容的第二端接地。

根据本发明的一些实施例，所述第一电容的电容值小于所述第二电容的电容值。

根据本发明的一些实施例，所述波形整形单元包括边沿触发器。

根据本发明的一些实施例，所述第一电容和所述第二电容为可变电容。

另一方面，根据本发明实施例的芯片，包括根据本发明上述实施例的时钟切换电路。

另一方面，根据本发明实施例的终端，包括根据本发明上述实施例的时钟切换电路。

本发明实施例至少具有如下有益效果：分频模块可以对待分频时钟信号进行分频，并配合第一选择模块和第二选择模块，能够根据不同的时钟信号选择对应的分频信号输出，同时配合逻辑选择模块以及第三选择模块，在第一选择模块输出的分频信号来回切换时和第二选择模块输出的分频信号来回切换时，逻辑选择模块能够使第三选择模块以第一选择模块输出的时钟信号为基准，并确保第二选择模块输出的时钟信号的频率低于第一选择模块输出的时钟信号时，第三选择模块才会切换输出信号，从而能够确保第三选择模块输出的时钟信号时刻保持稳定，避免出现毛刺信号，进而能够确保后续的数字电路能够正常工作，有效地提升了可靠性。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为本发明实施例的时钟切换电路的电路原理示意图；

图2为图1示出的时钟切换电路的分频模块的电路结构示意图；

图3为图1示出的时钟切换电路的逻辑选择模块的电路结构示意图；

图4为图1示出的时钟切换电路的波形示意图；

图5为时钟切换电路未采用逻辑选择模块时的波形示意图；

图6为本发明另一实施例的时钟切换电路的电路原理示意图；

图7为图6示出的时钟切换电路的调频模块的电路结构示意图；

图8为图6示出的调频模块的波形示意图；

图9为本发明另一实施例的时钟切换电路的调频模块的电路结构示意图；

图10为图9示出的时钟切换电路的稳压模块的电路结构示意图；

图11为本发明另一实施例的时钟切换电路的调频模块的电路结构示意图；

图12为图11示出的时钟切换电路的稳压模块的电路结构示意图；

图13为本发明另一实施例的时钟切换电路的调频模块的电路结构示意图；。

附图标记：分频模块100、第一选择模块200、第二选择模块300、逻辑选择模块400、第三选择模块500、调频模块600。

具体实施方式

以下将结合实施例和附图对本发明的构思、具体结构及产生的技术效果进行清楚、完整的描述，以充分地理解本发明的目的、方案和效果。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

需要说明的是，如无特殊说明，当某一特征被称为“固定”、“连接”在另一个特征，它可以直接固定、连接在另一个特征上，也可以间接地固定、连接在另一个特征上。此外，本发明中所使用的上、下、左、右、顶、底等描述仅仅是相对于附图中本发明各组成部分的相互位置关系来说的。

此外，除非另有定义，本文所使用的所有的技术和科学术语与本技术领域的技术人员通常理解的含义相同。本文说明书中所使用的术语只是为了描述具体的实施例，而不是为了限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的组合。

应当理解，尽管在本公开可能采用术语第一、第二、第三等来描述各种元件，但这些元件不应限于这些术语。这些术语仅用来将同一类型的元件彼此区分开。例如，在不脱离本公开范围的情况下，第一元件也可以被称为第二元件，类似地，第二元件也可以被称为第一元件。

一方面，参照图1，根据本发明实施例的时钟切换电路，包括分频模块100、第一选择模块200、第二选择模块300、逻辑选择模块400、第三选择模块500，所述分频模块100具有第一使能端、第一时钟接收端及n个分频输出端，所述第一使能端用于接收第一时钟使能信号，所述第一时钟接收端用于接收待分频时钟信号；所述第一选择模块200具有第一时钟切换使能端、第一时钟信号输出端及n-1个第一分频输入端，所述第一时钟切换使能端用于接收第一时钟切换信号，n-1个所述第一分频输入端与所述分频模块100的第一个所述分频输出端至第n-1个所述分频输出端依次对应电性连接；所述第二选择模块300具有第二时钟切换使能端、第二时钟信号输出端及n-1个第二分频输入端，所述第二时钟切换使能端用于接收第二时钟切换信号，n-1个所述第二分频输入端与所述分频模块100的第二个所述分频输出端至第n个所述分频输出端依次对应电性连接；所述逻辑选择模块400具有第四时钟切换使能端、第二使能端、第二时钟信号接收端、第三时钟信号接收端及选择输出端，所述第四时钟切换使能端用于接收第三时钟切换信号，所述第二使能端用于接收第二时钟使能信号，所述第二时钟信号接收端与所述第一时钟信号输出端电性连接，所述第三时钟信号接收端与所述第二时钟信号输出端电性连接；所述第三选择模块500具有第三时钟切换使能端、第三时钟信号输出端、第三分频输入端及第四分频输入端，所述第三时钟切换使能端与所述选择输出端电性连接，所述第三分频输入端与所述第一时钟信号输出端电性连接，所述第四分频输入端与所述第二时钟信号输出端电性连接，所述第三选择模块500根据所述选择输出端的信号，使所述第三时钟信号输出端输出工作时钟信号，所述工作时钟信号与所述第三分频输入端所接收的时钟信号相同或与所述第四分频输入端所接收的时钟信号相同。

工作原理：分频模块100能够将待分频时钟信号进行分频，并向第一选择模块200分别输出2分频信号OSC1、4分频信号OSC2、8分频信号OSC3……及2^n-1分频信号OSCn-1，分频模块100还向第二选择模块300输出4分频信号OSC2、8分频信号OSC3……及2ⁿ分频信号OSCn；其中，需要说明的是，第一选择模块200的第一时钟信号输出端所输出的时钟信号CLK1是n-1个第一分频输入端其中一个端口所接收的分频信号，第二选择模块300的第二时钟信号输出端所输出的时钟信号CLK2是n-1个第二分频输入端其中一个端口所接收的分频信号；即第一选择模块200会根据第一时钟切换信号的变化，向逻辑选择模块400和第三选择模块500输出对应的分频信号；第二选择模块300也会根据第二时钟切换信号的变化，向逻辑选择模块400和第三选择模块500输出对应的分频信号；第三选择模块500会根据逻辑选择模块400选择输出端输出的选择信号，判断输出第一选择模块200的时钟信号CLK1或者是第二选择模块300的时钟信号CLK2，即第三选择模块500的工作时钟信号是时钟信号CLK1或时钟信号CLK2；当逻辑选择模块400接收到第三时钟切换信号，确定需要切换时，此时，逻辑选择模块400会先根据第一选择模块200输出的时钟信号CLK1以及第二选择模块300输出的时钟信号CLK2的频率进行判断，当同步确定第二选择模块300输出的时钟信号CLK2的频率低于第一选择模块200输出的时钟信号CLK1时，则输出对应的选择信号，使第三选择模块500切换输出第二选择模块300输出的时钟信号CLK2；否则，其它时候，逻辑选择模块400即使根据第三时钟切换信号的反馈，确认需要切换时，只要确定第二选择模块300输出的时钟信号CLK2的频率高于第一选择模块200输出的时钟信号CLK1时，逻辑选择模块400都不会输出相应的选择信号使第三选择模块500进行切换；即第三选择模块500正常情况下都会输出第一选择模块200输出的时钟信号CLK1，仅当逻辑选择模块400接收到需要切换的第三切换时钟信号，且确定第二选择模块300输出的时钟信号CLK2的频率低于第一选择模块200输出的时钟信号CLK1时，则会控制第三选择模块500切换输出第二选择模块300输出的时钟信号CLK2。因此，采用本发明实施例中的电路模块能够确保第三选择模块500在切换输出工作时钟信号的过程中，都能够使输出的工作时钟信号时刻保持稳定，避免出现毛刺信号，进而能够确保后续的数字电路能够正常工作，有效地提升了工作时钟信号的可靠性。

参照图2，在本发明的一些实施例中，所述分频模块100包括n个第一非门及n个依次电性连接的下降沿D触发器；其中，上一个所述下降沿D触发器的输出端与下一个所述下降沿D触发器的时钟输入端电性连接，每一个所述下降沿D触发器的输出端与对应的所述第一分频输入端或对应的所述第二分频输入端电性连接，每一个所述下降沿D触发器的输出端与对应的所述第一非门的输入端电性连接，所述第一非门的输出端与对应的所述下降沿D触发器的输入端电性连接，每一个所述下降沿D触发器的时钟使能端作为所述第一使能端，第一个所述下降沿D触发器的时钟输入端作为所述第一时钟接收端。配合上述多个第一非门和下降沿D触发器的级联结构，则能够使依次连接的下降沿D触发器依次输出2分频信号OSC1、4分频信号OSC2、8分频信号OSC3……及n分频信号OSCn，在本实施例中，下降沿D触发器和第一非门的数量不做具体的限制，可以依据实际的需求，设置对应数量即可，即n为整数，且n≥1即可，结合具体的需要，n可以是2、或3、或4、或5等任意一个整数。

参照图3，在本发明的一些实施例中，所述逻辑选择模块400包括上升沿D触发器、第二非门、第一与门、第二与门、第一与门、第二与门、第三与门、或非门、或门及第三非门；上升沿D触发器，所述上升沿D触发器的时钟输入端作为所述第二时钟信号接收端，所述上升沿D触发器的时钟使能端作为所述第二使能端，所述上升沿D触发器的输出端作为所述选择输出端；所述第二非门的输入端作为所述第三时钟信号接收端；所述第一与门的第一输入端与所述上升沿D触发器的输出端电性连接，所述第一与门的第二输入端与所述第二非门的输入端电性连接；所述第二与门的第一输入端与所述第二非门的输出端电性连接；所述第三与门的第一输入端与所述第一与门的输出端电性连接，所述第三与门的第二输入端作为所述第四时钟切换使能端；所述或非门的第一输入端与所述第三与门的第二输入端电性连接，所述或非门的第二输入端与所述第二与门的输出端电性连接；所述或门的第一输入端与所述第三与门的输出端电性连接，所述或门的第二输入端与所述或非门的输出端电性连接，所述或门的输出端与所述上升沿D触发器的输入端电性连接；所述第三非门的输入端与所述上升沿D触发器的输出端电性连接，所述第三非门的输出端与所述第二与门的第二输入端电性连接。其中，上升沿D触发器、第二非门、第一与门、第二与门、第一与门、第二与门、第三与门、或非门、或门及第三非门的各自结构都是常规的结构，在本实施例中，通过配合以上顺序的连接，逻辑选择模块400则能同时依据第三时钟切换信号、第一时钟信号输出端输出的时钟信号CLK1及第二时钟信号输出端输出的时钟信号CLK2进行判断，输出相应的选择信号，控制第三选择模块500的工作时钟信号是否进行切换，进而能够在确保第三选择模块500稳定地输出第一选择模块200输出的时钟信号CLK1前提下，在需要切换时，确定第二选择模块300输出的时钟信号CLK2的频率低于第一选择模块200输出的时钟信号CLK2时，工作时钟信号才进行切换，进而能够避免第三选择模块500输出的工作时钟信号会出现毛刺，有效地提升了可靠性。

具体地，可以参照图4，为本发明实施例采用了逻辑选择模块400后，第三选择模块500工作时钟信号由输出时钟信号CLK1切换成时钟信号CLK2，再由时钟信号CLK2切换成时钟信号CLK1的过程，可以看到在第一选择模块200切换的过程中，可以避免工作时钟信号会出现毛刺信号，而同步参照图5，为传统的时钟切换电路的波形图，即并未采用逻辑选择模块400，可以看出在选择信号控制下进行切换时，工作时钟信号在对应的切换时刻都会有毛刺信号，因此容易造成后续的电路模块出现瘫痪，因此，结合图4可知，采用本发明实施例的时钟切换电路，能够有效地解决切换过程中所出现的毛刺信号，确保工作时钟信号能够稳定地输出。

在本发明的一些实施例中，第一选择模块200、第二选择模块300以及第三选择模块500均采用选择器。

参照图6，在本发明的一些实施例中，还包括调频模块600，所述调频模块600具有电源输入端、第二时钟接收端、第三时钟接收端、参考电压端及第四时钟信号输出端；其中，所述电源输入端用于与电源电性连接，所述第二时钟接收端用于接收第一时钟信号，所述第三时钟接收端用于接收第二时钟信号，所述时钟信号输出端与所述第一时钟接收端电性连接，所述参考电压端用于与参考电压电性连接，所述第一时钟信号与所述第二时钟信号为反相时钟信号，所述调频模块600能够调节所述第一时钟信号的频率，以使所述第四时钟信号输出端输出不同频率的第三时钟信号。利用调频模块600，可以根据需求，控制待分频时钟信号的初始频率，然后再进入到分频模块100内进行二分频、四分频或是2ⁿ分频，可以有效地提升了适应性范围，进而能够调节输出所需要的频率。

参照图7，在本发明的一些实施例中，所述调频模块600包括比较器、波形整形单元、第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5、第一电容C1以及第二电容C2；所述第一开关S1的第一端与所述电源输入端连接，与电源VDD连接，所述第一开关S1的控制端作为所述第二时钟接收端；所述第一电容C1的第一端与所述第一开关S1的第二端电性连接；所述第二开关S2的第一端与所述第一电容C1的第二端电性连接，所述第二开关S2的控制端与所述第一开关S1的控制端电性连接；所述比较器的第一输入端与所述第二开关S2的第二端电性连接，所述比较器的第二输入端作为所述参考电压端；所述波形整形单元的输入端与所述比较器的输出端电性连接，所述波形整形单元的输出端作为所述第四时钟信号输出端；所述第三开关S3的第一端与所述第一开关S1的第二端电性连接，所述第三开关S3的控制端作为所述第三时钟接收端，所述第三开关S3的第二端接地；所述第四开关S4的第一端与所述第一电容C1的第二端电性连接，所述第四开关S4的控制端与所述第三开关S3的控制端电性连接，所述第四开关S4的第二端接地；所述第五开关S5的第一端与所述第二开关S2的第二端电性连接，所述第五开关S5的控制端与所述比较器的输出端电性连接，所述第五开关S5的第二端接地；所述第二电容C2的第一端与所述第二开关S2的第二端电性连接，所述第二电容C2的第二端接地。

参照图7，在本实施例中，第一开关S1和第二开关S2通过第一时钟信号进行控制，第三开关S3和第四开关S4通过第二时钟信号控制，第一时钟信号与第二时钟信号是一对反相时钟信号，第一时钟信号也就是需要调节频率的时钟信号。因第一时钟信号与第二时钟信号是一对反相时钟信号，因此第一开关S1和第二开关S2闭合时，第三开关S3和第四开关S4断开，而第一开关S1和第二开关S2断开时，第三开关S3和第四开关S4闭合；当第一开关S1和第二开关S2闭合，第三开关S3和第四开关S4断开时，电源VDD对第一电容C1和第二电容C2充电。当第一开关S1和第二开关S2断开，第三开关S3和第四开关S4闭合时，第一电容C1放电。其中，第一时钟信号可以直接由晶振或振荡器提供，再配合非门，则可以得到第二时钟信号。

参照图7，在本发明的一些实施例中，所述第一电容C1的电容值小于所述第二电容C2的电容值。因此第二电容C2的充电时间比第一电容C1的充电时间长，第一电容C1充满时，第二电容C2还没有充满。可以通过比较器的输出信号控制第五开关S5的状态。在一个实施例中，比较器的输出信号翻转时，改变第五开关S5的开关状态。当第二电容C2充电的电压V_CAP大于参考电压V_REF时，比较器翻转，此时使得第五开关S5的闭合，从而第二电容C2放电。应当注意，当第五开关S5闭合时，第二电容C2应当放电完全，从而保证输出时钟的固定周期，例如，控制第五开关S5的闭合时间使得第二电容C2保持足够的放电时间，从而使得第二电容C2放电完全。可以通过设置第一电容C1和第二电容C2的容值，及参考电压V_REF的电压值，从而调节比较器的输出信号的周期。在本实施例中，参考电压V_REF小于电源VDD。

参照图7，在本发明的一些实施例中，所述波形整形单元包括边沿触发器。其中，波形整形单元用于调整比较器的输出信号的占空比。在本发明的一些实施例中，波形整形单元包括上升沿触发器，例如，可以在比较器的输出上升沿时翻转，从而调整输出时钟信号的占空比。

参照图7，在本发明的一些实施例中，所述第一电容C1和所述第二电容C2为可变电容。即第一电容C1和第二电容C2可以根据实际的需求进行调整，进而可以使调频模块600可以输出不同频率的时钟信号。

待分频时钟控制第一开关S1、第二开关S2、第三开关S3及第四开关S4，通过第一电容C1对第二电容C2进行充电，并通过比较器对第二电容C2端的电压进行比较，输出最终分频后的时钟波形。在应用时，第一开关S1和第二开关S2同时断开/闭合，第三开关S3和第四开关S4同时断开/闭合，并且第一开关S1和第二开关S2及第三开关S3和第四开关S4交替断开/闭合，以实现在不同的时钟周期对第一电容C1进行交替的充放电，第二电容C2的容值应大于第一电容C1的容值，使得通过第一电容C1向第二电容C2充电无法一次充满，以实现分频的目的。第五开关S5用于提供第二电容C2的放电回路。最后，通过波形整形单元将比较器的输出转化为50％占空比的时钟波形。应当理解，本申请中，不限于实现50％占空比的时钟波形，例如，还可以为25％占空比的时钟波形，本发明对此不予限制。

在一个实施例中，以第一电容C1容量为第二电容C2容量的1/3，V_REF＝5/6VDD为例进行说明，图8中展示了电路工作时的波形。由于第一电容C1小于第二电容C2，第一电容C1在一个时钟周期内完成完整的充放电，第二电容C2无法在一个周期充满，而是通过第一电容C1在多个周期内实现“阶梯式”的充电。最后，靠小于VDD的V_REF实现比较器的翻转，再通过波形整形单元实现占空比为50％的分频后的时钟信号输出。在本实施例中，在第二电容C2端有如下公式所示关系：

其中，τ第二电容C2的充电时间常数，T为第一时钟信号的周期，t为第二电容C2充电所需的时间。由该公式，这里有关系t小于T，最终时钟信号输出的周期为第一时钟信号周期的4倍，即可以调整得到第一时钟信号的4分频时钟信号，然后再将该4分频时钟信号作为待分频时钟信号输出给分频模块100。

当第一电容C1和第二电容C2取值，以及V_REF取值不同时，其原理相似，可实现不同倍数的整数调频。本文介绍的调频模块600，由于采用模拟器件，其调频系数可不局限于数字电路的整数调频，实现任意系数的调频；相比于传统的基于数字器件的整数调频电路，调频系数调整更加灵活，还可以实现小数点调频，进而得到不同频率的待分频时钟信号。

参照图9和图10，在本发明的一些实施例中，调频模块600还包括稳压单元，所述稳压单元的输入端与所述电源输入端连接，所述稳压单元的输出端与所述第一开关S1的第一端连接；所述稳压单元包括PMOS管MP1、PMOS管MP2、PMOS管MP3、NMOS管MN1、NMOS管MN2及NMOS管MN3；所述PMOS管MP1的源极用于连接电源VCC，所述PMOS管MP1的栅极与所述电源输入端连接，即与电源VDD连接；所述PMOS管MP2的源极与所述PMOS管MP1的漏极连接，所述PMOS管MP2的栅极与所述PMOS管MP1的栅极连接，所述PMOS管MP2的漏极作为所述波形整形单元的输出端；所述PMOS管MP3的栅极与所述PMOS管MP2的漏极连接，所述PMOS管MP3的漏极连接地VSS，所述PMOS管MP3的源极与所述PMOS管MP1的栅极连接；所述NMOS管MN1的源极连接地VSS，所述NMOS管MN1的栅极与所述PMOS管MP1的栅极连接；所述NMOS管MN2的源极与所述NMOS管MN1的漏极连接，所述NMOS管MN2的栅极与所述PMOS管MP1的栅极连接，所述NMOS管MN2的漏极与所述PMOS管MP2的漏极连接；NMOS管MN3的源极与所述NMOS管MN1的漏极连接，所述NMOS管MN3的栅极与所述PMOS管MP2的漏极连接，所述NMOS管MN3的漏极与所述PMOS管MP1的源极连接。

电源VDD经过稳压单元后输出的电压信号只有高电平和低电平两种模式，有效过滤了输入电源VDD的毛刺。在一个具体的实施例中，当VDD＝0时，MP1、MP2导通，MN1、MN2关闭，输出Vout1为高电平，则MP3关闭、MN3导通，则节点X电压为VCC-vthn(vthn为NMOS管的阈值电压)。当电源VDD从0V上升时，由于节点X初始电压较高，则MN2必须在电源VDD大于VCC/2时才能导通，Vout1才开始下降，即上升阈值vrise大于VCC/2。另一方面，当VDD＝VCC时，MP1、MP2关闭，MN1、MN2导通，输出Vout1为低电平，则MP3导通、MN3关闭，则节点Y电压为VSS+vthp(vthp为PMOS管的阈值电压)。当VDD从VCC下降时，由于节点Y初始电压较低，则MP2必须在VDD小于VCC/2时才能导通，Vout1才开始上升，即下降阈值vfall小于VCC/2。总之，上升阈值大于下降阈值，实现了迟滞功能，输入信号电压VDD在上电、掉电过程中有毛刺时均能得到有效滤除。则配合稳压单元，能够稳压单元输出电压保持稳定，避免在上电和掉电过程中会有毛刺，进而确保第一电容C1充电过程是保持稳定的，从而确保待分频时钟信号的稳定输出。

同时配合逻辑选择模块400和第三选择模块500，在第三选择模块500切换过程中，也能保持工作时钟信号保持稳定。

参照图11和图12，在本发明的一些实施例中，调频模块600还包括电源切换单元，所述电源切换单元的输出端Vout2与所述稳压单元的输入端连接，其中，所述电源切换单元包括电阻R1、电阻R2、NMOS管MN4、PMOS管MP4以及PMOS管MP5，电源VDD与NMOS管MN4的栅极连接，NMOS管MN4的漏极接地，NMOS管MN4，与电源VDD电压相同的备用电源与PMOS管MP4的漏极连接，PMOS管MP4的栅极与电阻R1的第一端连接，电阻R1的第二端接地，PMOS管MP4的源极分别与电阻R2的第一端及PMOS管MP5的源极连接，电源VDD还与PMOS管MP5的漏极连接，PMOS管MP5的源极作为电源切换单元的输出端Vout2，PMOS管MP5的栅极还与电阻R2的第二端以及NMOS管MN4的源极连接。需要说明的是，当电源VDD正常供电时，NMOS管MN4导通，之后拉低了PMOS管MP5的栅极，故PMOS管MP5也会导通，此时，PMOS管MP4的栅极跟源极之间的电压为PMOS管MP5的导通压降，故PMOS管MP4截止，则备用电源与电源切换单元的输出端Vout2之间为断开的状态，此时电源切换单元由电源VDD输出；而当电源VDD断开时，则NMOS管MN4截止，PMOS管MP4的栅极因电阻R1的下拉作用，所以PMOS管MP4导通，然后PMOS管MP5的栅极也因电阻R2的上拉作用，故PMOS管MP5截止，因此电源切换单元的输出端Vout2由备用电源输出；因此利用电源切换单元的电路结构，能够确保整个时钟切换电路保持正常工作，同时配合稳压单元，在备用电源和电源VDD切换的过程中，也能保持调频模块600能够稳定地工作，进而确保待分频时钟信号能够稳定地输出，并配合逻辑选择模块400和第三选择模块500等，能够使时钟切换电路最终输出的工作时钟信号是保持稳定，确保了后续的电路模块能够正常工作，有效地提升了稳定性和可靠性。

此外，参照图13，在本发明一些实施例中，调频模块600也可以仅包括电源切换单元，与上述实施例不同的是，电源切换单元的输出端与第一开关S1的第一端连接，而电源切换单元的电路结构与上述扔保持一致，功能也相同。

另一方面，根据本发明实施例的芯片，包括根据本发明上述实施例的时钟切换电路。

另一方面，根据本发明实施例的终端，包括根据本发明上述实施例的时钟切换电路。

另一方面，根据本发明实施例的芯片，包括根据本发明上述实施例的时钟切换电路。

根据本发明实施例的芯片的其他构成以及操作对于本领域普通技术人员而言都是已知的，这里不再详细描述。

芯片里采用本发明上述实施例的时钟切换电路，能够确保芯片保持正常工作，避免因毛刺信号而造成芯片的瘫痪，有效地提升了可靠性。

另一方面，根据本发明实施例的终端，包括根据本发明上述实施例的时钟切换电路。

根据本发明实施例的终端的其他构成以及操作对于本领域普通技术人员而言都是已知的，这里不再详细描述。

终端里采用本发明上述实施例的时钟切换电路，能够确保终端保持正常工作，避免因毛刺信号而造成芯片的瘫痪，有效地提升了可靠性。

根据本发明的实施例，通过如此设置，可以达成至少如下的一些效果，本发明实施例至少具有如下有益效果：分频模块100可以对待分频时钟信号进行分频，并配合第一选择模块200和第二选择模块300，能够根据不同的时钟信号选择对应的分频信号输出，同时配合逻辑选择模块400以及第三选择模块500，在第一选择模块200输出的分频信号来回切换时和第二选择模块300输出的分频信号来回切换时，逻辑选择模块400能够使第三选择模块500以第一选择模块200输出的时钟信号为基准，并确保第二选择模块300输出的时钟信号的频率低于第一选择模块200输出的时钟信号时，第三选择模块500才会切换输出信号，从而能够确保第三选择模块500输出的时钟信号时刻保持稳定，避免出现毛刺信号，进而能够确保后续的数字电路能够正常工作，有效地提升了可靠性。

以上所述，只是本发明的较佳实施例而已，本发明并不局限于上述实施方式，只要其以相同的手段达到本发明的技术效果，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开保护的范围之内。都应属于本发明的保护范围。在本发明的保护范围内其技术方案和/或实施方式可以有各种不同的修改和变化。

Claims (10)

1.一种时钟切换电路，其特征在于，包括：

分频模块(100)，具有第一使能端、第一时钟接收端及n个分频输出端，所述第一使能端用于接收第一时钟使能信号，所述第一时钟接收端用于接收待分频时钟信号；

第一选择模块(200)，具有第一时钟切换使能端、第一时钟信号输出端及n-1个第一分频输入端，所述第一时钟切换使能端用于接收第一时钟切换信号，n-1个所述第一分频输入端与所述分频模块(100)的第一个所述分频输出端至第n-1个所述分频输出端依次对应电性连接；

第二选择模块(300)，具有第二时钟切换使能端、第二时钟信号输出端及n-1个第二分频输入端，所述第二时钟切换使能端用于接收第二时钟切换信号，n-1个所述第二分频输入端与所述分频模块(100)的第二个所述分频输出端至第n个所述分频输出端依次对应电性连接；

逻辑选择模块(400)，具有第四时钟切换使能端、第二使能端、第二时钟信号接收端、第三时钟信号接收端及选择输出端，所述第四时钟切换使能端用于接收第三时钟切换信号，所述第二使能端用于接收第二时钟使能信号，所述第二时钟信号接收端与所述第一时钟信号输出端电性连接，所述第三时钟信号接收端与所述第二时钟信号输出端电性连接；

第三选择模块(500)，具有第三时钟切换使能端、第三时钟信号输出端、第三分频输入端及第四分频输入端，所述第三时钟切换使能端与所述选择输出端电性连接，所述第三分频输入端与所述第一时钟信号输出端电性连接，所述第四分频输入端与所述第二时钟信号输出端电性连接，所述第三选择模块(500)根据所述选择输出端的信号，使所述第三时钟信号输出端输出工作时钟信号，所述工作时钟信号与所述第三分频输入端所接收的时钟信号相同或与所述第四分频输入端所接收的时钟信号相同。

2.根据权利要求1所述的时钟切换电路，其特征在于，所述分频模块(100)包括n个第一非门及n个依次电性连接的下降沿D触发器；

其中，上一个所述下降沿D触发器的输出端与下一个所述下降沿D触发器的时钟输入端电性连接，每一个所述下降沿D触发器的输出端与对应的所述第一分频输入端或对应的所述第二分频输入端电性连接，每一个所述下降沿D触发器的输出端与对应的所述第一非门的输入端电性连接，所述第一非门的输出端与对应的所述下降沿D触发器的输入端电性连接，每一个所述下降沿D触发器的时钟使能端作为所述第一使能端，第一个所述下降沿D触发器的时钟输入端作为所述第一时钟接收端。

3.根据权利要求1所述的时钟切换电路，其特征在于，所述逻辑选择模块(400)包括：

上升沿D触发器，所述上升沿D触发器的时钟输入端作为所述第二时钟信号接收端，所述上升沿D触发器的时钟使能端作为所述第二使能端，所述上升沿D触发器的输出端作为所述选择输出端；

第二非门，所述第二非门的输入端作为所述第三时钟信号接收端；

第一与门，所述第一与门的第一输入端与所述上升沿D触发器的输出端电性连接，所述第一与门的第二输入端与所述第二非门的输入端电性连接；

第二与门，所述第二与门的第一输入端与所述第二非门的输出端电性连接；

第三与门，所述第三与门的第一输入端与所述第一与门的输出端电性连接，所述第三与门的第二输入端作为所述第四时钟切换使能端；

或非门，所述或非门的第一输入端与所述第三与门的第二输入端电性连接，所述或非门的第二输入端与所述第二与门的输出端电性连接；

或门，所述或门的第一输入端与所述第三与门的输出端电性连接，所述或门的第二输入端与所述或非门的输出端电性连接，所述或门的输出端与所述上升沿D触发器的输入端电性连接；

第三非门，所述第三非门的输入端与所述上升沿D触发器的输出端电性连接，所述第三非门的输出端与所述第二与门的第二输入端电性连接。

4.根据权利要求1所述的时钟切换电路，其特征在于，还包括调频模块(600)，所述调频模块(600)具有电源输入端、第二时钟接收端、第三时钟接收端、参考电压端及第四时钟信号输出端；

其中，所述电源输入端用于与电源电性连接，所述第二时钟接收端用于接收第一时钟信号，所述第三时钟接收端用于接收第二时钟信号，所述时钟信号输出端与所述第一时钟接收端电性连接，所述参考电压端用于与参考电压电性连接，所述第一时钟信号与所述第二时钟信号为反相时钟信号，所述调频模块(600)能够调节所述第一时钟信号的频率，以使所述第四时钟信号输出端输出不同频率的第三时钟信号。

5.根据权利要求4所述的时钟切换电路，其特征在于，所述调频模块(600)包括：

第一开关，所述第一开关的第一端与所述电源输入端连接，所述第一开关的控制端作为所述第二时钟接收端；

第一电容，所述第一电容的第一端与所述第一开关的第二端电性连接；

第二开关，所述第二开关的第一端与所述第一电容的第二端电性连接，所述第二开关的控制端与所述第一开关的控制端电性连接；

比较器，所述比较器的第一输入端与所述第二开关的第二端电性连接，所述比较器的第二输入端作为所述参考电压端；

波形整形单元，所述波形整形单元的输入端与所述比较器的输出端电性连接，所述波形整形单元的输出端作为所述第四时钟信号输出端；

第三开关，所述第三开关的第一端与所述第一开关的第二端电性连接，所述第三开关的控制端作为所述第三时钟接收端，所述第三开关的第二端接地；

第四开关，所述第四开关的第一端与所述第一电容的第二端电性连接，所述第四开关的控制端与所述第三开关的控制端电性连接，所述第四开关的第二端接地；

第五开关，所述第五开关的第一端与所述第二开关的第二端电性连接，所述第五开关的控制端与所述比较器的输出端电性连接，所述第五开关的第二端接地；

第二电容，所述第二电容的第一端与所述第二开关的第二端电性连接，所述第二电容的第二端接地。

6.根据权利要求5所述的时钟切换电路，其特征在于，所述第一电容的电容值小于所述第二电容的电容值。

7.根据权利要求5所述的时钟切换电路，其特征在于，所述波形整形单元包括边沿触发器。

8.根据权利要求5所述的时钟切换电路，其特征在于，所述第一电容和所述第二电容为可变电容。

9.一种芯片，其特征在于：包括如权利要求1至8任一项所述的时钟切换电路。

10.一种终端，其特征在于：包括如权利要求1至8任一项所述的时钟切换电路。

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