CN104956591A - 锁相回路和用于操作该锁相回路的方法 - Google Patents

Abstract

本发明一般涉及锁相回路(PLL)，并且更具体地涉及超低带宽锁相回路。本发明可以例如在实现锁相回路的集成电路或用于操作锁相回路的方法中实施。本发明提供具有仅使用两个存储单元、计数器和数模(DAC)转换器的控制级的PLL。与使用存储单元的现有技术PLL相比，本发明的控制级的配置减少了用于缩小的PLL所需的芯片面积。本发明进一步提出用于PLL并且实现PLL的PVT补偿机制，该PLL在其频率响应中具有更低的峰值，这导致更好的停息响应。

Description

锁相回路和用于操作该锁相回路的方法

技术领域

本申请一般涉及锁相回路(PLL)，并且更具体地涉及超低带宽锁相回路。

背景技术

锁相回路通常配备有受控振荡器，例如电压受控振荡器(VCO)。VCO在反馈回路中耦合以便从低频率参考时钟生成高频率时钟。该参考时钟是更低的频率，因为它更容易在更低的频率处生成各种稳定和精确的时钟信号。根据现有技术的锁相回路示例在图1中示出。存在VCO、相位频率检测器PFD、电荷泵、分频器DIV和补偿电容器C1、包括电阻器R和电容器C2的积分模拟元件。相位频率检测器PFD比较参考时钟REFCLK的相位与具有基本上相同时钟频率的反馈时钟信号SYSCLK的相位。反馈时钟信号SYSCLK是由PLL输出并且由分频器DIV分频的时钟信号PLLOUT。如果反馈时钟信号SYSCLK的频率或相位与参考时钟信号REFCLK的相位或频率不同，则电荷泵CP施加信号给VCO以便增大或减小VCO的输出信号PLLOUT的相位或频率。由电荷泵发出的信号ICH是在参考时钟REFCLK和反馈时钟信号SYSCLK之间差的函数。

VCO可以实现为环形振荡器。环形振荡器拓扑结构提供了一系列级联延迟级(一般为反相器)。来自最后一个延迟级的输出信号被反馈回到第一延迟级的输入。通过级联级(包括系统内信号的任何净反转)的总延迟被设计为满足持续振荡的标准。通常每个延迟级具有由独立输入支配的可变延迟。VCO的振荡频率然后由该输入信号控制，以便改变级延迟。用于环形振荡器的振荡频率可以在宽范围内调谐为例如VCO额定中心频率的20％至50％。

为了遵守REFCLK信号的非常低的频率，PLL必须具有非常低的带宽。具有这种低带宽的PLL需要外部组件(诸如大电容器)，并且还消耗大量的电力。然而，在手持和移动装置中使用的集成电路要求低功耗和较少数量的外部元件，同时使用尽可能少的芯片面积。实现这样低带宽PLL的替代方法例如在公开的德国专利申请DE 10 2010048 584和2011年9月29日提交的欧洲专利申请EP 11 183 369.5中描述。在后一专利申请中，所描述的PLL使用半数字存储单元，其中一组N个半数字存储单元和4个电容器使用少得多的芯片面积替换回路滤波器电容器C。

发明内容

本发明的另一个一般目的是提供可构建在相对小管芯上的低带宽PLL。本发明的另一个一般目的是提供一种PLL，其需要比根据现有技术的PLL较少的外部组件，并消耗更少的功率。本发明的另外一般目的是提供具有较低峰值的低带宽PLL。本发明的另一个目的是提供用于PLL的更好工艺补偿。

在本发明的第一方面，锁相回路被提供有仅使用两个存储单元、计数器和数模(DAC)转换器的控制级。与例如在欧洲专利申请EP 11183 369.5或公开的德国专利申请DE 10 2010 048 584中描述的PLL相比，PLL控制级的这种配置进一步减少PLL所需的芯片面积，因为电容器的数量以及存储单元的数量可以减少。在仅使用两个存储单元(和两个存储电容)的示例实现中，并与其中存储单元共享四个电容的在欧洲专利申请EP 11 183 369.5中描述的示例比较，在PLL控制级中的组件减少可能占整个芯片面积中20％的减少。

在本发明的另一个第二方面，提出了用于PLL的改进工艺-电压-温度(PVT)补偿技术。在该方面中，由受控振荡器VCO消耗的电流分别被用作锁相回路、包括该锁相回路的芯片/集成电路(IC)的操作点(工艺、电压和温度)的指示。受控振荡器VCO的输出电流被镜像以在电荷泵电流中使用。以这种方式，对于在弱PVT条件中的芯片/集成电路，受控振荡器VCO使用更多的电流以在目标频率处振荡，并且电荷泵电流基于受控振荡器VCO的输出电流以相同的比例增加。类似地，对于在强PVT角中的芯片/集成电路，受控振荡器VCO的电流消耗被降低，反映在电荷泵电流中的成比例减少。因此，PLL可以因此是自补偿的，并且可以提供跨各种PVT条件的恒定带宽。在使用两个充电泵的实施方式中，如例如在本发明的第一方面，受控振荡器VCO的输出电流可以被反馈回到用于PVT补偿的两个电荷泵。本发明的第二方面可以容易与本发明的第一方面组合。

本发明的另外第三方面(它可以与两个上面提到的方面容易地组合)允许实施在其频率响应中具有较低峰值的PLL，这导致更好的停息响应(settling response)。频率响应峰值可以例如通过降低PLL的积分路径增益来降低。在半数字结构中，如例如在欧洲专利申请EP 11183 369.5或公开的德国专利申请DE 10 2010 048 584中描述的，或符合本发明第一方面的PLL，这可以通过增加对存储单元的电容器充电或放电的时间实现。为增加存储单元的充电/放电时间，电荷泵电流可以减小或存储单元电容器的大小可以增加。在一些应用中，从可靠性的角度来看，降低电荷泵电流可能不可取，因为通常电荷泵电流已经非常低(例如，在一个数字nA(纳米安培)范围例如1nA中)。增加存储单元电容器的面积将增加芯片的面积。因此，根据另一示例性实施方式，建议采样通过积分路径的电流，其可以使用例如在GHz范围(例如1GHz或更高)中的高速时钟信号来对存储电容器充电。时钟的占空比可以例如设定为小于25％，以使得存储电容器被允许充电或放电仅25％的时间。25％的占空比可以将有效充电电流降低到1/4，并且可以以相同的量增加充电时间，这可能导致回路中减小的频率峰值。

第一方面的示例性实施例提供了锁相回路。锁相回路包括接收反馈时钟(或系统时钟信号)和参考时钟的相位频率检测器。该相位频率检测器响应于在反馈时钟和参考时钟之间的相位和/或频率差，提供用于控制受控振荡器的振荡频率的UP脉冲和DOWN脉冲。锁相回路进一步包括从相位频率检测器接收UP脉冲和DOWN脉冲的第一电荷泵。第一电荷泵可响应于来自相位频率检测器的UP脉冲和DOWN脉冲，向受控振荡器的第一控制输入提供第一模拟控制信号，以控制其振荡频率。

锁相回路进一步包括第二电荷泵。第二电荷泵从相位频率检测器接收UP脉冲和DOWN脉冲。第二电荷泵可向控制级提供与来自相位频率检测器的UP脉冲和DOWN脉冲对应的第一模拟存储控制信号和第二模拟存储控制信号。锁相回路的控制级响应于第一模拟存储控制信号和第二模拟存储控制信号，向受控振荡器的第二控制输入提供第二模拟控制信号，以控制其振荡频率。

受控振荡器响应于在第一控制输入处接收的第一模拟控制信号和至第二控制输入的第二模拟控制信号，输出具有所需振荡频率的输出信号。锁相回路进一步包括反馈回路，其向相位频率检测器的输入反馈受控振荡器的输出信号，或可替代地其电平移位版本作为反馈时钟信号。

根据该实施例，控制级包括多个存储元件、计数器和数模转换器。控制级可分别响应于第一模拟存储控制信号和第二模拟存储控制信号，(在相应循环中)对每个存储元件连续充电和复位，或放电和复位。在该实施例的一个示例实施方式中，存在两个存储元件，但一般也可提供更多的存储元件。

计数器适于分别响应于由存储元件执行的充电循环或放电循环数，来增加或降低其计数器值。数模转换器将计数器的计数器值转换成控制电流。控制级向受控振荡器提供叠加有表示相应存储元件的相应充电/放电状态的电流的数模转换器的控制电流，作为到第二控制输入的第二模拟控制信号。

在另一个示例实施例的锁相回路中，每个存储元件包括电容器。每个存储元件的电容器响应于第一模拟存储控制信号和第二模拟存储控制信号来充电或放电。表示相应一个存储元件的相应充电/放电状态的电流可例如代表在存储元件的相应电容器上存储的电流。

此外，在另一个示例实施方式中，每个存储元件提供输出信号作为到相应的其它存储元件的输入信号。通过一个存储元件断言输出信号使(接收该输出信号作为输入信号的)的另一个存储元件对其电容器充电或放电。在一个实施例中，仅当在其输入上的信号是逻辑高时，存储元件将被启用，并且当在其输入上的信号是逻辑低时将被禁用。启用意味着存储元件可响应于第一模拟存储控制信号和第二模拟存储控制信号，对其电容器充电或放电。禁用意味着存储元件不能对其电容器充电或放电。在一个示例实施例中，当其电容器两端的电压跨越中间电位阈值电平(参见如下)时，输出信号由存储元件断言。

在不失去一般性的情况下，在锁相回路的另一个示例性实施方式中，存在低电位阈值电平、高电位阈值电平，以及在低电位阈值电平和高电位阈值电平之间的中间电位阈值电平。当其电容器充电或放电到中间电位阈值电平时，相应存储元件可断言输出信号。在一个示例实施方式中，低电位阈值电平等于预定电位(例如VDD)的1/4，高电位阈值电平等于预定电位的3/4，并且中间电位阈值电平等于预定电位的1/2。预定电位可例如是提供给锁相回路的导轨电压。这可以例如是在电路板或集成电路上提供的导轨电压，在该电路板或集成电路上/中实施锁相回路。在另一个示例实施方式中，预定电位也可以是PLL电路的电源电位，其可以等于或不等于导轨电压。

此外，在另一示例性实施方式中，存储元件(连续地)确定其电容器是否被充电到高电位阈值电平。如果电容器被充电到高电位阈值电平，则存储元件将其电容器两端的电压复位到低电位阈值电平，并且输出时钟脉冲给计数器以增加其计数器值。同样地，存储元件(连续地)确定其电容器是否被放电到低电位阈值电平。如果电容器被放电到低电位阈值电平，则存储元件将其电容器两端的电压复位到高电位阈值电平，并且输出时钟脉冲给计数器以降低其计数器值。

在示例实施方式中，电位阈值电平的监视可例如借助于比较器来实现。比较器的一个输入耦合到指示存储元件的存储电容器两端的电压的节点(电位)。到比较器的第二输入耦合到相应一个电位阈值电平，以使得比较器输出将指示在其第一和第二输入上的电位何时彼此相等。

根据本发明的另一个示例实施例，第二电荷泵根据UP脉冲和DOWN脉冲产生第一模拟存储控制信号和第二模拟存储控制信号。在一个示例实施方式中，第二电荷泵通过将UP脉冲和DOWN脉冲的占空比降低到25％或更低来产生第一模拟存储控制信号和第二模拟存储控制信号。在另一个示例实施方式中，除了降低占空比之外或可替代它，UP脉冲和DOWN脉冲的信号电平等于预定电位，并且第二电荷泵适于通过降低UP脉冲和DOWN脉冲的信号电平来产生第一模拟存储控制信号和第二模拟存储控制信号。

信号电平的降低可例如借助于可变电阻来控制。可变电阻可例如由彼此并联连接的多对电阻器和开关的串联连接形成，其中开关控制总体电阻。开关可借助于控制信号来控制。控制信号可例如由受控振荡器或控制级来提供。

在一个实施例中，控制信号根据受控振荡器或控制级的输出信号来变化，从而使锁相回路的工艺-电压-温度补偿实现。

根据本发明第二方面的另一个示例性实施例涉及锁相回路。锁相回路包括相位频率检测器，其接收反馈时钟和参考时钟并且进一步响应于在反馈时钟和参考时钟之间的相位和/或频率差，提供用于控制受控振荡器的振荡频率的UP脉冲和DOWN脉冲。锁相回路也包括从相位频率检测器接收UP脉冲和DOWN脉冲的第一电荷泵。第一电荷泵响应于来自相位频率检测器的UP脉冲和DOWN脉冲，向受控振荡器的第一控制输入提供第一模拟控制信号，以控制其振荡频率。锁相回路也可包括第二电荷泵，其从相位频率检测器接收UP脉冲和DOWN脉冲。第二电荷泵可向控制级提供与来自相位频率检测器的UP脉冲和DOWN脉冲对应的第一模拟存储控制信号和第二模拟存储控制信号。控制级响应于第一模拟存储控制信号和第二模拟存储控制信号，向受控振荡器的第二控制输入提供第二模拟控制信号，以控制其振荡频率。

此外，受控振荡器响应于在第一控制输入处接收的第一模拟控制信号和至第二控制输入的第二模拟控制信号，输出具有所需振荡频率的输出信号。锁相回路也可具有反馈回路，其向相位频率检测器的输入反馈受控振荡器的输出信号作为所述反馈时钟。第一电荷泵和/或第二电荷泵可接收受控振荡器的输出信号，并且使用该输出信号用于工艺-电压-温度补偿。

在另一个示例实施例中，根据该发明各方面的实施例的锁相回路，响应于受控振荡器的输出信号，第一电荷泵增加或降低由第一模拟控制信号提供的电流量。

在根据另一个实施例的锁相回路中，响应于受控振荡器的输出信号，第二电荷泵分别增加或降低由第一模拟存储控制信号和第二模拟存储控制信号提供的电流量。电流量可例如通过分别增加或减小第一模拟存储控制信号和第二模拟存储控制信号的脉冲宽度来增加或降低。

如上所述，借助于在电路板上的专用电路，根据本文描述的各种实施例的锁相回路可以例如由集成电路(IC)实现。此外，根据本文描述的各种实施例的锁相回路也可以是电子装置的一部分。

根据本发明第一方面的另一个实施例提供了用于操作锁相回路的方法。该方法可包括在相位频率检测器处接收反馈时钟和参考时钟。该方法可进一步包括响应于在反馈时钟和参考时钟之间的相位和/或频率差，提供用于控制受控振荡器的振荡频率的UP脉冲和DOWN脉冲，并且在第一电荷泵处接收UP脉冲和DOWN脉冲。该方法可包括向受控振荡器的第一控制输入提供来自第一电荷泵的第一模拟控制信号，以控制其振荡频率。

该方法可另外包括在第二电荷泵处接收UP脉冲和DOWN脉冲，并且向控制级提供与UP脉冲和DOWN脉冲对应的第一模拟存储控制信号和第二模拟存储控制信号。在该方法中，控制级可响应于第一模拟存储控制信号和第二模拟存储控制信号，向受控振荡器的第二控制输入提供第二模拟控制信号。该方法可进一步包括响应于第一模拟控制信号和至第二控制输入的第二模拟控制信号，通过所述受控振荡器输出具有所需振荡频率的输出信号。

该方法也包括在相应循环中并且分别响应于第一模拟存储控制信号和第二模拟存储控制信号，对控制级存储元件连续充电和复位，或放电和复位；并且分别响应于由存储元件执行的充电循环或放电循环数，来增加或降低数字计数器的计数器值。该方法也包括将计数器的数字计数器值转换成控制电流；将表示相应两个存储元件的相应充电/放电状态的电流和控制电流叠加；以及向受控振荡器提供叠加电流，作为到第二控制输入的第二模拟控制信号。

本发明第二方面的另外实施例提供用于操作锁相回路的方法。该方法可包括在相位频率检测器处接收反馈时钟和参考时钟；并且响应于在反馈时钟和参考时钟之间的相位和/或频率差，提供用于控制受控振荡器振荡频率的UP脉冲和DOWN脉冲。UP脉冲和DOWN脉冲可在第一电荷泵处接收，第一电荷泵向受控振荡器的第一控制输入提供来自第一电荷泵的第一模拟控制信号，以控制其振荡频率。另外根据本方法，UP脉冲和DOWN脉冲可在第二电荷泵处接收。该方法也可包括向控制级提供与UP脉冲和DOWN脉冲对应的第一模拟存储控制信号和第二模拟存储控制信号；并且响应于第一模拟存储控制信号和第二模拟存储控制信号，通过所述控制级向受控振荡器的第二控制输入提供第二模拟控制信号，以控制其振荡频率。根据本方法，响应于第一模拟控制信号和至第二控制输入的第二模拟控制信号，受控振荡器可以输出具有所需振荡频率的输出信号。

该方法也可包括在第一电荷泵和/或第二电荷泵处接收受控振荡器的输出信号，以及使用受控振荡器的输出信号用于工艺-电压-温度补偿。

附图说明

图1示出PLL的传统结构，

图2示出包括根据本发明示例实施例的PLL的电子装置的简化框图，

图3示出根据本发明示例实施例的受控振荡器的电路图，

图4示出根据本发明示例实施例具有两个存储单元、计数器和DAC的控制级的电路图，

图5示出根据本发明示例实施例的存储元件的电路图，

图6示出根据本发明示例实施例的DAC的电路级实施方式，

图7示出根据本发明示例实施例的用于存储元件的电荷泵的简化电路图，

图8示出根据本发明示例性实施例的图7的方框SR1和SR2的示例实施方式，

图9示出在图2中示出的第一电荷泵CP1的示例实施例的简化电路图，

图10示出说明根据本发明示例实施例在连续UP脉冲存在情况下的存储单元工作的波形，

图11示出说明根据本发明示例实施例在连续DOWN脉冲存在情况下的存储单元工作的波形，

图12示出根据本发明示例实施例的DAC的电流输出和受控振荡器的频率输出的简化波形，

图13示出包括根据本发明示例实施例的PLL的另一电子装置的简化框图，

图14示出根据本发明另一示例实施例的受控振荡器的电路图，

图15示出根据本发明另一示例实施例的控制级的电路图，

图16示出根据本发明另一示例实施例的存储元件的电路图，

图17示出根据本发明另一示例实施例用于存储元件的电荷泵的电路图，

图18示出根据本发明示例实施例用于阻尼的电荷泵的电路图，

图19示出根据本发明示例实施例用于降低频率峰值的采样模块的电路图，

图20示出根据本发明示例实施例具有和不具有采样的电容器充电的波形，

图21示出说明根据本发明示例实施例的降低峰值的影响的波形，以及

图22示出说明根据本发明示例实施例的工艺补偿的影响的波形。

具体实施方式

所述示例一般涉及锁相回路，以及更具体地涉及低带宽或超低带宽锁相回路。低带宽PLL可以例如指具有100Hz至1kHz带宽的PLL。超低带宽PLL可以例如是具有比低带宽PLL更低带宽的PLL，这可能例如处于1Hz范围内或甚至更低。本发明可以例如体现在实施锁相回路的集成电路或在电路板中，例如提供PLL分立实施方式的印刷电路板中。本发明也可以体现在电子装置或用于操作锁相回路的方法中。

图2示出包括根据本发明示例实施例的PLL 2的电子装置1。PLL2包括相位频率检测器PFD，其输出被耦合到电荷泵CP1的输入。该输出可以包括输出UP和DN，在其上相位频率检测器PFD提供UP脉冲和DOWN脉冲，取决于经由相位频率检测器PFD的输入接收的参考时钟REFCLK和系统时钟SYSCLK之间的相位和/或频率偏移。各个UP脉冲和DOWN脉冲的脉冲宽度取决于在参考时钟REFCLK和系统时钟SYSCLK之间的相位和/或频率偏移，如在常规的PLL中。UP脉冲旨在控制受控振荡器VCO，以增加其振荡频率，而DOWN脉冲旨在控制受控振荡器VCO，以降低其振荡频率。相位频率检测器PFD可以是配置为将参考时钟信号REFCLK的相位与反馈时钟信号SYSCLK的相位比较的传统相位频率检测器PFD。

电荷泵CP1的输出ICH耦合到受控振荡器VCO的第一控制输入PROP，并提供第一模拟控制信号。此外，PLL 2可包括回路滤波器电容器C1。电荷泵CP1的输出ICH可被耦合到回路滤波器电容器C1的一侧。电容器C1的另一侧可以耦合到接地电压电平或预定的电位。受控振荡器VCO的输出信号OUTVCO可选地耦合到电平转换器LS的输入，LS的输出是PLL输出信号PLLOUT。

输出信号PLLOUT或输出信号OUTVCO被反馈给分频器DIV。分频器DIV通过一个预定整数因子将输出信号PLLOUT的频率分频，并提供所得信号作为系统时钟信号SYSCLK给相位频率检测器PFD。相位频率检测器PFD的另一个输入接收参考时钟信号REFCLK，如上所述。

第二电荷泵CP2被耦合为接收相位频率检测器PFD的输出。更具体地，电荷泵CP2在相应的输入UP和DN处接收来自相位频率检测器PFD的UP和DOWN脉冲。信号SHN和LNG是第二电荷泵的输出，并且被耦合到控制级DCONT的输入FS和FL。信号FS是指增加速度(增加VCO的振荡频率)，而信号FL是指降低速度(降低VCO的振荡频率)。信号FL和FS也可以称为第一和第二模拟存储控制信号，因为它们控制控制级DCONT的存储元件的操作。

第二电荷泵CP2执行从相位频率检测器PFD接收的UP和DOWN脉冲的信号转换。例如，UP和DOWN脉冲的信号电平可以对应于预定的电位(例如电源电压或导轨电压)。在一个示例实施例中，第二电荷泵CP2产生信号FL和FS，就脉冲宽度而言，它们是UP和DOWN脉冲的副本，但其具有显著较低的电平。例如，信号FL和FS可提供在一位数(one-digit)nA范围中的电流，例如在0.5nA至2nA范围中，并且更具体地例如1nA的电流。除电平转换之外或可选地，第二电荷泵CP2可以例如通过采用具有低占空比例如25％或更低的高频时钟信号来采样，进一步减小UP和DOWN脉冲的占空比。时钟信号可具有在GHz范围中例如1GHz或更高的频率。应当指出的是，时钟频率取决于PLL 2的带宽。在一个示例实施例中，PLL 2的带宽处于一位数Hz范围内或以下，例如1Hz或0.5Hz。在这种情况下，1GHz的时钟信号可被使用。如果PLL 2的带宽增加，例如在100Hz至1kHz的范围中则用于将UP和DOWN脉冲采样的时钟信号频率也应相应增加。

在进一步的示例性实施例中，电荷泵CP2可以能够提供用于UP和DOWN脉冲的非常精细的分辨率，以使得非常小的相位或频率偏差也可被反映。例如，在仅存在很短的UP脉冲的情况下，电荷泵CP2可通过第一模拟存储控制脉冲FAST和第二模拟存储控制脉冲SLOW的组合来表示UP脉冲，其中两个模拟存储控制脉冲的脉冲宽度之间的差等于UP脉冲的脉冲宽度。对于UP脉冲，第一模拟存储控制脉冲FAST将比第二模拟存储控制脉冲SLOW宽，而对于DOWN脉冲，第二模拟存储控制脉冲SLOW将比第一模拟存储控制脉冲FAST宽。

控制级DCONT提供被馈送到受控振荡器VCO的第二控制输入VSUP的输出信号D。控制级DCONT将在下文中更详细地讨论。

参考时钟REFCLK能够是从电子装置1(或电路板或集成电路，如果PLL 2被实现为在电路板或IC中的分立电路)的真实时间时钟导出的输入时钟。参考时钟的频率可以处于1Hz或更低的范围中。这种低输入频率通常需要在100mHz范围中的回路带宽。参考时钟REFCLK直接耦合到相位频率检测器PFD的输入。

如果受控振荡器VCO没有被布置用于在其输出处产生全摆(fullswing)输出时钟信号，则在受控振荡器VCO输出处，可选地需要电平转换器LS。电平转换器的输出然后是反馈和输出信号PLLOUT。分频器DIV定义倍增系数，如前所述。

DCONT的输出信号D例如是模拟信号。在实施例中，输出D可以是电流。控制级DCONT可任选地产生数字信号A<1：N>。这些信号可对应于计数器值，并且可以被反馈到电荷泵CP1和/或电荷泵CP2。这些信号可以是例如用于补偿由于温度、电源电压或产生速度导致的变化。在另一个实施例中，如将在下面进一步详细所述，受控振荡器VCO的输出信号OUTVCO或PLL输出信号PLLOUT可以任选被反馈到电荷泵CP1和/或电荷泵CP2，用于补偿由于温度变化、电源电压或产生速度导致的变化。

图3示出可以在根据本发明实施例的锁相回路中使用的受控振荡器VCO的示例实施例的简化电路图。VCO包括五个延迟级INV1、INV2、INV3、INV4和INV5。延迟级INV5的输出信号OUTVCO耦合到受控振荡器VCO的第一延迟级INV1的输入。受控振荡器VCO实现为环形振荡器。所有的级INV1至INV5串联连接。最后级INV5提供反馈给第一级INV1。延迟级INV1至INV5可以全部实现，如在图3的下部中所示的。因此，延迟级INV1至INV5配置为包括PMOS晶体管PMOSI和NMOS晶体管NMOSI的反相器。PMOS晶体管PMOSI和NMOS晶体管NMOSI的沟道被照例连接在一起用于反相器。PMOS晶体管PMOSI和NMOS晶体管NMOSI的控制级耦合以从前级接收输入信号。反相器的输出信号OUT然后耦合到下一级。受控振荡级VCO进一步包括PMOS晶体管P1，其定义用于模拟阻尼的增益。与通过第二控制节点VSUP接收的电流组合的通过PMOS晶体管P1的电流定义振荡器的频率。第二控制输入VSUP被耦合以接收控制级DCONT的输出信号D。控制级DCONT的输出是控制信号D。PMOS晶体管P1接收在第一控制栅极处的第一控制信号PROP。这个输入信号PROP是受控振荡器VCO的第一控制信号，并且可以响应于在图2中示例性示出的第一电荷泵CP1的输出，来定义模拟阻尼(振荡频率的精细调谐)。受控振荡器VCO的第二控制输入VSUP耦合到控制级DCONT的输出。这可以用于提供粗调谐。电路的负电源电位/电压表示为VSS，而正电源电位/电压表示为AVDD。一般地，应该注意的是缩写VDD、AVDD和DVDD可以全部指代相同的正电源电压/电位。类似地，缩写词VSS、AVSS和DVSS也可以指相同的(负)电源电压/电位或接地电位。

图4示出控制级DCONT的示例性实施例。控制级DCONT具有两个存储元件、计数器和DAC。控制级还可以包括更多存储元件，其耦合在链中。然而，仅使用两个存储元件足以用于PLL的正常运作，并且在需求最小面积方面也可能是有利的。

信号INITB用于初始化存储元件和计数器。存储元件S1和S2被耦合在链中。存储元件S1的输出信号OUT被耦合到存储元件S2的输入信号IN。类似地，存储元件S2的输出信号OUT被耦合到存储元件S1的输入信号IN。两个存储元件的输出VSUP连同数模转换器DAC的输出信号连接在一起。存储元件的输出信号VSUP可以是叠加有数模转换器DAC的输出电流Iout的电流，以形成由控制块DCONT输出的第二模拟控制信号D。

每个存储元件S1和S2具有相应的电容器Cs(参照图5)，其也在下面表示为用于存储元件S1的Cs1和用于存储元件S2的Cs2。与存储元件S1和S2相关联的电容器的充电由分别与信号FS和FL对应的第一模拟存储控制信号FAST和第二模拟存储控制信号SLOW控制，如结合图2在上面描述的。

为了促进更好地理解控制级DCONT的操作，在下面假设其中存在来自相位频率检测器PFD的连续UP脉冲的情况。在这种情况下，与存储元件S1相关联的电容Cs1开始从较低电压阈值(本文中有时也被称为低电位阈值电平)充电到较高电压阈值(本文中有时也被称为高电位阈值电平)。

在电容器Cs1两端的电压第一次越过特定阈值(本文中有时也被称为中间电位阈值电平)的情况下，存储单元S1的输出信号OUT可以从低逻辑电平转到高逻辑电平。这触发存储单元S2开始对其电容器Cs2充电，并且此后两个电容器Cs1和Cs2保持充电。这确保在PLL的锁定过程开始时，不是两个存储单元都对它们的电容器充电或放电，而是存储单元中的一个单元的充电(放电)是由另一个存储单元(其是激活的，即对其电容器充电或放电)触发。

随着电容器Cs1达到上阈值电压电平，存储元件S1被复位。复位将电容器C1两端的电压拉回到下阈值电平。同时存储元件S1输出时钟脉冲CLK_UP到计数器(通过图4中所示的OR门)。这递增计数器一个计数，从而当电容器被充电到较高的阈值电平时以和存储元件供给的量相同的量增加DAC的输出电流。电容器Cs1继续朝向上阈值电压进行充电，只要UP脉冲存在。随着电容器Cs2两端的电压达到上阈值，类似于电容器Cs1，通过将电容器Cs2两端的电压拉到下阈值电压，存储元件S2被复位，并且时钟脉冲CLK_UP从存储元件S2提供给递增计数器值的计数器。电容器Cs2再次继续朝向上电压进行充电，并且此循环继续，只要UP脉冲存在。

通过这种方式，计数器跟踪电容器从下阈值充电到上阈值(充电循环)的次数。充电循环的计数被作为数字信息提供给DAC，其进而输出等效的模拟电流Iout。模拟电流Iout和在存储元件S1和S2的输出VSUP上的电流之和(其可以与相应电容器Cs1和Cs2两端的电压成比例)形成输出电流信号D，其被提供给受控振荡器VCO的第二控制输入VSUP以调节其振荡频率。

接着，在下文中假设其中存在来自相位频率检测器PFD的连续DOWN脉冲的另一种情况，用于示例目的。在这种情况下，与存储单元S1相关联的电容器Cs1开始从它的当前电压电平放电到较低电压阈值。

与上面所述的情况类似，当电容器Cs1两端的电压第一次越过特定阈值时，存储单元S1的输出OUT从低逻辑电平转换到高逻辑电平。这触发第二存储单元S2开始对其电容器Cs2放电，并且其后电容器Cs1和Cs2两者保持放电。

随着电容器Cs1达到下阈值电压电平，存储元件S1通过将电容器C1两端的电压拉回到上阈值电平而复位。与此同时，存储元件S1提供时钟脉冲CLK_DOWN到计数器。这递减计数器一个计数，从而当电容器被充电到较高的阈值电平时以和存储元件供给的量相同的量减少DAC的输出电流。电容器Cs1继续朝向下阈值电压进行放电，只要DOWN脉冲存在。随着电容器Cs2两端的电压达到下阈值，类似于电容器Cs1，存储元件S2复位，即电容器Cs2两端的电压被拉回到上阈值电压，并且时钟脉冲CLK_DOWN被提供给递减计数器值的计数器。电容器Cs2再次继续朝向较低电压进行放电，并且此循环继续，只要DOWN脉冲存在。

通过这种方式，计数器跟踪电容器从上阈值放电到下阈值(放电循环)的次数，并且提供该信息给DAC，其进而输出等效的模拟电流Iout。模拟电流Iout和在存储元件S1和S2的输出VSUP上的电流之和(其可以与相应电容器Cs1和Cs2两端的电压成比例)形成输出电流信号D，其被提供给受控振荡器VCO的第二控制输入VSUP以调节其振荡频率。

如从下面讨论的图10变得更加明显的，当一个电容器被拉到下阈值或上阈值时，另一个电容器将处于调谐区域的中间。这可以被认为是受控振荡器VCO的模拟模式调谐。

图5示出根据本发明实施例的存储元件的示例实施方式。存储节点SNOD耦合到晶体管M5的控制栅极。晶体管M5的漏极耦合到输出节点VSUP，并且源极被耦合至M4的漏极。耦合到晶体管M5的控制栅极的存储节点SNOD使晶体管M5在存储元件的输出VSUP处输出电流，其对应于电容器Cs两端的电压。

M4的源极端子耦合到接地电源电平，并且栅极端子连接到DC偏置电平VREF。晶体管P1和M1由第一模拟存储控制信号FAST和第二模拟存储控制信号SLOW控制。这些信号的脉冲宽度确定电容器Cs的充电和放电电流。晶体管P2和M2通过使能信号EN和ENB来控制，其确定存储单元何时开始电容器Cs的充电和放电。当存储单元复位时，使能信号EN和ENB可以被设定，以使得晶体管P2和M2被截止。这允许错开电容器充电和放电，以使得当电容器(例如Cs1)被主动地拉回到上或下阈值电平时，另一个存储单元的另一个电容器(例如Cs2)将很好地处于模拟调谐范围内。

晶体管M3由初始(init)信号INIT_L控制，而晶体管P3由初始信号INIT_H控制。比较器C1、C2和C3具有输入，其中的一个连接到节点SNOD。这些比较器的另一个输入连接到相应的固定DC电位，其限定上述讨论的低、中和高电位阈值电平。在这个例子中，三个电位阈值电平为VDD/4、VDD/2和3*VDD/4。当在节点SNOD处的电压高于VDD/4时，比较器C1的输出变为高。类似地，当节点SNOD高于VDD/2电平时，比较器C2的输出变为高。当SNOD超过3*VDD/4时，比较器C3的输出变高。数字逻辑是存储单元的输入信号IN。数字逻辑使用这三个输出连同UP脉冲、DOWN脉冲和IN信号来控制电容器的拉回，递增/递减计数器，以及由信号INIT_H、INIT_L、CLK_UP和CLK_DOWN、EN和ENB盯住电容器的充电/放电

每当电容器Cs充电到上阈值电平3*VDD/4，数字逻辑提供在INIT_L信号上的高脉冲。该事件产生在存储单元的时钟输出CLK_UP上的脉冲，以将计数器递增一个计数。此外，该事件导致逻辑主动地将节点SNOD拉回到下阈值VDD/4，并且从而减少通过输出D的输出电流至其最小值。应当指出的是，当在节点SNOD处的电位达到VDD/4时，比较器C1将变高，这停止逻辑以使到晶体管M3的INIT_L信号无效。在复位存储元件时，逻辑可以控制EN和ENB信号，以使得它们禁用晶体管P2和M2。计数器值的增量递增在DAC输出处的电流Iout。这个电流增量Icell可以等于由满充电存储电容器Cs供给的电流。

每当电容器Cs放电下降到VDD/4电平，该逻辑提供在INIT_H上的低脉冲。该事件产生存储单元的时钟输出CLK_DOWN上的时钟脉冲，以便递减计数器一个计数。此外，该事件导致逻辑主动地将节点SNOD拉回到下阈值3*VDD/4，并从VSUP输出产生最大电流Icell，从而以相同的量Icell降低在DAC输出处的电流。应当指出的是，当在节点SNOD处的电位达到3*VDD/4时，比较器C3将变高，其停止逻辑以使到晶体管P3的INIT_H信号无效。在复位存储元件时，逻辑可以控制EN和ENB信号，以使得它们禁用晶体管P2和M2。

在一个示例实施例中，存储元件S1的输出信号OUT被初始化为低逻辑电平，并且存储元件S2的输出信号OUT被初始化为高逻辑电平。每当电容器Cs两端的电压首先超过调谐区域的中间(例如VDD/2)，存储元件S1在其输出端OUT上被断言为高。EN信号可以响应于输入信号IN由逻辑断言，例如每当信号IN是高逻辑电平时。信号ENB是反转的信号EN。因此，当开始PLL的锁定过程时，第二存储单元S2的输入信号IN因此通过控制晶体管M3和P2的栅极，对充电(放电)操作的开始时刻进行控制。信号EN控制NMOS晶体管M3的栅极，而信号ENB控制PMOS晶体管P3的栅极。假设例如存储单元S1和S2都被初始化为低电位阈值电平，当在另一个存储单元S1中的电容器Cs1处于调谐区域的中间(例如，VDD/2)时，存储单元S2的逻辑将因此断言信号EN和ENB，这确保电容器在它们之间总是具有VDD/4电压差。这确保电容器中的一个处于调谐区域的中间，而另一个电容器被拉回。

应当指出的是，对于PLL的正常操作，存储元件的OUT信和IN信号不是必要的。在另一实施例中，存储单元S1和S2不通过以如上所述方式将一个存储单元的输出信号OUT连接到另一个存储单元的输入信号IN来链接。事实上，在该实施例中在存储单元中有可能没有端子OUT和IN。因此，在存储单元中也不需要用于中间电位电平VDD/2的比较器(如在图5中所示的)。这两个存储单元是活动的，即响应于第一模拟存储控制脉冲FAST和第二模拟存储控制脉冲SLOW对它们的电容器充电或放电。存储单元可以例如仅在复位同一存储单元的短时期中被禁用。为确保PLL的正常运作，两个存储单元的电容器两端的电压被初始化为隔开VDD/4，例如到3*VDD/8和5*VDD/8，VDD/4和VDD/2等等。当存储单元击中高阈值电位电平或低阈值电位电平时，它将复位并且通过以上述方式输出脉冲CLK_UP/CLK_DOWN来增加/减小计数器。

在本实施例中，当然是有利的是，存储单元被设计以便响应于第一模拟存储控制脉冲FAST和第二模拟存储控制脉冲SLOW，提供相同的充电/放电速率，以便保证两个电容器两端的电压差保持为VDD/4。

如果这不能得到保证，根据另一示例性实施例，在原则上，一旦存储单元复位，则停止充电/放电直到相应的另一个存储单元指示它已越过中间阈值电位电平(例如VDD/2)。一旦接收到来自另一个存储单元的该触发，存储单元响应于第一模拟存储控制脉冲FAST和第二模拟存储控制脉冲SLOW继续充电/放电。在本示例实施例中，存储单元S1和S2可以被配置，如结合上述图4和图5说明的。然而，每当其电容器Cs两端的电压越过中间阈值电位电平时，每个存储单元在输出OUT处输出脉冲给相应另一个存储单元的输入IN。当然，存储单元在其复位期间不输出这种脉冲，而仅在响应于模拟存储控制脉冲FAST与SLOW的充电(放电)操作期间输出这种脉冲。如图5中所示的比较器C2可以用于此目的。相应的另一个存储单元可缓冲/锁存该脉冲，以确保例如当响应于模拟存储控制脉冲FAST和SLOW，在存储单元上的脉冲输入IN在充电(放电)操作之前不久时，正确的操作使得在电容器Cs上的电压越过中间阈值电位电平(例如，VDD/2)。因此，在后一种情况下，存储单元将在复位后立即继续充电(放电)操作。以这种方式，存储单元S1和S2的电容器两端的电压差可以保持彼此分开VDD/4。如在前面实施例中，两个存储单元的电容器两端的电压可以例如初始化为隔开VDD/4，例如到3*VDD/8和5*VDD/8，VDD/4和VDD/2等。

图6示出根据本发明示例实施例的DAC的电路级实施方式。在DAC的输入Dn处接收的计数器的每个数字位Dn接通在DAC内部的电流源。在本示例中的DAC实施方式具有10个数字输入D0至D9。最低有效位D0接通值Icell的电流源，而最高有效位D9接通值512*Icell的电流源。每隔一个中间位，接通以几何函数增加的值的电流源，如Icell、2*Icell，4*Icell等，DAC从而提供对应于在其输入处数字位的电流输出。电流Icell可以例如等于存储元件完全充电的电容器Cs的电压降。

在DAC中具有输出电流Icell的单个电流源可例如包括两个晶体管。下晶体管可以具有与在图5中的晶体管M4相同的属性，并且可以通过DC偏置电平VREF控制。下晶体管提供与存储单元相同的电流。上晶体管可能(也)具有与在图5中的晶体管M5相同的属性，并使用数字位D0到D9控制电流源的ON/OFF(接通/断开)。值2*Icell的电流源具有连接在一起的两个这种电流源等。

图7示出用于根据本发明示例实施例的存储元件S1的电荷泵的简化电路图。图7的电荷泵实施方式可以例如用于实现如在图2中所示的电荷泵CP2。输入信号是从相位频率检测器PFD接收的UP和DOWN脉冲，并分别连接到NMOS晶体管N3和N4栅极。这些晶体管用作开关。PMOS晶体管P1和NMOS晶体管N2通过信号SHN和LNG形成两个电流镜，并且处于具有PMOS晶体管P1和NMOS晶体管N2的存储元件内。PMOS晶体管P1和P2以及NMOS晶体管N3和N4以及NMOS晶体管N1和N2进行匹配，并应具有完全相同的宽度与长度比率和其它属性。这意味着通过两个支路的电流将是相同的。级SR1和SR2是可选的，并且由串联的电阻器组成，其可以更详细地相对于图8解释。

级SR1和SR2用于调节通过支路的电流，以便响应于控制级DCONT的计数器的计数器值(它可以被认为指示由受控振荡器消耗的电流)，以补偿工艺、温度和电压变化(PVT补偿)。如图2中所示，计数器值作为信号A<1：N>被反馈到控制级DCONT(输入信号S<1：N>)。

图8示出在图7中示出的级SR1和SR2的简化电路图。若干电阻器R1至RN串联耦合。每个电阻器R1至RN由相应的NMOS晶体管NMOS1至NMOSN来耦合。串联电阻器和NMOS晶体管的电阻通过响应计数器的计数器值切换NMOS晶体管NMOS1至NMOSN来减少。如果没有一个晶体管接通，则电阻最大，并且如果所有的晶体管被接通，则电阻为最小。这可以被使用，以便调节用于补偿工艺、温度或电源电压变化的电流。

图9示出在图2中示出的第一电荷泵CP1的示例实施例的简化电路图。电荷泵还从相位频率检测器PFD接收UP和DOWN信号(和它的反相版本UPB和DOWNB)。还有类似于在图7中示出的级SR1和SR2的级SR1。该级SR2用于限定通过NMOS晶体管N1的电流。通过NMOS晶体管N1的电流被镜像到NMOS晶体管N2和N3中。电阻器R1和R2形成分压器，其生成一半的电源电压电平AVDD(或正导轨电位/电压)。如果信号DOWN从低变到高，则PMOS晶体管P1开始镜像电流到PMOS晶体管P4，其进而提供电流到节点ICH。电容C1被耦合到节点ICH，如图2所示。如果信号UP变高，则NMOS晶体管N7接通，并且吸收来自节点ICH的电流。在锁相回路的正常操作中，UP和DOWN脉冲的序列将通过相位频率检测器PFD产生，PFD将随后从连接到电荷泵的输出ICH的电容器C1供应或吸收电流。这将进而提供与UP和DOWN脉冲的宽度成比例的每个UP或DOWN脉冲的电压跳变或电压降。然而，如果没有UP和DOWN脉冲存在，则电阻分压器R1、R2将在ICH处的电压电平拉到电源电压AVDD的1/2。

图10示出说明如在第一方案中所解释的连续UP脉冲存在情况下存储单元的工作的波形。电容器Cs1和Cs2的电压被示为C1和C2。随着电压C1达到3*VDD/4的上阈值，它被拉回至VDD/4的下阈值。该事件还产生时钟脉冲CLK_UP(CLK_COUNT)从而将计数器递增一位。在电容器Cs1的电压C1被拉回至下阈值的时刻，电容器Cs2的电压C2处于调谐范围的中间。类似地，一旦充电到3*VDD/4，电容器Cs2的电压C2被拉回至VDD/4的下阈值，并且该事件还产生用于计数器的时钟脉冲CLK_UP，其将计数器递增一位。存储单元的一个电容器总是停留在可调区域的中间，因为电容器的充电被控制，以使得它们错开。

图11示出说明如在第二方案中所解释的连续DOWN脉冲存在情况下存储单元的工作的波形。Cs1和Cs2的电压在该图中示为C1和C2。随着电压C1达到VDD/4的下阈值，它被拉回至3*VDD/4的上阈值。该事件还产生时钟脉冲CLK_DOWN(CLK_COUNT)从而将计数器递减一位。在电容器Cs1的电压C1被拉回至上阈值的时刻，电容器Cs2的电压C2处于调谐范围的中间。类似地，一旦其放电到VDD/4，电容器Cs2被拉回至3*VDD/4的上阈值，并且该事件还产生用于计数器的时钟脉冲CLK_DOWN，从而将计数器递减一个位。此外，该存储单元的一个电容器总是处于调谐区域的中间，因为电容器的放电被控制，以使得它们错开。

图12示出说明DAC和受控振荡器VCO的工作的波形。DAC输入由计数器输出控制。计数器连续地从0提高到1023的其最大值。如在图中可见的，随着计数器值增大，在DAC输出处的电流增加。该图还示出VCO输出频率的测量值，其也随着计数器值增加。

此外，在开始锁定PLL到目标频率的过程时，其中该目标频率提供给相位频率检测器PFD的输入REFCLK，如果期望到目标频率最安全但速度较慢的锁定，则计数器值和存储单元的电容器两端的电压可以被初始化为零。如果期望更快的锁定过程，则两个存储单元S1和S2的电容器两端的电压可以被初始化以具有是上阈值和下阈值的差一半的电压差，例如VDD/4(取决于阈值电平如何相对于VDD被选择)。另外，在后一种情况下，计数器值可以被初始化为近似对应于由PLL覆盖的频率范围的中心频率的值。

如上所述，在本发明的另一个方面，提出了用于PLL的改进的工艺-电压-温度(PVT)补偿技术。在该方面中，由VCO消耗的电流分别被用作锁相回路、包括该锁相回路的芯片/集成电路(IC)的操作点(工艺、电压和温度)的指示。图13示出包括根据本发明示例实施例的PLL 2的另一电子装置1。图13的PLL 2基本与图2的相同，除了用于工艺补偿的补偿信号COMP从控制振荡器VCO而不是控制级DCONT提供。在图13中，受控振荡器VCO具有提供补偿信号COMP给电荷泵CP1和CP2的输出。该信号COMP用于针对工艺、电压和温度中的变化补偿该装置的性能。电压COMP指示由受控振荡器VCO消耗的电流，并且在电荷泵CP1和CP2内部使用以调节电荷泵电流，以使得锁相回路的带宽和回路动态(loop dynamics)在所有工作条件下保持相当一致。

图14示出根据本发明该方面的受控振荡器VCO的另一个实施例的示例和简化电路图，其可在图13的PLL 2中使用。请注意，如图14中示出的受控振荡器也可以在参照上面的图2所述的PLL 2(例如不是图3的受控振荡器)中使用。

受控振荡器VCO包括五个延迟级INV1、INV2、INV3、INV4和INV5。延迟级INV5的输出信号OUTVCO耦合到受控振荡器VCO的第一延迟级INV1的输入。受控振荡器VCO再次实现为环形振荡器。所有级INV1至INV5串联连接。最后的级INV5提供反馈到第一级INV1。延迟级INV1至INV5可以全部实现，如在图14的下部中所示。

因此，延迟级INV1至INV5被配置为包括PMOS晶体管PMOSI和NMOS晶体管NMOSI的反相器。PMOS晶体管PMOSI和NMOS晶体管NMOSI的沟道被照例耦合在一起用于反相器。PMOS晶体管PMOSI和NMOS晶体管NMOSI的控制栅极耦合以从前级接收输入信号。反相器的输出信号OUT然后耦合到下一级。如通过比较图3和图14的受控振荡器实施方式可看出的，反相器级INV1至INV5在图3中连接到第二控制输入VSUP和电源AVDD的正电位，而它们在图14中连接到第二控制输入VSUP和第二电源VSS的电位。

受控振荡器VCO进一步包括NMOS晶体管N1，其定义用于模拟阻尼的增益。通过NMOS晶体管NMOSI而与通过第二控制节点VSUP接收的电流组合的电流定义振荡器的频率。第二控制输入VSUP被耦合以接收控制级DCONT的输出信号D。NMOS晶体管N1在第一控制栅极PROP处接收第一控制信号。这个输入信号PROP是受控振荡器VCO的第一控制信号，并且可以响应于第一电荷泵CP1的输出，来定义模拟阻尼(振荡频率的精细调谐)。受控振荡器VCO的第二控制输入VSUP耦合到控制级DCONT的输出D。这可以用于提供更粗糙的调谐。

与图3比较，图14还包括用于工艺补偿的另一个块COMP1。块COMP1被设计为使得它具有与反相器级相同的结构。唯一的区别是，反相器输出信号COMP被耦合到PMOS晶体管PMOSI和NMOS晶体管NMOSI的栅极，而不是由前一反相器的输入信号INP驱动的栅极。块COMP1的这种配置可确保在任何时间期间，由块COMP1消耗的电流与由受控振荡器VCO消耗的电流成比例变化。当特定装置处于慢的PVT角时，受控振荡器VCO需要更多的电流以产生目标频率，并且相同的变化反映在由块COMP1输出的电流COMP中。另一个装置可以在强PVT条件下操作，其中受控振荡器VCO需要更少电流用于在目标频率处振荡。在这种情况下，由块COMP1输出的电流COMP将小于额定值。因此，信号COMP反映装置的操作条件，并且可以用于补偿电路的工艺、电压和温度变化，如在下文更详细示例性概述的。

图15示出可在图13或图2的PLL 2而不是图4的控制级中使用的控制级DCONT的另一示例实施例的简化电路图。图15的控制级DCONT包括N个存储元件S1到SN。在一个实施例中N为4，并且每个存储元件被耦合到相应的存储电容器。然而，在其它实现方式中，N也可以大于4，例如约100或200。在下文中，这将示例性地假设存在4个以上的存储元件，并且在示例实施例中，存储元件共享存储电容。当只有4个存储元件时，每个存储元件可以被连接到它自己的存储电容器Cs，如上所述。

每个存储元件具有输入L、输入H、输入L2、输入H2、输入FS和输入FL、输入INITB、输出OUT和输出CC，以及输出INH。一个存储元件的输出INH耦合到随后的存储元件的输入L和在前存储元件的输入H。信号INITB用于初始化存储元件。

存储元件S1至SN被耦合在链中。第一存储元件S1不具有在前的存储元件。最后的存储元件SN不具有随后的存储元件。其它存储元件Si(S2至SN-1)总是具有相应的在前和随后的存储元件。例如，存储元件S2具有在前存储元件S1和随后的存储元件S3至SN。存储元件S3具有随后的存储元件S4至SN和在前存储元件S1和S2。

在更一般的术语中，存储元件Si具有在前存储元件S1至Si-1和随后的存储元件Si+1到SN。存储元件Si的功能和内容然后通过存储在一个或更多个在前存储元件S1至Si-1中的一个值或更多个值以及在一个或更多个随后的存储元件Si+1到SN中存储的一个值或更多个值来定义。

决定存储元件Si的操作模式和内容的存储元件可能并不是Si的直接邻居，而是在链中距离Si的更远位置中的一个或更多个在前和随后的存储元件。因此存储元件Si的内容和操作模式随后可以由存储在在前存储元件Si-K1中的值和存储在随后的存储元件Si+K2中的值定义。然后K1和K2可以是大于1的正整数。

各个存储元件S1至SN都连接到公共节点，其提供了控制级DCONT的组合输出信号D。此外，输入引脚ML和FS也被连接在一起，并且对于所有存储元件S1至SN相同。这同样适用于MH和FL。输入引脚INITB也在节点INIT处连接在一起。信号INIT可用于立即初始化所有存储元件S1到SN。对于存储元件S2，输入H和L可以具有四个可能的值。要么是低-低，低-高，高-低或高-高。

在一个示例实施例中，存在K＝4个共享存储电容器C1、C2、C3和C4。不是在每个存储元件S1到SN中提供存储电容器，电容器在存储元件S1到SN之间共享。每个存储电容器C1至C4可根据特定的顺序由存储元件充电和放电。

例如存储元件S3从存储元件S2接收输入信号L，从存储元件S1接收信号L2，从存储元件S4接收信号H，并且从存储元件S5接收信号H2。信号L2和H2控制存储电容器C3到存储元件S3的连接。信号L和H用于控制由存储元件S3所执行的存储电容器C3的充电和放电。

在第一种情况中，为了示范的目的，假设存在来自相位频率检测器PFD的连续UP信号。在这种情况下，存储元件的充电以存储元件S1开始，并且继续连续地进行存储元件S2、S3、S4到存储元件Si。存储元件S1的输出CC被耦合到电容器C1的一侧。在初始化(上电)期间，所有存储单元S1到SN在对应于逻辑电平LOW(低)的电压电平处初始化。如果在存储电容器C1上的电压电平达到预定电位，例如电源电压电平的一半(VDD/2)，由于存储电容器C1通过存储元件S1的输出CC充电，所以存储元件S3的信号L2从逻辑电平LOW改变到逻辑电平HIGH(高)，并且针对存储元件S2的信号L也呈现逻辑电平HIGH。在这种情况下，由于以前的上电序列，针对存储元件S3的信号H2处于逻辑电平LOW。这启用存储元件S3的两个内部传输门(示于图16)(即传输门接通＝连接)。存储电容器C3然后在输出节点CC处连接到存储元件S3的输出节点OUT(＝存储节点SNOD)。

如前所述，两个存储元件始终活动，而存储元件的其余部分在根据本发明的PLL操作过程中是不活动的。在初始化期间，存储元件S1是活动的，并且信号L和L2连接到电源电压电平VDD。存储元件S2然后激活，并且其输出CC耦合到电容器C2。电容器C1然后由存储元件S1充电，并且在内部存储节点SNOD的电压电平上升。在将存储元件S2的存储节点SNOD(其为存储单元的输出节点OUT)充电到预定电位(例如电源电压电平的一半(VDD/2))之后，被耦合到存储元件S3的存储元件S2的信号L，被耦合到存储元件S4的存储元件S2的信号L2，以及耦合到存储元件S1的存储元件S2的信号H，都被改变为逻辑电平HIGH。这导致存储元件S3变为活动的和存储电容器C4通过输出CC连接到存储元件S4的输出节点(或存储节点SNOD)。存储元件S1然后不活动，并且其输出OUT数字有线连接到VDD。

由于存储元件S1的输出OUT有线连接到电源VDD的电位，存储电容器C1变得可用，并且如果需要的话，可以例如由存储元件S5使用。在这种情况下，存储元件S2和S3是活动的，并且存储元件的其余部分不活动。在接下来的步骤中，存储电容器C3通过存储元件S3充电。存储元件S3的输出节点OUT(或存储节点SNOD)一达到电源电压电平的一半(VDD/2)，则存储元件S4就被激活。存储元件S2的输出OUT然后有线连接到电源电压电平VDD，并且存储电容器C1连接到存储元件S5的输出。存储电容器C1通过存储元件S1充电到电源电压电平VDD。如果存储电容器C1然后连接到例如存储元件S5，则存储电容器C1被放电到接地(逻辑LOW)，因为存储元件S5的输出OUT被数字有线连接到逻辑电平LOW。这启用存储电容器C1，并使其可用于充电，从而避免在电压受控振荡器VCO输入处的任何电压毛刺。电压毛刺能够因为存储电容器C1的任何预充电而发生。存储元件S4的输出OUT(输出信号CC)一达到电源电压电平的一半(VDD/2)，存储元件S5就被激活，并且存储元件S3的输出OUT被有线连接到电源电压电平VDD，从而去激活存储元件S3。存储电容器C3然后可用。存储元件S5的信号L2一变为逻辑电平HIGH(S5的L2被耦合至S7)，则共享的存储电容器C3就被连接到存储元件S7，以便对共享的存储电容器C3充电。由于两个存储元件始终活动，所以从一个频率到较高频率的平滑过渡能够实现。这种平滑的频率过渡防止任何频率毛刺，以及从而防止PLL输出的任何不需要的抖动。

考虑到在第二电荷泵CP2处接收来自相位频率检测器PFD的连续的DOWN信号的示例情况，连续SLOW脉冲(信号LNG)被馈送至存储元件中的开关晶体管(参见示于图16的晶体管N2)。在这种情况下，共享电容器C1至C4的移交从最右边的存储元件SN执行到最左边的存储元件S1。例如，电容器C3从存储元件S7移交到存储元件S3。存储电容器C2从存储元件S6移交至存储元件S2。存储电容器C1从存储元件S5移交到存储元件S1。

在示例情况中，其中例如在PLL锁定过程期间存储元件S1至S5已经响应于以前的UP信号被充电，可能进一步假设例如存储元件S5和S6是活动的存储元件。采用DOWN信号的上升沿，存储元件S5和S6开始使它们相应的共享电容器C1和C2放电。存储元件S5的输出信号INH一达到电源电压电平的一半(VDD/2)，来自存储元件S5的、被馈送到存储元件S3的信号H2就变为LOW。此外，来自存储元件S5的、被馈送到存储元件S4的信号H变为LOW，并且来自存储元件S5的、被馈送到存储元件S6的信号L变为LOW。因此，存储元件S6的输出INH被有线连接到逻辑LOW。由于信号H和L是逻辑HIGH(存储元件S3处于电压电源电平VDD)，所以存储元件S4被激活。由于信号L2和R2是逻辑HIGH，所以存储元件S3被连接到共享存储电容器C3，以便提供用于对电容器C3放电。此外，电容器C2被从存储元件S6去耦合(数字有线连接到逻辑LOW)，并且因此如果需要的话，可用于存储元件S2。存储电容器C3以前连接到存储元件S7，存储元件S7的输出INH现在被有线连接到逻辑LOW。因此电容器C3两端的电压电平也处于逻辑LOW。然而，当存储电容器C3被连接到存储元件S3并且存储元件S3的输出INH被有线连接到逻辑HIGH时，存储电容器C3在很短的时间内被充电到电源电压电平VDD。在本发明的实施例中，用于对存储电容器(在该示例为C3)充电的这个时间段是非常短的，以便为可经配置使电容器放电的下一个存储单元准备存储电容器C3。存储元件S3一从存储元件S4接收在信号H处的逻辑LOW，存储元件S3就被激活并且使电容器C3放电，以便实现所需的频率变化。因此，电压受控振荡器VCO的频率精细调谐使用根据本发明各方面的电容共享原理，通过存储元件的充电和放电来实现。完全充电或放电的存储元件存储电压控制振荡器的频率步的数字信息，并且活动的存储元件对提供所需的频率模拟精细调谐。

在连接到电容器C1、C2、C3和C4之前，来自存储单元C<1：N>的输出传递通过采样块。采样块具有一组开关和高频振荡器，以使充电仅用于特定的时间段。这增加了电容器的充电/放电时间，并且有助于减少峰值

图16更详细地示出如在图15中使用的存储元件。存储节点SNOD耦合到PMOS晶体管P4的控制栅极。PMOS晶体管P4的源极耦合到电源电压电平DVDD。PMOS晶体管P4的漏极耦合到输出节点D。存储节点SNOD还耦合到第一开关SW1和第二开关SW2。

第一开关SW1被配置为响应于信号L和H，耦合存储节点到第一电源电压电平DVDD。第二开关SW2被配置为响应于信号L和H，连接存储节点SNOD到第二电源电压电平DVSS。信号L和H是来自在前和随后存储元件的输入信号，如在图15中所示。存储节点SNOD还耦合到PMOS晶体管P4和NMOS晶体管N5的栅极。PMOS晶体管P4和NMOS晶体管N5形成反相器INV1，其用于缓冲和反转在存储节点SNOD上存储的信号。存储元件Si的存储内容然后以数字信号形式在反相器INV1的输出处的输出信号INH处提供。为了初始化存储元件Si，使用信号INITB并将其耦合到PMOS晶体管P6的控制栅极。如果INITB为低时，存储节点SNOD耦合到DVDD，并被拉至第一电源电压电平DVDD。

存储元件Si可以在两种模式中配置。第一模式可以被称为模拟模式。第二模式可以被称为数字模式。如果开关SW2或开关SW1耦合存储节点SNOD到第一电源电压电平DVDD或到第二电源电压电平DVSS，则存储元件Si处于数字模式。因此，在节点SNOD处的电压电平可以是DVSS或DVDD。这也考虑为两个不同的数字值(高和低)。然而，如果开关SW1或开关SW2都没有闭合(连接)，则在存储节点SNOD处的电压电平可以响应于信号MH和ML被改变。这些信号从第二电荷泵CP2接收。例如如果输入信号H为低(低于晶体管P2的阈值电压电平)并且信号MH也为低，则电流能够从DVDD流入存储节点SNOD。然而，如果信号L为高，那么如果信号ML也高于N2的阈值电压电平的话，则电流能够从存储节点SNOD流到第二电源电压电平DVSS。

信号H从随后的存储元件Si+1接收。信号L从在前的存储元件Si-1接收。如该图所示，信号INH是在存储节点SNOD处反转的存储信号。如果信号H和L两者都处于低电平(低于它们耦合到的相应晶体管的阈值)，则PMOS晶体管P2和PMOS晶体管P3被启用，并且NMOS晶体管N1和NMOS晶体管N3被禁用。因此，电容器端子OUT被拉到高电压电平DVDD。如果H和L两者都处于高电平(高于或低于晶体管的相应阈值电压电平)，则电容器端子OUT或存储节点SNOD被拉到第二电源电压电平DVSS。只要在存储节点SNOD处的电压超过使用PMOS晶体管P5和NMOS晶体管N5形成的反相器INV1的阈值电平，则在节点INH处的电平就从高变到低，或从低变到高，这取决于在存储节点SNOD处的电压是增加还是减小。

共享电容器(例如C1至C4，如图15中所示)可通过传输门被选择性地耦合到存储节点SNOD(＝OUT)。在存储节点SNOD和输出节点CC之间存在串联耦合的两个传输门TR1和TR2。

如果信号H和L均为低时，则共享电容器被拉到高电压电平。如果信号H和L是低和高，则共享电容器保持其电压。如果信号H和L处于高电平，则电容器电压被下拉到低电平。在开始时(上电，初始化)时，所有存储元件S1至SN被初始化为高电平。这意味着耦合到所述存储节点SNOD的PMOS晶体管P6不提供任何电流。

因此，受控振荡器VCO不从延迟控制级DCONT接收任何电流。因此，受控振荡器VCO在最低振荡频率处振荡。为了符合参考输入时钟REFCLK的所需频率和相位，相位频率检测器PFD并且随后电荷泵CP2发出信号，以便增加受控振荡器VCO的频率。

相位频率检测器在输出节点产生UP脉冲。响应于这些UP脉冲，所述第二电荷泵CP2在节点SHN产生参考电压。此节点SHN被连接到所述延迟控制级的输入FS。

存储元件S1连接到ML，并且尝试使存储节点放电，以及由此使共享电容器(未示出)放电。存储元件S2至SN具有在低电平处的H和L两个端子。因此，只要耦合到任何的存储元件S2至SN，各个存储电容器通过晶体管P2和P3被拉高。然而，在存储元件S1的存储节点SNOD处所存储的信号一低于反相器INV1的阈值电压(反相器INV1的阈值电压电平可以处于第一电源电压电平DVDD的一半(DVDD/2))，则存储元件S1的信号INH就从低变到高。存储元件S1的信号INH从低到高的这种变化禁止在存储元件S2中的存储节点SNOD在晶体管P3截止时被拉至第一电压电平(高)。其结果是，可以耦合到存储元件S1和S2的CC的两个共享电容器由相位频率检测器PFD发出的向上和向下脉冲(信号UP和DN)影响。在存储元件S2中节点SNOD处的电压电平一超过存储元件S2的反相器INV1的阈值电压电平，则存储元件S3就被激活。存储元件S3一被激活，则存储元件S1的输入信号H就接收高电压电平，并且存储元件S1的晶体管N1和N3被激活。在存储节点SNOD处的电压电平现在被下拉到第二电源电压电平DVSS(接地)。这意味着两个存储元件总是活动的以便用于模拟调谐，并且所有其它存储元件处于数字模式，这意味着它们响应于它们的邻居值而高或低。

两个传输门TR1、TR2包括各自的PMOS和NMOS晶体管P7、P8、N6和N7，它们通过信号L2和H2控制。传输门TR1、TR2用于耦合输出节点到相应的共享电容器的节点CC(并因此耦合到存储节点SNOD)，并且将输出节点与相应的共享电容器的节点CC(并因此与存储节点SNOD)解耦合。具体地，如果存储元件是非活动的，并且不靠近活动的存储元件，则输出OUT/存储节点SNOD应该与相应电容器解耦合，以便使得其它存储元件有可能使用共享电容器。控制信号L2和H2从存储元件接收，这些存储元件不是直接的邻居，而是存储元件右侧和左侧的直接邻居的邻居(第二邻居)。为了控制传输门，H2和L2的互补信号由反相器INV产生，如在图16右侧顶部上所示的。

图17示出根据本发明示例实施例的电荷泵CP2的电路图。电荷泵CP2能够例如在图13的PLL 2中使用。PMOS晶体管P3使用固定的DC电压来偏置，该DC电压可能例如是正电源电压的二分之一(VDD/2)。这生成用于电荷泵的额定电流。晶体管P4由受控振荡器VCO产生的补偿信号COMP控制，如结合上面图14所述的。补偿电压COMP具有用于工艺补偿的信息。通过晶体管P4的电流与受控振荡器VCO消耗的电流成比例变化。例如，当该装置处于弱PVT角时，通过晶体管P3的电流减小，但是由于受控振荡器VCO需要更多的电流来在目标频率处振荡，因此通过P4的电流与由受控振荡器VCO消耗的电流成比例增加。类似地，当装置在强PVT条件下操作时，通过晶体管P3的电流增加。与此同时，由于受控振荡器VCO消耗的电流较少，因此通过晶体管P4的电流减小。流过晶体管N6的电流将是通过晶体管P3和P4的电流之和。晶体管P3和P4的大小可以调整，以使得通过晶体管N6的电流变化在各种工艺角中最小。通过晶体管N6的电流被复制到电路中的其它支路(通过晶体管N1和N5)，以产生经补偿的电荷泵电流。

图18示出根据本发明示例实施例的CP1电荷泵CP1电路图。电荷泵CP1能够例如在图13的PLL 2中使用。在电荷泵CP1中，产生电荷泵电流，类似于电荷泵CP2的电荷泵电流，如相对于上面图17描述的。在电路中，PMOS晶体管P5使用固定的DC电压被偏置，该DC电压再次被设置为正电源电位的一半(VDD/2)。晶体管P5产生用于电荷泵的额定电流。晶体管P6通过由受控振荡器VCO产生的补偿信号COMP控制，如图14中所示。补偿信号COMP包括用于工艺补偿的信息。通过晶体管P6的电流与受控振荡器VCO消耗的电流成比例变化。例如，当该装置处于弱PVT角时，通过晶体管P5的电流减小，但是由于受控振荡器VCO需要更多电流在目标频率处振荡，因此通过晶体管P6的电流与受控振荡器VCO消耗的电流成比例增加。类似地，当装置在强PVT条件下操作时，通过晶体管P5的电流增加。与此同时，由于受控振荡器VCO消耗的电流较少，因此通过晶体管P6的电流减小。流过晶体管N1的电流将是通过晶体管P5和P6的电流总和。晶体管P5和P6的大小可以调整，以使得通过晶体管N1的电流的变化在各种工艺角中最小。通过晶体管N1的电流被复制到电路中的其它支路(通过晶体管N2和N3)，以产生经补偿的电荷泵电流。

如上所述，本发明的另一个方面是提供锁相回路，其具有在其频率响应中的较低峰值，这导致更好的停息响应。频率响应峰值可以例如通过减小锁相回路的积分路径增益，例如通过借助于具有低占空比的高频时钟信号降低占空比来降低。时钟的占空比可以例如设定为小于25％，以使得存储电容器被允许仅充电或放电25％的时间。图19示出根据本发明示例实施例的SAMPLE模块的电路图，其允许提供低占空比给在1GHz范围中的时钟信号。时钟信号由振荡器产生。振荡器在该示例中由5个反相器级组成。振荡器被设计成使得振荡频率在额定条件为1GHz。信号A<1>和A<3>被连接到OR门，以产生具有降低占空比(在本示例中小于25％)的高频时钟。OR门的输出通过反相器，以产生信号CLK_1GHz，并且通过缓冲器以产生信号CLK_N-1GHz。这些时钟信号具有1GHz的频率，并且用于启用存储电容器的充电。信号CC<1：4>通过受这些时钟信号控制的高频开关(传输门)。开关的PMOS晶体管由时钟信号CLK_N_1GHz控制，并且在开关中的NMOS晶体管由时钟信号CLK_1GHz控制。由于时钟的占空比低于25％时，所以电容器的充电/放电只发生25％的时间，其有效地将充电/放电时间增加到4倍。这降低了频率响应的峰值，并且提供更好的停息响应。

在一个示例中，电荷泵CP2可以接收时钟信号CLK_1GHz和/或时钟信号CLK_N_1GHz，并且实质上将存储控制信号SHN和LNG与一个时钟信号“相乘”，以降低他们的占空比。可替代地，此操作也可以在控制级DCONT中执行。

在可替换的实施方式中，不是使用高速时钟信号以降低占空比，而是在电荷泵CP2或控制级DCONT中实施电路，其以给定的因数降低存储控制信号SHN和LNG的脉冲宽度，以获得所需的占空比。例如，该电路可以转换该存储控制信号SHN和LNG，以使得它们具有从相位频率检测器PFD接收的UP和DOWN脉冲的宽度的1/N，其中1/N是所需占空比。

图20示出说明采样对电容器的充电时间的影响的波形。第一信号是禁用积分路径采样的采样_禁用信号。第二信号是具有25％占空比的1GHz时钟。第三信号是存储电容器两端的电压。当采样_禁用信号是逻辑高时，电容器以特定速率充电，其中采样逻辑被禁用，并且在100％的时间发生充电。随着采样_禁用信号低，电容器充电只有25％的时间。这减慢电容器的充电，并且从而增加对电容器充电所需的时间。由于充电事件是线性的，这以与占空比相同的系数增加了充电时间。在该示例中的充电时间增加到4倍。

图21示出示例性说明采样对采用具有25％占空比的1GHz时钟信号的锁相回路的频域峰值的影响的波形。具有粗线的曲线表示频率响应，同时允许电容器在100％的时间期间充电。在这种情况下，峰值可以被看作是0.2134dB。在虚线中的第二曲线通过引入采样示出频率响应。在这种情况下，可以看出峰值减小到0.05815dB。这产生0.155dB的峰值减少。

图22示出波形，其示例性说明使用关于上面的图13至图18所述的补偿信号COMP对锁相回路基的频率响应的工艺补偿的影响。三个波形示出针对工艺、电压和温度的各种操作条件。针对所有这三个条件的曲线并不改变很多，给出类似的峰值和带宽。因此锁相回路的回路动态保持在合理限度内，具有工艺电压和温度的变化。

本领域的技术人员将理解，可对于所述实施例进行修改，并且同样在所要求保护的发明范围内的许多其它实施例是可能的。

Claims (21)

1.一种锁相回路(PLL)，包括：

相位频率检测器(PFD)，其适于接收反馈时钟(SYSCLK)和参考时钟(REFCLK)，并且适于响应于在所述反馈时钟和所述参考时钟之间的相位和/或频率差，提供用于控制受控振荡器(VCO)的振荡频率的UP脉冲和DOWN脉冲；

第一电荷泵(CP1)，其适于从所述相位频率检测器(PFD)接收所述UP脉冲和DOWN脉冲，其中所述第一电荷泵(CP1)进一步适于响应于来自所述相位频率检测器(PFD)的所述UP脉冲和DOWN脉冲，向所述受控振荡器(VCO)的第一控制输入(PROP)提供第一模拟控制信号，以控制其振荡频率，

第二电荷泵(CP2)，其适于从所述相位频率检测器(PFD)接收所述UP脉冲和DOWN脉冲，其中所述第二电荷泵(CP2)进一步适于向控制级(DCONT)提供与来自所述相位频率检测器(PFD)的所述UP脉冲和DOWN脉冲对应的第一模拟存储控制信号(FAST)和第二模拟存储控制信号(SLOW)；

所述控制级(DCONT)，其适于响应于所述第一模拟存储控制信号(FAST)和第二模拟存储控制信号(SLOW)，向所述受控振荡器(VCO)的第二控制输入(VSUP)提供第二模拟控制信号(D)，以控制其振荡频率；

所述受控振荡器(VCO)，其适于响应于在所述第一控制输入(PROP)处接收的所述第一模拟控制信号(ICH)和至所述第二控制输入(VSUP)的所述第二模拟控制信号(D)，输出具有所需振荡频率的输出信号(OUTVCO)；以及

反馈回路，其适于向所述相位频率检测器(PFD)的输入反馈所述受控振荡器(VCO)的输出信号(OUTVCO)作为所述反馈时钟(SYSCLOCK)；

其中所述控制级(DCONT)包括多个存储元件(S1、S2)、计数器和数模转换器(DAC)；

其中所述控制级(DCONT)适于在相应循环中并且分别响应于所述第一模拟存储控制信号(FAST)和第二模拟存储控制信号(SLOW)，对每个所述存储元件连续充电和复位，或放电和复位；

其中所述计数器适于分别响应于由所述存储元件(S1、S2)执行的充电循环或放电循环数，来增加或降低其计数器值；

其中所述数模转换器(DAC)适于将所述计数器的计数器值转换成控制电流；以及

其中所述控制级(DCONT)适于向所述受控振荡器(VCO)提供叠加有表示相应存储元件的相应充电/放电状态的电流的所述数模转换器的控制电流，作为到所述第二控制输入(VSUP)的所述第二模拟控制信号(D)。

2.根据权利要求1所述的锁相回路，其中所述控制级(DCONT)包括两个存储元件(S1，S2)。

3.根据权利要求1所述的锁相回路，其中每个所述存储元件(S1、S2)包括电容器(Cs1、Cs2)，其分别响应于所述第一模拟存储控制信号(FAST)和第二模拟存储控制信号(SLOW)来充电或放电。

4.根据权利要求3所述的锁相回路，其中表示相应一个所述存储元件的相应充电/放电状态的电流代表在所述存储元件的相应电容器(Cs1、Cs2)上存储的电流。

5.根据权利要求3所述的锁相回路，其中每个所述存储元件(S1、S2)适于向相应的另一个存储元件(S2、S1)提供输出信号(OUT)作为输入信号(IN)，其中通过一个所述存储元件断言所述输出信号(OUT)使接收所述输出信号(OUT)作为所述输入信号(IN)的另一个存储元件分别开始对其电容器(Cs1,Cs2)充电、放电。

6.根据权利要求1中的一项所述的锁相回路，其中存在低电位阈值电平、高电位阈值电平，以及在所述低电位阈值电平和所述高电位阈值电平之间的中间电位阈值电平。

7.根据权利要求6所述的锁相回路，其中当其电容器被充电或放电到所述中间电位阈值电平时，存储元件适于断言所述输出信号(OUT)。

8.根据权利要求6所述的锁相回路，其中当其电容器被充电到所述高电位阈值电平时，存储元件适于将其电容器(Cs1、Cs2)两端的电压复位到所述低电位阈值电平，并且向所述计数器输出向上计数的时钟脉冲，其中所述计数器适于响应于所述向上计数的时钟脉冲(CLK_UP)来增加所述计数器值。

9.根据权利要求6中的一项所述的锁相回路，其中当其电容器被充电到所述低电位阈值电平时，存储元件适于将其电容器(Cs1、Cs2)两端的电压复位到所述高电位阈值电平，并且向所述计数器输出向下计数的时钟脉冲，其中所述计数器适于响应于所述向下计数的时钟脉冲(CLK_DOWN)来降低所述计数器值。

10.根据权利要求6中的一项所述的锁相回路，其中所述低电位阈值电平等于预定电位(VDD)的1/4，所述高电位阈值电平等于所述预定电位的3/4，并且所述中间电位阈值电平等于所述预定电位的1/2。

11.根据权利要求1中的一项所述的锁相回路，其中所述第二电荷泵(CP2)适于根据所述UP脉冲和DOWN脉冲产生所述第一模拟存储控制信号(FAST)和第二模拟存储控制信号(SLOW)。

12.根据权利要求11所述的锁相回路，其中所述第二电荷泵适于通过将所述UP脉冲和DOWN脉冲的占空比降低到25％或更低来产生所述第一模拟存储控制信号和第二模拟存储控制信号。

13.根据权利要求11所述的锁相回路，其中所述UP脉冲和DOWN脉冲的信号电平等于预定电位(VDD)，并且所述第二电荷泵适于通过降低所述UP脉冲和DOWN脉冲的信号电平来产生所述第一模拟存储控制信号和第二模拟存储控制信号。

14.根据权利要求1中的一项所述的锁相回路，其中所述第一电荷泵(CP1)和/或所述第二电荷泵(CP2)适于接收所述受控振荡器(VCO)的输出信号(OUTVCO)，并且使用该输出信号用于工艺-电压-温度(PVT)补偿。

15.一种锁相回路(PLL)，包括：

相位频率检测器(PFD)，其适于接收反馈时钟(SYSCLK)和参考时钟(REFCLK)，并且适于响应于在所述反馈时钟和所述参考时钟之间的相位和/或频率差，提供用于控制受控振荡器(VCO)的振荡频率的UP脉冲和DOWN脉冲；

第一电荷泵(CP1)，其适于从所述相位频率检测器(PFD)接收所述UP脉冲和DOWN脉冲，其中所述第一电荷泵(CP1)进一步适于响应于来自所述相位频率检测器(PFD)的所述UP脉冲和DOWN脉冲，向受控振荡器(VCO)的第一控制输入(PROP)提供第一模拟控制信号(ICH)，以控制其振荡频率，

第二电荷泵(CP2)，其适于从所述相位频率检测器(PFD)接收所述UP脉冲和DOWN脉冲，其中所述第二电荷泵(CP2)进一步适于向控制级(DCONT)提供与来自所述相位频率检测器(PFD)的UP脉冲和DOWN脉冲对应的第一模拟存储控制信号(FAST)和第二模拟存储控制信号(SLOW)；

所述控制级(DCONT)，其适于响应于所述第一模拟存储控制信号(FAST)和第二模拟存储控制信号(SLOW)，向所述受控振荡器(VCO)的第二控制输入(VSUP)提供第二模拟控制信号(D)，以控制其振荡频率；

所述受控振荡器(VCO)，其适于响应于在所述第一控制输入(PROP)处接收的第一模拟控制信号(ICH)和至所述第二控制输入(VSUP)的所述第二模拟控制信号(D)，输出具有所需振荡频率的输出信号(OUTVCO)；以及

反馈回路，其适于向所述相位频率检测器(PFD)的输入反馈所述受控振荡器(VCO)的输出信号(OUTVCO)作为所述反馈时钟(SYSCLOCK)；

其中第一电荷泵(CP1)和/或所述第二电荷泵(CP2)适于接收所述受控振荡器(VCO)的输出信号(OUTVCO)，并且使用该输出信号用于工艺-电压-温度(PVT)补偿。

16.根据权利要求14所述的锁相回路，其中所述第一电荷泵(CP1)适于响应于所述受控振荡器(VCO)的输出信号(OUTVCO)，增加或降低由所述第一模拟控制信号(ICH)提供的电流量。

17.根据权利要求14中的一项所述的锁相回路，其中所述第二电荷泵(CP2)适于响应于所述受控振荡器(VCO)的输出信号(OUTVCO)，分别增加或降低由所述第一模拟存储控制信号(FAST)和所述第二模拟存储控制信号(SLOW)提供的电流量。

18.一种包括根据权利要求1中的一项所述的锁相回路(PLL)的集成电路。

19.一种包括根据权利要求1中的一项所述的锁相回路(PLL)的电子装置。

20.一种用于操作锁相回路(PLL)的方法，包括：

在相位频率检测器(PFD)处接收反馈时钟(SYSCLK)和参考时钟(REFCLK)；

响应于在所述反馈时钟和所述参考时钟之间的相位和/或频率差，提供用于控制受控振荡器(VCO)的振荡频率的UP脉冲和DOWN脉冲；

在第一电荷泵(CP1)处接收所述UP脉冲和DOWN脉冲；

向所述受控振荡器(VCO)的第一控制输入(PROP)提供来自所述第一电荷泵(CP1)的第一模拟控制信号(ICH)，以控制其振荡频率；

在第二电荷泵(CP2)处接收所述UP脉冲和DOWN脉冲；

向控制级(DCONT)提供与所述UP脉冲和DOWN脉冲对应的第一模拟存储控制信号(FAST)和第二模拟存储控制信号(SLOW)；

响应于所述第一模拟存储控制信号(FAST)和第二模拟存储控制信号(SLOW)，通过所述控制级(DCONT)向所述受控振荡器(VCO)的第二控制输入(VSUP)提供第二模拟控制信号(D)；

响应于所述第一模拟控制信号(ICH)和至所述第二控制输入(VSUP)的所述第二模拟控制信号(D)，通过所述受控振荡器(VCO)输出具有所需振荡频率的输出信号(OUTVCO)；

在相应循环中并且分别响应于所述第一模拟存储控制信号(FAST)和第二模拟存储控制信号(SLOW)，对所述控制级的存储元件(S1、S2)连续充电和复位，或放电和复位，；

分别响应于由所述存储元件(S1、S2)执行的充电循环或放电循环数，增加或降低数字计数器的计数器值；

将所述计数器的数字计数器值转换成控制电流；

用表示相应两个存储元件的相应充电/放电状态的电流叠加所述控制电流；以及

向所述受控振荡器(VCO)提供叠加的电流作为到所述第二控制输入(VSUP)的所述第二模拟控制信号(D)。

21.一种用于操作锁相回路(PLL)的方法，包括：

在相位频率检测器(PFD)处接收反馈时钟(SYSCLK)和参考时钟(REFCLK)；

响应于在所述反馈时钟和所述参考时钟之间的相位和/或频率差，提供用于控制受控振荡器(VCO)的振荡频率的UP脉冲和DOWN脉冲；

在第一电荷泵(CP1)处接收所述UP脉冲和DOWN脉冲；

向受控振荡器(VCO)的第一控制输入(PROP)提供来自所述第一电荷泵(CP1)的第一模拟控制信号(ICH)，以控制其振荡频率；

在第二电荷泵(CP2)处接收所述UP脉冲和DOWN脉冲；

向控制级(DCONT)提供与所述UP脉冲和DOWN脉冲对应的第一模拟存储控制信号(FAST)和第二模拟存储控制信号(SLOW)；

响应于所述第一模拟存储控制信号(FAST)和第二模拟存储控制信号(SLOW)，通过所述控制级(DCONT)向所述受控振荡器(VCO)的第二控制输入(VSUP)提供第二模拟控制信号(D)，以控制其振荡频率；

响应于所述第一模拟控制信号和至所述第二控制输入(VSUP)的所述第二模拟控制信号(D)，通过所述受控振荡器(VCO)输出具有所需振荡频率的输出信号(OUTVCO)；

在所述第一电荷泵(CP1)和/或所述第二电荷泵(CP2)处接收所述受控振荡器(VCO)的输出信号(OUTVCO)，以及

使用所述受控振荡器(VCO)的输出信号(OUTVCO)用于工艺-电压-温度(PVT)补偿。