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GEBIET DER ERFINDUNG
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Die Erfindung bezieht sich auf eine elektronische Vorrichtung und auf ein Verfahren für eine Phasenregelschleife und insbesondere auf eine elektronische Vorrichtung und auf ein Verfahren, die die Oszillationsfrequenz eines gesteuerten Oszillators einer Phasenregelschleife steuern.
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HINTERGRUND
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Phasenregelschleifen sind üblicherweise mit gesteuerten Oszillatoren, z. B. mit einem spannungsgesteuerten Oszillator (VCO), ausgestattet. Der VCO ist in einer Rückkopplungsschleife gekoppelt, um aus einem niederfrequenten Bezugstakt einen hochfrequenten Takt zu erzeugen. Da es leichter ist, verschiedene stabile und genaue Taktsignale bei niedrigeren Frequenzen zu erzeugen, besitzt dieser Bezugstakt eine niedrigere Frequenz. Ein Beispiel einer Phasenregelschleife in Übereinstimmung mit dem Stand der Technik ist in 1 gezeigt. Es gibt einen VCO, einen Phasenfrequenzdetektor PFD, eine Ladungspumpe, einen Teiler und einen Kompensationskondensator C1SVS, ein integrierendes analoges Element, das einen Widerstand R und einen Kondensator C2 enthält. Der Phasenfrequenzdetektor PFD vergleicht die Phase des Bezugstakts REFCKL mit der Phase des Rückkopplungstaktsignals SYSCLK, wobei diese grundsätzlich dieselbe Taktfrequenz aufweisen. Das Rückkopplungstaktsignal SYSCLK ist die Taktsignalausgabe PLLOUT von der PLL und wird durch den Teiler DIV geteilt. Falls sich die Frequenz oder die Phase des Rückkopplungstaktsignals SYSCLK von der Phase oder Frequenz des Bezugstaktsignals REFCLK unterscheidet, legt die Ladungspumpe CP an den VCO ein Signal an, um die Phase oder Frequenz des Ausgangssignals PLLOUT des VCO zu erhöhen oder zu verringern. Das von der Ladungspumpe ausgegebene Signal ICH hängt von der Differenz zwischen dem Bezugstakt REFCLK und dem Rückkopplungstaktsignal SYSCLK ab.
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Der VCO kann als ein Ringoszillator implementiert werden. Die Ringoszillatortopologie stellt eine Reihe hintereinander geschalteter Verzögerungsstufen (üblicherweise Inverter) bereit. Das Ausgangssignal von der letzten Verzögerungsstufe wird zum Eingang der ersten Verzögerungsstufe rückgekoppelt. Die Gesamtverzögerung über die hintereinander geschalteten Stufen (einschließlich irgendeiner Nettoinversion des Signals innerhalb des Systems) wird so ausgelegt, dass sie Kriterien für eine Daueroszillation erfüllt. Üblicherweise besitzt jede Verzögerungsstufe eine variable Verzögerung, die durch eine unabhängige Eingabe bestimmt wird. Die Oszillationsfrequenz des VCO wird dann durch das Eingangssignal gesteuert, um die Stufenverzögerung zu variieren. Die Oszillationsfrequenz für einen Ringoszillator kann über einen weiten Bereich wie z. B. 20% bis 50% der Nennmittenfrequenz des VCO abgestimmt werden.
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PLLs des Standes der Technik nutzen Echtzeit-Takteingangssignale in dem Bereich von 32 kHz und erzeugen Ausgangssignale PLLOUT mit Frequenzen in dem Bereich von mehreren zehn bis mehreren einhundert MHz. Um dieser recht niedrigen Eingangsfrequenz zu entsprechen, muss die PLL eine sehr kleine Bandbreite, z. B. in dem Bereich von 1 bis 3 kHz oder noch kleiner, haben. Eine so kleine Bandbreite erfordert externe Bauelemente und verbraucht außerdem, insbesondere im Fall digitaler PLLs, viel Leistung. Dagegen erfordern Hand- und mobile Vorrichtungen die Senkung des Leistungsverbrauchs und der Anzahl externer Bauelemente.
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ZUSAMMENFASSUNG
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Es ist eine Aufgabe der Erfindung, eine PLL zu schaffen, die weniger externe Bauelemente erfordert und weniger Leistung verbraucht als PLLs in Übereinstimmung mit dem Stand der Technik.
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In einem Aspekt der Erfindung wird eine elektronische Vorrichtung geschaffen, die eine Phasenregelschleife umfasst. Die Phasenregelschleife enthält einen Phasenfrequenzdetektor (PFD), eine erste Ladungspumpe, einen gesteuerten Oszillator, einen Teiler und eine zweite Ladungspumpe. Ferner gibt es eine Steuerstufe. Ein Ausgang des Phasenfrequenzdetektors ist mit der ersten Ladungspumpe gekoppelt. Der Ausgang der ersten Ladungspumpe ist mit einem ersten Steuereingang des gesteuerten Oszillators gekoppelt. Der Ausgang des Phasenfrequenzdetektors ist außerdem mit einem Eingang der zweiten Ladungspumpe gekoppelt. Ein Ausgang der zweiten Ladungspumpe ist mit einem Eingang der Steuerstufe gekoppelt. Ein Ausgang der Steuerstufe ist mit einem zweiten Steuereingang des gesteuerten Oszillators gekoppelt. Ein Ausgang des gesteuerten Oszillators ist mit einem Eingang des Teilers gekoppelt. Ein Ausgang des Teilers ist mit einem Eingang des Phasenfrequenzdetektors gekoppelt.
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Vorteilhaft umfasst die Steuerstufe N Speicherelemente. Jedes Speicherelement kann einen Ausgang besitzen, der mit dem Ausgang der Steuerstufe gekoppelt ist. Die N Speicherelemente sind vorzugsweise in einer Kette geschaltet, sodass jedes Speicherelement in der Kette mit einer Anzahl vorhergehender Speicherelemente und mit einer Anzahl nachfolgender Speicherelemente gekoppelt ist. Der Begriff ”vorhergehend” bezieht sich auf die Lage in der Kette und bedeutet näher zu dem ersten Speicherelement der Kette als das anstehende Speicherelement. ”Nachfolgend” bezieht sich ebenfalls auf die Lage in der Kette und bedeutet näher zu dem letzten Speicherelement der Kette als das anstehende Speicherelement. Das erste Speicherelement und das letzte Speicherelement in der Kettenkonfiguration können keine zwei Nachbarn haben. Das erste Speicherelement kann kein vorhergehendes Speicherelement haben und das letzte Speicherelement in der Kette hat kein nachfolgendes Speicherelement. Das vorhergehende Speicherelement und das nachfolgende Speicherelement brauchen nicht die direkten Nachbarn des Speicherelements zu sein, sondern können eine weiter von dem Speicherelement entfernte Lage haben.
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Jedes Speicherelement kann dann so konfigurierbar sein, dass es eine Analogbetriebsart annimmt. In der Analogbetriebsart kann ein bei einem Speicherknoten des Speicherelements gespeichertes Signal in Reaktion auf das Ausgangssignal der zweiten Ladungspumpe kontinuierlich geändert werden.
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Darüber hinaus kann jedes Speicherelement so konfigurierbar sein, dass es eine Digitalbetriebsart annimmt. In der Digitalbetriebsart ist der gespeicherte Wert ein Wert aus einer vorgegebenen Menge von Werten. Das Speicherelement kann ferner so konfiguriert sein, dass es die Analogbetriebsart annimmt, falls ein vorhergehendes Speicherelement und ein nachfolgendes Speicherelement in der Digitalbetriebsart sind und unterschiedliche Werte des gespeicherten Signals haben.
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Dementsprechend schaffen diese Aspekte der Erfindung eine semidigitale Phasenregelschleife, die durch eine Anzahl von Speicherelementen gesteuert wird, die in einer Analogbetriebsart und in einer Digitalbetriebsart konfigurierbar sind. In der Analogbetriebsart kann das Ausgangssignal des Speicherelements kontinuierlich variieren. In der Digitalbetriebsart sind die Ausgangssignale festgesetzt (wobei sie auf einem konstanten Wert, d. h. z. B. hoch oder tief, gehalten werden). Das Ausgangssignal kann dann ein logisches Hoch oder ein logisches Tief in dem Digitalsignal sein. Die üblicherweise erforderliche große Schleifenfilterkapazität kann dann unter Verwendung der Speicherelemente in Übereinstimmung mit diesem Aspekt der Erfindung durch eine semidigitale Schaltungsanordnung ersetzt sein. Die elektronische Vorrichtung in Übereinstimmung mit diesen Aspekten der Erfindung verbraucht sehr wenig Strom und erfordert keine externen Bauelemente. Darüber hinaus ist die für eine integrierte Realisierung der elektronischen Vorrichtung in Übereinstimmung der Erfindung erforderliche Chipgröße ebenfalls sehr klein.
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Vorzugsweise wird zusammen mit der semidigitalen Phasenregelschleifenkonfiguration ein analoger Schleifendämpfungsmechanismus verwendet.
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In einem Aspekt der Erfindung kann das Speicherelement so konfiguriert sein, dass es die Digitalbetriebsart annimmt, falls ein vorhergehendes und ein nachfolgendes Speicherelement in der Digitalbetriebsart sind und dieselben Werte der gespeicherten Signale besitzen.
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In einer Ausführungsform können wenigstens das vorhergehende Speicherelement und/oder das nachfolgende Speicherelement die direkten Nachbarn des Speicherelements sein, das in der Analogbetriebsart ist.
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In einer Ausführungsform können wenigstens das vorhergehende Speicherelement und/oder das nachfolgende Speicherelement die direkten Nachbarn des Speicherelements sein, das von der Analogbetriebsart in die Digitalbetriebsart und/oder umgekehrt wechselt.
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Darüber hinaus kann jedes Speicherelement so konfiguriert sein, dass es ein Ausgangssignal erzeugt, das dann von dem gespeicherten Signal (dem in dem Speicherelement gespeicherten Signal) abhängen kann. Dieses Ausgangssignal kann dann dem gesteuerten Oszillator zugeführt werden, um die Oszillationsfrequenz des gesteuerten Oszillators anzupassen.
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Dementsprechend kann der gesteuerte Oszillator durch die Ausgangssignale der Speicherelemente gesteuert werden. Da einige der Speicherelemente in der Digitalbetriebsart sind und andere (vorzugsweise zwei Speicherelemente gleichzeitig) in der Analogbetriebsart sind, wird der gesteuerte Oszillator durch eine Kombination von digitalen und analogen Ausgangssignalen der Speicherelemente gesteuert. Dieser Aspekt der Erfindung schafft einen Steuermechanismus, der digitale Signale nutzt, aber nicht auf eine spezifische Anzahl diskreter Steuerschritte beschränkt ist. Die Verwendung eines rein digitalen Signals zum Steuern des gesteuerten Oszillators ist immer auf eine Anzahl diskreter Schritte beschränkt. Die Erfindung schafft einen Mechanismus, bei dem die Speicherelemente automatisch in die Analogbetriebsart schalten, um den Bereich zwischen den diskreten Schritten abzudecken. Somit ist die Auflösung des Steuermechanismus grundsätzlich unbeschränkt. Da nur eines oder zwei Speicherelemente in der Analogbetriebsart sind, schafft die Steuerschaltung aber unter Verwendung einer verhältnismäßig kleinen Anzahl von Bauelementen (d. h. Speicherelementen) einen sehr robusten und zuverlässigen Mechanismus.
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Der Speicherknoten in dem Speicherelement kann mit einem Gate eines Transistors gekoppelt sein, um einen Strom über den Transistor zu steuern. Dieser Strom kann dann als das Ausgangssignal des Speicherelements verwendet werden. Der Strom kann dann dem gesteuerten Oszillator zugeführt werden, um die Taktfrequenz des gesteuerten Oszillators anzupassen und zu variieren. Das direkte Zuführen eines Stroms zu dem gesteuerten Oszillator verringert ferner die Empfindlichkeit der Schaltung gegen Störungen, was sehr effizient hinsichtlich der Bauelemente und der Anzahl der Bauelemente ist. Der Ausgangsstrom des Speicherelements dient als das digitale Signal, das den digitalen Zustand angibt, falls das Speicherelement in der Digitalbetriebsart ist. Darüber hinaus ist der Ausgangsstrom des Speicherelements ein analoges Ausgangssignal, das zwischen Minimal- und Maximalwert kontinuierlich variiert, falls das Speicherelement in der Analogbetriebsart ist.
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In einer bevorzugten Ausführungsform kann das Speicherelement einen ersten Schalter und einen zweiten Schalter umfassen. Der erste Schalter kann zwischen eine erste Versorgungsspannung und den Speicherknoten des Speicherelements geschaltet sein. Der zweite Schalter kann zwischen eine zweite Versorgungsspannung und den Speicherknoten des Speicherelements geschaltet sein.
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Der erste Schalter kann dann zum Schalten in Reaktion auf das gespeicherte Signal eines vorhergehenden Speicherelements und außerdem in Reaktion auf den Pegel des gespeicherten Signals eines nachfolgenden Speicherelements konfiguriert sein.
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Der zweite Schalter kann ebenfalls zum Schalten in Reaktion auf den Pegel des gespeicherten Signals eines nachfolgenden Speicherelements und auf den Pegel eines gespeicherten Signals eines vorhergehenden Speicherelements konfiguriert sein.
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Der erste Schalter kann dann so konfiguriert sein, dass er nur dann schließt (den Speicherknoten mit der ersten Versorgungsspannung verbindet), wenn beide gespeicherten Signale (das des vorhergehenden und das des nachfolgenden Speicherelements) unter einem vorgegebenen Schwellenpegel (unter vorgegebenen Spannungspegeln) liegen.
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Der zweite Schalter kann so konfiguriert sein, dass er nur dann schließt (den Speicherknoten mit der zweiten Versorgungsspannung verbindet), wenn beide Speichersignale (das des vorhergehenden und das des nachfolgenden Speicherelements) über einem vorgegebenen Spannungspegel (über vorgegebenen Spannungspegeln) liegen. Das heißt, dass der Speicherknoten entweder auf den ersten Versorgungsspannungspegel (z. B. VDD) oder auf den Massepegel herunter gezogen wird.
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Falls sich die Pegel der gespeicherten Signale des vorhergehenden Speicherelements und des nachfolgenden Speicherelements unterscheiden, wird der Speicherknoten weder auf den ersten Versorgungsspannungspegel noch auf den zweiten Versorgungsspannungspegel gezogen. Wie in Bezug auf die anderen Aspekte der Erfindung erläutert ist, ist das Speicherelement dann in der Analogbetriebsart.
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Der erste Schalter kann zwei Transistoren umfassen und der zweite Schalter kann ebenfalls zwei Transistoren umfassen. Die zwei Transistoren können mit ihren Steuer-Gates mit den Speicherknoten der nachfolgenden bzw. vorhergehenden Speicherelemente gekoppelt sein.
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Das Speicherelement kann eine Speicherkapazität umfassen und das gespeicherte Signal kann dann der Spannungspegel bei dem Speicherknoten sein, der dann der Knoten auf einer Seite (Platte) der Kapazität sein kann. Die Verwendung einer Kapazität ist eine effiziente und praktische Art des Speicherns eines Signals.
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Der Spannungspegel auf der Kapazität kann durch Hinzufügen und Entfernen von Ladung von der Kapazität geändert werden. Dies kann durch weitere Schalter (z. B. Transistoren) ausgeführt werden, die mit dem ersten Schalter und mit dem zweiten Schalter gekoppelt sein können. Die Speicherkapazität kann dann in Reaktion auf das Ausgangssignal der zweiten Ladungspumpe geladen und entladen werden. Die Steuer-Gates der Schalter (Transistoren) können dann mit dem Ausgang der Ladungspumpe gekoppelt sein. Das Entladen und das Laden des Speicherknotens können dann gesperrt werden, falls das Speicherelement in der Digitalbetriebsart ist (wobei entweder der erste Schalter oder der zweite Schalter geschlossen (verbunden) wird).
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Die Menge vorgegebener Werte, auf die das gespeicherte Signal des Speicherelements in der Digitalbetriebsart geschaltet wird, kann zwei Werte umfassen. Dementsprechend kann das Speicherelement dann ein binäres Speicherelement sein. Die Werte können dann ein Minimalwert und ein Maximalwert sein. Der Minimalwert kann der Massespannungspegel sein und der Maximalwert kann der Versorgungsspannungspegel sein.
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Außerdem schafft die Erfindung ein Verfahren zum Steuern eines gesteuerten Oszillators. Es können eine Phasen- und/oder eine Frequenzdifferenz zwischen einem Ausgangstaktsignal eines gesteuerten Oszillators und einem Bezugstaktsignal bestimmt werden. Es kann ein erstes Eingangssignal für den gesteuerten Oszillator erzeugt werden. Dieses erste Steuersignal kann für die Feinabstimmung der Frequenz des gesteuerten Oszillators verwendet werden. Die Feinabstimmung kann auf der bestimmten Phasen- und/oder Frequenzdifferenz beruhen. Daraufhin kann ein zweites Eingangssignal für den gesteuerten Oszillator erzeugt werden. Dieses zweite Eingangssignal kann für eine Grobabstimmung der Frequenz des gesteuerten Oszillators verwendet werden. Außerdem kann dieses zweite Eingangssignal auf der Grundlage der Phasen- und/oder Frequenzdifferenz des Bezugssignals und des Ausgangstaktsignals des gesteuerten Oszillators bestimmt werden. Das zweite Signal kann einen digitalen, d. h. einen quantisierten Anteil, und einen analogen, d. h. einen nicht quantisierten Anteil, umfassen. Der digitale Anteil kann durch eine erste Menge digitaler Signale und durch eine zweite Menge digitaler Signale gebildet werden. Der analoge Anteil kann so konfiguriert sein, dass er einen Zwischenwert zwischen dem Wert der ersten Menge digitaler Signale und dem Wert der zweiten Menge digitaler Signale angibt. Der Wert der ersten Menge digitaler Signale kann proportional zur Anzahl digitaler Signale sein, die logisch hoch sind, oder ihr entsprechen. Der Wert der zweiten Menge digitaler Signale kann proportional zur Anzahl digitaler Signale sein, die logisch hoch sind, oder ihr entsprechen. Dieser Aspekt der Erfindung stellt sicher, dass dann der Bereich zwischen dem digitalen Wert, der durch die erste Menge digitaler Signale repräsentiert wird, und dem digitalen Wert, der durch die zweite Menge digitaler Signale repräsentiert wird, durch das analoge Signal erfasst wird.
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KURZBESCHREIBUNG DER ZEICHNUNG
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Weitere Aspekte und Eigenschaften der Erfindung gehen aus der folgenden Beschreibung bevorzugter Ausführungsformen der Erfindung mit Bezug auf die beigefügte Zeichnung hervor, in der:
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1 eine Phasenregelschleife in Übereinstimmung mit dem Stand der Technik zeigt,
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2 einen vereinfachten Stromlaufplan und Blockschaltplan einer Phasenregelschleife in Übereinstimmung mit der Erfindung zeigt,
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3 einen vereinfachten Stromlaufplan eines gesteuerten Oszillators in Übereinstimmung mit einer Ausführungsform der Erfindung zeigt,
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4 einen vereinfachten Stromlaufplan einer Verzögerungssteuerstufe in Übereinstimmung mit einer Ausführungsform der Erfindung zeigt,
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5 einen vereinfachen Stromlaufplan eines Speicherelements in Übereinstimmung mit einer Ausführungsform der Erfindung zeigt,
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6 eine Ladungspumpe zur Verwendung für das Speicherelement in Übereinstimmung mit einer Ausführungsform der Erfindung zeigt,
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7 eine Ladungspumpe zum Dämpfen der Phasenregelschleife in Übereinstimmung mit einer Ausführungsform der Erfindung zeigt, und
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8 eine Konfiguration zum Kompensieren von Prozessschwankungen in einem vereinfachten Stromlaufplan in Übereinstimmung mit einer Ausführungsform der Erfindung zeigt.
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AUSFÜHRLICHE BESCHREIBUNG EINER BEISPIELHAFTEN AUSFÜHRUNGSFORM
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2 zeigt eine elektronische Vorrichtung 1, die eine Phasenregelschleife PLL 2 in Übereinstimmung mit Aspekten der Erfindung enthält. Die PLL 2 enthält einen Phasenfrequenzdetektor PFD, dessen Ausgang mit einem Eingang einer ersten Ladungspumpe CP1 gekoppelt ist. Der Ausgang der ersten Ladungspumpe CP1 ist mit einem Eingang des gesteuerten Oszillators VCO und mit einer Seite eines Schleifenkondensators C1 gekoppelt. Die andere Seite des Schleifenkondensators C1 ist mit der Masse oder mit einem Versorgungsspannungspegel gekoppelt. Die Ausgabe OUTVCO des gesteuerten Oszillators VCO ist mit einer Eingabe des Pegelschiebers IS gekoppelt, die das PLL-Ausgangssignal PLLOUT ist. In dieser Ausführungsform ist der gesteuerte Oszillator ein spannungsgesteuerter Oszillator VCO. Das Ausgangssignal PLLOUT wird zu einem Teiler DIV rückgekoppelt. Der Teiler DIV teilt die Taktfrequenz des Ausgangssignals PLLOUT und liefert das Taktsignal SYSCLK. Das Signal SYSCLK wird zu einem Eingang des Phasenfrequenzdetektors PFD rückgekoppelt. Der andere Eingang des Phasenfrequenzdetektors PFD empfängt ein Bezugstaktsignal REFCLK.
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Darüber hinaus gibt es in Übereinstimmung mit Aspekten der Erfindung eine zweite Ladungspumpe CP2 und eine Verzögerungssteuerstufe DCONT. Die zweite Ladungspumpe CP2 ist ebenfalls zum Empfangen der Ausgabe des Phasenfrequenzdetektors PFD gekoppelt. Die Ausgänge SHN und LNG der zweiten Ladungspumpe CP2 sind mit den Eingängen der Verzögerungssteuerstufe DCONT gekoppelt. Diese Eingänge der Verzögerungssteuerstufe DCONT sind FS und FL. FS bezieht sich auf zunehmende Geschwindigkeit (Erhöhen der Frequenz der Oszillationsfrequenz des VCO) und FL bezieht sich auf Verringern der Geschwindigkeit (Verringern der Frequenz des Taktsignals des VCO). Die Verzögerungssteuerstufe liefert ein Ausgangssignal D, das einem zweiten Eingang FSUP des VCO zugeführt wird.
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Der Bezugstakt REFCLK kann ein Eingangstakt sein, der von einem Echtzeittakt der elektronischen Vorrichtung 1 abgeleitet wird. Die Frequenz des Bezugstaktsignals REFCLK kann in dem Bereich von oder bei 32 kHz liegen. Üblicherweise erfordert diese niedrige Eingangsfrequenz eine Schleifenbandbreite der PLL 2 in dem Bereich von 1 kHz bis 3 kHz. Das Bezugstaktsignal REFCLK wird direkt dem Phasenfrequenzdetektor PFD zugeführt. Der Phasenfrequenzdetektor PFD kann ein herkömmlicher Phasenfrequenzdetektor sein, der zum Vergleichen der Phasen des Bezugstaktsignals REFCLK und des Rückkopplungstaktsignals SYSCLK konfiguriert ist. Der Phasenfrequenzdetektor erzeugt anhand der erfassten Phasen-/Frequenzdifferenz Auf-Signale UP und Ab-Signale DN. Die zwei Ausgaben UP und DN werden der ersten Ladungspumpe CP1 und der zweiten Ladungspumpe CP2 zugeführt.
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Der Pegelschieber IS am Ausgang des DVCO ist nur optional erforderlich, wenn der DVCO nicht zum Erzeugen eines Vollschwingungs-Ausgangstaktsignals OUTVCO eingerichtet ist. Die Ausgabe des Pegelschiebers (oder in einer alternativen Ausführungsform die Ausgabe des DVCO) ist dann das Rückkopplungs- und Ausgangssignal PLLOUT der PLL 2. Der Teiler DIV definiert den Taktmultiplikationsfaktor. Die Ausgabe des Teilers wird als Signal SYSCLK zu dem Eingang des Phasenfrequenzdetektors PDF rückgekoppelt.
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Das Ausgangssignal D der Verzögerungssteuerstufe DCONT ist vorzugsweise ein analoges Signal. In einer Ausführungsform kann das Ausgangssignal D ein Strom sein. Außerdem erzeugt die Verzögerungssteuerstufe DCONT ein digitales Signal A<1:N>. A<1:N> repräsentiert den Inhalt/Wert der in der Verzögerungssteuerstufe DCONT gespeicherten Signale. Diese digitalen Bits werden zu der ersten Ladungspumpe CP1 und zu der zweiten Ladungspumpe CP2 rückgekoppelt. Sie werden zum Kompensieren von Schwankungen wegen Temperatur, Versorgungsspannung oder Produktionsstreuung verwendet.
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3 zeigt einen vereinfachten Stromlaufplan einer Ausführungsform des VCO, der in der Phasenregelschleife in Übereinstimmung mit einer Ausführungsform der Erfindung verwendet werden kann. Der VCO enthält fünf Verzögerungsstufen INV1, INV2, INV3, INV4 und INV5. Der Ausgang OUTVCO der Verzögerungsstufe INV5 ist mit dem Eingang der ersten Verzögerungsstufe INV1 des VCO gekoppelt. Der VCO ist als ein Ringoszillator realisiert. Alle Stufen INV1 bis INV5 sind in Reihe geschaltet. Die letzte Stufe INV5 stellt eine Rückkopplung zu der ersten Stufe INV1 bereit. Die Verzögerungsstufen INV1 bis INV5 können alle wie im unteren Teil von 3 gezeigt realisiert sein. Dementsprechend sind die Verzögerungsstufen INV1 bis INV5 als Inverter konfiguriert, die einen PMOS-Transistor PMOSI und einen NMOS-Transistor NMOSI enthalten. Die Kanäle des PMOS-Transistors PMOSI und des NMOS-Transistors NMOSI sind wie für einen Inverter üblich miteinander gekoppelt. Die Steuer-Gates des PMOS-Transistors PMOSI und des NMOS-Transistors NMOSI sind gekoppelt, um ein Eingangssignal von der vorhergehenden Stufe zu empfangen. Das Ausgangssignal OUT des Inverters ist dann mit der nächsten Stufe gekoppelt. Ferner umfasst der VCO einen PMOS-Transistor P1, der die Verstärkung für die analoge Dämpfung definiert. Der Strom über den PMOS-Transistor P1 definiert zusammen mit dem über den Knoten VSUP empfangenen Strom die Frequenz des Oszillators. VSUP ist zum Empfangen des Ausgangssignals der Verzögerungsstufe DCONT gekoppelt. Die Ausgabe der Verzögerungsstufe DCONT ist das Signal D. Der PMOS-Transistor P1 empfängt bei dem Steuer-Gate ein Eingangssignal PROP. Dieses Eingangssignal PROP ist das erste Eingangssignal des VCO, um in Reaktion auf die Ausgabe der in 2 gezeigten ersten Ladungspumpe CP1 die analoge Dämpfung zu definieren (Feinabstimmung der Oszillationsfrequenz). Der zweite Eingang des VCO VSUP ist mit dem Ausgang der Verzögerungssteuerstufe DCONT gekoppelt. Dies dient zur Bereitstellung der Grobabstimmung.
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4 zeigt die Verzögerungssteuerstufe DCONT genauer. Die Verzögerungsstufe umfasst eine Anzahl N von Speicherelementen S1 bis SN. N kann etwa 200 sein. Jedes Speicherelement besitzt einen Eingang R, einen Eingang H, einen Eingang FS und einen Eingang FL, einen Eingang INITB und einen Ausgang OUT sowie einen Ausgang INH.
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Der Ausgang INH eines Speicherelements ist mit dem Eingang L des nachfolgenden Speicherelements und mit dem Eingang H des vorhergehenden Speicherelements gekoppelt.
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Darüber hinaus liefert der Ausgang INH das Signal A<1:N>, das zu den wie in 2 gezeigten Ladungspumpen CP1 und CP2 rückgekoppelt wird.
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Die Signale B>1:N> werden zum Initialisieren der Speicherelemente auf spezifische Anfangswerte verwendet.
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Die Signale INITB werden zum Initialisieren der Speicherelemente verwendet. Die Speicherelemente S1 bis SN sind in einer Kette geschaltet. Das erste Speicherelement S1 besitzt kein vorhergehendes Speicherelement. Das letzte Speicherelement SN besitzt kein nachfolgendes Speicherelement. Die anderen Speicherelemente Si(S2 bis SN – 1) haben immer jeweilige vorhergehende und nachfolgende Speicherelemente. Zum Beispiel hat das Speicherelement S2 ein vorhergehendes Speicherelement Si und nachfolgende Speicherelemente S3 bis SN. Das Speicherelement S3 hat nachfolgende Speicherelemente S4 bis SN und vorhergehende Speicherelemente S1 bis S2.
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Allgemeiner hat ein Speicherelement Si vorhergehende Speicherelemente S1 bis Si – 1 und nachfolgende Speicherelemente Si + 1 bis SN. Die Funktionalität des Inhalts des Speicherelements Si ist dann durch den Wert oder durch die Werte, die in einem oder in mehreren der vorhergehenden Speicherelemente S1 bis Si – 1 gespeichert sind, und durch den Wert oder durch die Werte, die in einem oder in mehreren nachfolgenden Speicherelementen Si + 1 bis SN gespeichert sind, definiert.
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Die Speicherelemente, die über die Betriebsart und über den Inhalt des Speicherelements Si entscheiden, brauchen nicht die direkten Nachbarn von Si zu sein, sondern können eines oder mehrere vorhergehende und nachfolgende Speicherelemente an entfernteren Lagen von Si in der Kette sein. Dementsprechend können der Inhalt und die Betriebsart eines Speicherelements Si dann durch den in einem vorhergehenden Speicherelement Si – K1 und durch den in einem nachfolgenden Speicherelement Si + K2 gespeicherten Wert definiert sein. K1 und K2 können dann positive ganze Zahlen größer als 1 sein.
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Die einzelnen Speicherelemente S1 bis SN sind alle beim Knoten D verbunden. Dieser Knoten D ist ein gemeinsames Ausgangssignal der Verzögerungssteuerstufe DCONT. Darüber hinaus sind die Eingangsanschlussstifte ML und FS ebenfalls miteinander verbunden und für alle Speicherelemente S1 bis SN dieselben. Dasselbe betrifft MH und FL. Die Eingangsanschlussstifte INITB sind ebenfalls miteinander und mit dem Knoten INIT verbunden. Das Signal INIT kann zum gleichzeitigen Initialisieren aller Speicherelemente S1 bis SN verwendet werden.
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Für das Speicherelement S2 können die Eingänge H und L vier mögliche Werte haben. Diese sind tief-tief, tief-hoch, hoch-tief oder hoch-hoch.
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5 zeigt ein Speicherelement Si genauer. Das Speicherelement enthält einen Speicherkondensator CS. Der Speicherkondensator CS ist mit einer Seite mit einem zweiten Versorgungsspannungspegel DVSS und mit der anderen Seite mit dem Speicherknoten SNOD gekoppelt. Der Speicherknoten SNOD ist mit dem Steuer-Gate eines PMOS-Transistors P4 gekoppelt. Die Source des PMOS-Transistors P4 ist mit einem Versorgungsspannungspegel DVDD gekoppelt. Der Drain des PMOS-Transistors P4 ist mit dem Ausgangsknoten D gekoppelt. Der Speicherknoten SNOD ist außerdem mit einem ersten Schalter SW1 und mit einem zweiten Schalter SW2 gekoppelt.
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Der erste Schalter SW1 ist zum Koppeln des Speicherknotens mit einem ersten Versorgungsspannungspegel DVDD in Reaktion auf die Signale L und H konfiguriert. Der zweite Schalter SW2 ist zum Verbinden des Speicherknotens SNOD mit einem zweiten Versorgungsspannungspegel DVSS in Reaktion auf die Signale L und H konfiguriert. Die Signale L und H sind Eingangssignale von den wie in 4 gezeigten vorhergehenden und nachfolgenden Speicherelementen. Der Speicherknoten SNOD ist außerdem mit den Gates des PMOS-Transistors P4 und des NMOS-Transistors N5 gekoppelt. Der PMOS-Transistor P4 und der NMOS-Transistor N5 bilden einen Inverter INV1, der zum Puffern und Invertieren des im Speicherknoten SNOD gespeicherten Signals dient. Der gespeicherte Inhalt des Speicherelements Si wird dann in Form eines digitalen Signals bei dem Ausgangssignal INH am Ausgang des Inverters INV1 bereitgestellt. Um das Speicherelement Si zu initialisieren, wird ein Signal INITB verwendet, das mit dem Steuer-Gate eines PMOS-Transistors P6 gekoppelt ist. Falls INITB tief ist, ist der Speicherknoten SNOD mit DVDD gekoppelt und wird auf den ersten Versorgungsspannungspegel DVDD gezogen.
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Das Speicherelement Si kann in zwei Betriebsarten konfiguriert werden. Eine erste Betriebsart kann als Analogbetriebsart bezeichnet werden. Die zweite Betriebsart kann als Digitalbetriebsart bezeichnet werden. Das Speicherelement Si ist in der Digitalbetriebsart, wenn entweder der Schalter SW2 oder der Schalter SW1 den Speicherknoten SNOD mit dem ersten Versorgungsspannungspegel DVDD oder mit dem zweiten Versorgungsspannungspegel DVSS koppelt. Dementsprechend kann der Spannungspegel am Knoten SNOD entweder DVSS oder DVDD sein. Dies kann anhand zweier unterschiedlicher digitaler Werte (hoch und tief) betrachtet werden. Falls allerdings weder der Schalter SW1 noch der Schalter SW2 geschlossen (verbunden) ist, kann der Spannungspegel bei dem Speicherknoten SNOD in Reaktion auf die Signale MH und ML geändert werden. Diese Signale werden von der zweiten Ladungspumpe CP2 empfangen. Falls z. B. das Eingangssignal H tief (unter dem Schwellenspannungspegel des Transistors P2) ist und das Signal MH ebenfalls tief ist, kann ein Strom von DVDD zu dem Speicherknoten SNOD fließen. Falls dagegen das Signal L hoch ist, kann ein Strom vom Speicherknoten SNOD zu dem zweiten Versorgungsspannungspegel DVSS fließen, falls das Signal ML ebenfalls über dem Schwellenspannungspegel von N2 liegt.
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Von dem nachfolgenden Speicherelement Si + 1 wird ein Signal H empfangen. Von dem vorhergehenden Speicherelement Si – 1 wird ein Signal L empfangen. Wie in dieser Figur gezeigt ist, ist das Signal INH das invertierte bei dem Speicherknoten SNOD gespeicherte Signal. Falls die Signale H und L beide auf dem tiefen Pegel (unter den Schwellenwerten der jeweiligen Transistoren, mit denen sie gekoppelt sind) sind, werden der PMOS-Transistor P2 und der PMOS-Transistor P3 freigegeben und werden der NMOS-Transistor N1 und der NMOS-Transistor N3 gesperrt. Dementsprechend wird der Kondensatoranschluss OUT auf den hohen Spannungspegel DVDD gezogen. Falls H und L beide auf dem hohen Pegel (über oder unter den jeweiligen Schwellenspannungspegeln der Transistoren) sind, wird der Kondensatoranschluss OUT oder der Speicherknoten SNOD auf den zweiten Versorgungsspannungspegel DVSS gezogen. Sobald die Spannung bei dem Spannungsknoten SNOD den Spannungspegel des mit dem PMOS-Transistor P5 und mit dem NMOS-Transistor N5 gebildeten Inverters INV1 übersteigt, ändert sich der Pegel bei dem Knoten INH, je nachdem, ob die Spannung bei dem Speicherknoten SNOD zunimmt oder abnimmt, von hoch auf tief oder von tief auf hoch.
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Falls die Signale H und L beide tief sind, wird der Kondensator innerhalb des Speicherelements auf den hohen Spannungspegel gezogen. Falls die Signale H und L tief und hoch sind, behält der Kondensator seine Spannung. Falls die Signale H und L auf dem hohen Pegel sind, wird die Kondensatorspannung auf den tiefen Pegel heruntergezogen. Zu Beginn (Einschalten, Initialisierung), werden alle Speicherelemente S1 bis SN auf den hohen Pegel initialisiert. Das heißt, dass der PMOS-Transistor P6, der mit dem Speicherknoten SNOD gekoppelt ist, keinen Strom liefert.
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Dementsprechend empfängt der VCO keinen Strom von der Verzögerungssteuerstufe DCONT. Somit oszilliert der VCO mit der niedrigsten Oszillationsfrequenz. Um der geforderten Frequenz und Phase des Bezugseingangstakts REFCLK zu entsprechen, geben der Phasenfrequenzdetektor PFD und nachfolgend die Ladungspumpe CP2 Signale aus, um die Frequenz des VCO zu erhöhen.
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Der Phasenfrequenzdetektor erzeugt bei dem Ausgangsknoten Impulse UP. In Reaktion auf diese UP-Impulse erzeugt die zweite Ladung von CP2 beim Knoten SHN eine Bezugsspannung. Dieser Knoten SHN ist mit dem Eingang FS der Verzögerungssteuerstufe verbunden.
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Das Speicherelement S1 ist mit ML verbunden und versucht, den Speicherknotenkondensator innerhalb des Speicherelements (nicht gezeigt) zu entladen. Die beiden Anschlüsse H und L der Speicherelemente S2 bis SN sind auf dem tiefen Pegel. Somit werden die jeweiligen Speicherkondensatoren in den Speicherelementen S2 bis SN durch die Transistoren P2 und P3 hochgezogen. Allerdings wechselt das Signal INH des Speicherelements S1 von tief auf hoch, sobald das beim Speicherknoten SNOD des Speicherelements S1 gespeicherte Signal unter die Schwellenspannung des Inverters INV1 fällt (der Schwellenspannungspegel des Inverters INV1 kann halb so groß wie der erste Versorgungsspannungspegel DVDD (DVDD/2) sein). Dieser Wechsel von tief auf hoch des Signals INH des Speicherelements S1 sperrt, dass der Speicherknoten SNOD im Speicherelement S2 auf den ersten Spannungspegel (hoch) gezogen wird, während der Transistor P3 ausgeschaltet wird. Als Folge werden die zwei Kondensatoren in S1 und S2 durch die Auf- und Ab-Impulse (die Signale UP und DN) beeinflusst, die von dem Phasenfrequenzdetektor PFD ausgegeben werden.
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Sobald der Spannungspegel am Knoten SNOD im Speicherelement S2 den Schwellenspannungspegel des Inverters INV1 des Speicherelements S2 übersteigt, wird das Speicherelement S3 aktiviert. Sobald das Speicherelement S3 aktiviert worden ist, empfängt das Eingangssignal H des Speicherelements S1 einen hohen Spannungspegel und werden die Transistoren N1 und N3 des Speicherelements S1 aktiviert. Nun wird der Spannungspegel beim Speicherknoten SNOD auf den zweiten Versorgungsspannungspegel DVSS (alle Masse) heruntergezogen. Das heißt, dass für die analoge Abstimmung immer zwei Speicherelemente aktiv sind und alle anderen Speicherelemente in der Digitalbetriebsart sind, d. h. in Reaktion auf die Werte ihrer Nachbarn hoch oder tief sind.
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6 zeigt einen vereinfachten Stromlaufplan einer Ladungspumpe für ein Speicherelement Si in Übereinstimmung mit einer Ausführungsform der Erfindung. 6 zeigt eine mögliche Realisierung der in 2 gezeigten Ladungspumpe CP2. Die von dem Phasenfrequenzdetektor PFD empfangenen Eingangssignale UP und DN sind mit den Gates der NMOS-Transistoren N3 bzw. N4 verbunden. Diese Transistoren wirken als Schalter. Der PMOS-Transistor P1 und der NMOS-Transistor N2 bilden über die Signale SHN und LNG und innerhalb der Speicherelemente mit dem PMOS-Transistor P1 und mit dem NMOS-Transistor N2 zwei Stromspiegel. Die PMOS-Transistoren P1 und P2 und die NMOS-Transistoren N3 und N4 sowie die NMOS-Transistoren N1 und N2 sind angepasst und sollten genau dasselbe Verhältnis der Breite zur Länge und andere Eigenschaften besitzen. Das heißt, dass der Strom über die zwei Zweige derselbe ist. Die Stufen SR1 und SR2 bestehen aus einer Reihe von Widerständen, was in Bezug auf 8 ausführlicher erläutert wird. Die Stufen SR1 und SR2 dienen zum Einstellen der Ströme über die Zweige, um Prozess-, Temperatur- und Spannungsschwankungen zu kompensieren (PVT-Kompensation).
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7 zeigt einen vereinfachten Stromlaufplan einer Ausführungsform der in 2 gezeigten ersten Ladungspumpe CP1. Die Ladungspumpe empfängt ebenfalls die Auf- und Ab-Signale (DOWN, UP, UPB und DOWNB) von dem Phasenfrequenzdetektor. Außerdem gibt es eine Stufe SR1 ähnlich den in 6 gezeigten Stufen SR1 und SR2. Diese Stufe SR2 wird zum Definieren des Stroms über den NMOS-Transistor N1 verwendet. Der Strom über den NMOS-Transistor N1 wird zu den NMOS-Transistoren N2 und N3 gespiegelt. Die Widerstände R1 und R2 bilden einen Spannungsteiler, der den halben Versorgungsspannungspegel AVDD erzeugt. Falls das Signal DOWN von tief auf hoch wechselt, beginnt der PMOS-Transistor P1, den Strom zum PMOS-Transistor P4 zu spiegeln, der den Strom wiederum dem Knoten ICH zuführt. Wie in 2 gezeigt ist, ist eine Kapazität mit dem Knoten ICH gekoppelt. Falls das Signal UP hoch wird, wird der NMOS-Transistor N7 eingeschaltet und zieht den Strom vom Knoten ICH. Im normalen Betrieb der Phasenregelschleife wird von dem Phasenfrequenzdetektor eine Folge von Auf- und Ab-Impulsen erzeugt, die daraufhin Strom von dem mit ICH verbundenen Kondensator zuführen oder von ihm ziehen. Dies erzeugt wiederum für jeden Auf- oder Ab-Impuls einen Spannungssprung oder Spannungsabfall. Falls dagegen keine Auf- oder Ab-Impulse vorhanden sind, zieht der Widerstandsteiler R1, R2 den Spannungspegel bei ICH auf AVDD/2.
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8 zeigt einen vereinfachten Stromlaufplan der Stufen SR1 und SR2. Eine Anzahl von Widerständen R1 bis RN sind in Reihe geschaltet. Jeder Widerstand R1 bis RN ist durch einen entsprechenden NMOS-Transistor NMOS1 bis NMOSN gekoppelt. Der Widerstand der Reihen von Widerständen und NMOS-Transistoren wird durch Einschalten der NMOS-Transistoren NMOS1 bis NMOSN verringert. Der Widerstand ist maximal, falls keiner der Transistoren eingeschaltet ist, und minimal, falls alle Transistoren eingeschaltet sind. Dies kann verwendet werden, um einen Strom für die Kompensation von Prozess-, Temperatur- oder Versorgungsspannungsschwankungen einzustellen.
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Obgleich die Erfindung oben in Bezug auf spezifische Ausführungsformen beschrieben worden ist, ist sie nicht auf diese Ausführungsformen beschränkt, wobei dem Fachmann zweifellos weitere Alternativen, die im Umfang der wie beanspruchten Erfindung liegen, einfallen.
