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Die
vorliegende Erfindung beansprucht die Vorteile der vorläufigen US-Patentanmeldung 60/323,249,
die am 18. September 2001 angemeldet worden ist.
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Hintergrund
der Erfindung
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Die
Erfindung bezieht sich auf Spannungsgesteuerte Oszillatorschaltkreise
(VCO) und im speziellen mit Spannungsgesteuerten Oszillatorschaltkreisen,
die programmierbar sind, um in einer von mehreren Frequenzbereichen über ein
weites Band von derartigen Frequenzbereichen betrieben werden zu
können.
Der fasenstarre Schleifenschaltkreis (PLL) wird häufig verwendet,
um das Abfragen von Daten von einem Signal, das auch in seiner Frequenz oder
Fase variiert werden kann, zu unterstützen.
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Der
PLL-Schaltkreis wird verhältnismäßig häufig als
Hauptverwendungsschaltkreis verwendet, wie etwa bei programmierbaren
Logikvorrichtungen (PLD -Programmable Logic Device), die dafür verwendet
werden, um die Signalgebung an jede Frequenz in ihrer Bandbreite
und -weite von Frequenzen zu unterstützen. (Als Beispiel für den Einsatzzweck von
PLDs in PLLs siehe Aung et al.
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U.S.
Patentanmeldung Nr. 09/805,843, angemeldet am 13. März 2001).
Die Anforderungen an die Bandbreite von Frequenzen mit der ein PLL
betrieben werden kann, steigen fortlaufend an, insbesondere am oberen
Ende (beispielsweise in der Hochfrequenz) gleichzeitig sinkt die
Energieleistung der Spannung für
integrierte Schaltkreise, was es zunehmend schwieriger macht, die
Bandbreite der PLL Schaltkreise, die betrieben werden können, zu
erweitern.
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Die
EP A 0987822 offenbart einen PLL Schaltkreis der Oszillationsunterbrechungen
der Spannungssteuerung des Oszillators erkennt und durch einen Ringoszillator
gegliedert ist, indem eine Mehrzahl von unterschiedlichen Verstärkern in
eine Ringform geschaltet sind. Eine Vielzahl von Steuerungsmitteln
der Oszillation ist so angeordnet, dass sie die betreffenden Eingaben
der unterschiedlichen Verstärker,
dass sie den Ringoszillator in einen schwingenden Zustand versetzen,
sobald der Spannungssteuerungsoszillator unterbricht.
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Offenbarung
der Erfindung
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Eine
regelbare Verzögerungszelle
bestehend aus: einer Vielzahl von Lastwiderstandstransistoren, die
parallel miteinander verknüpft
werden können;
einer Vielzahl von Eingangsruhestromtransistoren, die parallel miteinander
verknüpft
werden können
sind; einem ersten Umschalttransistor, der in Serien geschaltet
ist, zwischen der Vielzahl der ersten Lastwiderstandstransistoren
und der Vielzahl der Eingangsruhestromtransistoren, ferner umfassend: einen
ersten Umschaltkreis, der auswählbar
ist und verbindbar mit wenigstens einem der ersten Lastwiderstandstransistoren,
die parallel geschaltet sind, mit wenigstens einem der Lastwiderstandstransistoren,
wobei entweder ein steuerbares erstes ausschaltendes Kontrollsignal
oder ein erstes einschaltendes Kontroll signal mit wenigstens einem
der ersten Lastwiderstandstransistoren geschaltet ist und das erste
einschaltende Kontrollsignal auch dafür verwendet wird, um wenigstens
einem der ersten Lastwiderstandstransistoren zu steuern; und ein zweiter
Umschaltkreislauf, der auswählbar
ist, und wenigstens einen der Eingangsruhestromtransistoren, die
parallel geschaltet sind, mit wenigstens einem der anderen Eingangsruhestromtransistoren verbindet.
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Demnach
ermöglicht
es der Umschaltkreislauf einer Anzahl von Lastwiderstandstransistoren, die
tatsächlich
parallel betrieben werden, diese auszusuchen und der zweite Umschaltkreislauf
ermöglicht
es ebenso, eine Anzahl von Eingangsruhestromtransistoren, die tatsächlich parallel
zu den in ähnlicher
Weise ausgesuchten Transistoren betrieben werden. Diese Fähigkeit
zur grundsätzlichen
Rekonfiguration der Verzögerungszelle
erlaubt es, die Betriebsbandbreite (beispielsweise die Zeitverzögerungscharakteristik)
der Verzögerungszelle
erheblich zu erweitern. Ein VCO-Schaltkreis kann eine Vielzahl von
derartigen Verzögerungszellen
umfassen, die in einer geschlossenen Schleifenserie miteinander
verbunden sind. Die erweiterten Betriebsbandbreiten der Verzögerungszellen
vergrößern in ähnlicher
Weise die verwendbaren Frequenzbandbreiten einer VCO, wenn diese
aus derartigen Zellen bestehen. Das gleiche gilt für die Betriebsbandbreite
eines PLL-Schaltkreises, der einen derartigen VCO-Schaltkreis umfasst.
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Die
Verzögerungszellen
können
unterschiedlich bezüglich
ihrer Konstruktion und ihrer Betriebsweise sein.
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Weitere
Funktionen der Erfindung, ihre Beschaffenheit, Eigenschaften und
mannigfaltige Vorteile werden durch die begleitenden Zeichnungen und
die folgende detaillierte Beschreibung ersichtlich.
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Kurzbeschreibung
der Zeichnungen
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1 ist
ein vereinfachtes schematisches Blockdiagramm zur Veranschaulichung
eines konventionellen Phasengeblockten Schleifenschaltkreises.
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2 ist
ein vereinfachtes schematisches Blockdiagramm zur Veranschaulichung
eines konventionellen Spannungsgesteuerten Oszillator (VCO) Schaltkreises,
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3 ist
ein vereinfachtes schematisches Diagramm zur Veranschaulichung eines
konventionellen Differentialverzögerungszellenschaltkreises.
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4 ist
ein vereinfachtes schematisches Blockdiagramm eines vereinfachten
programmierbaren Differentialverzögerungszellenschaltkreises
gemäß der Erfindung.
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5 ist
ein vereinfachtes schematisches Blockdiagramm veranschaulicht eine
Ausführungsform
bezeichnend für
einen Teil der Erfindung, wie er in 4 dargestellt
ist.
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6A ist
ein vereinfachtes, veranschaulichtes Ausführungsdiagrammm eines Schaltkreises, das
hilfreich gewisse Aspekte der vorliegenden Erfindung erklären hilft.
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6B ist
gleich der 6A mit dem Unterschied, dass
es den erweiterten Bandbreitenbereich des Arbeitsvorgangs veranschaulicht,
der in Übereinstimmung
mit der vorliegenden Erfindung erreichbar ist.
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7A und 7B sind
bezüglich
der 6A und 6B gleich,
betreffen aber andere Aspekte der vorliegenden Erfindung.
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8 ist
ein vereinfachtes schematisches Blockdiagramm, das ein System veranschaulicht, welches
ein PLD, das einen PLL-Schaltkreis umfasst und ein VCO aufweist
und ein Verzögerungszelle,
die in Übereinstimmung
mit der Erfindung stehen, einsetzen.
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Genaue Beschreibung
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In
den veranschaulichten konventionellen PLL – Schaltkreis 10,
wie er in 1 dargestellt ist, Phase/Frequenzdetektor
auf (PFD) Schaltkreis 20 empfängt ein Eingangssignal über die
Eingangsader 8. Signal 8 ist ein Zeitwechselndes
Signal so wie ein binäres
Digitalsignal, das Datenvertreter durch unterschiedliche Spannungsebenen
und/oder durch Spannungsebenen Übertragungen
befördert.
Der PFD 20 vergleicht die Phase und die Frequenz von dem
Signal 8 mit der Phase und der Frequenz von einem Signal,
das zurückgeführt wird
zu dem PFD 20 von dem VCO 30 über den Anschluss 32.
Basierend auf diesem Vergleich, erzeugt der PFD 20 ein
oder mehrere Ausgangssignale 22 zur Steuerung des VCO 30,
um die Phase und die Frequenz des Signals 32 mehr zusammenzurücken und
die Phase und die Frequenz des Signals 8 zu verknüpfen. Beispielsweise
kann das Signal 8 ein CDR (Clock Data Recovery) Datensignal
sein und das PLL 10 kann so betrieben werden, dass es Uhrensignal
wiederherstellt und zur Verfügung
stellt, das von dem CDR -Datensignal stammt. (Das wiederhergestellte
Uhrensignal kann das Signal 32 oder ein Signal sein, synchronisiert
mit aber Phasen verschoben in Phase relativ zu dem Signal 32 sein,
gemäß der Anmeldung).
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Wenn
der PFD 20 merkt, dass das Signal 32 zu tief in
der Frequenz ist oder verzögert
in der Phase relativ zu dem Signal 8 ist, erzeugt der PFD 20 ein Ausgangssignal
oder Signale 22 zur Erhöhung
der Frequenz des VCO 30. Wahlweise kann es vorgesehen,
dass sobald der PFD 20 erkennt, dass das Signal 30 zu
hoch in der Frequenz ist oder erweitert in der Phase relativ zu
dem Signal 8 dann erzeugt der PFD 20 ein Ausgangssignal
oder Signale 22, um die Frequenz des VCO 30 zu
reduzieren.
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Ein
erklärender
Aufbau von der VCO 30 ist in der 2 dargestellt.
In dieser Ausführungsform
umfasst das VCO eine Vielzahl von unterschiedlichen Verzögerungszellen 40,
die in geschlossenen Schleifenserien verbunden sind. Jede Verzögerungszelle 40 erzeugt Übergänge in ihren
unterschiedlichen Ausgangssignalen, eine Zeitverzögerungsintervall nach
dem Empfang der Übergänge in den
unterschiedlichen Signalen wird hiervon wird in den geschlossenen
Schleifenserien der vorangegangenen Verzögerungszellen hiervon angewandt.
Das Zeitverzögerungsintervall
einer jeden Verzögerungszelle 40 ist
variabel um wenigstens ein paar Grad. Die Variationsbreite wird
gesteuert durch das/die Ausgangssignal(e) 22 des PFD 20, 1.
Die Frequenz der Oszillation des VCO 30 umgekehrt proportional
zu der Zeitverzögerungszelle 40.
Damit für
die PLL 10 es möglich
ist an jede Frequenz in einem weiten Bandbereich von Frequenzen
sich einzuhaken, muss der VCO 30 über eine große korrespondierende
Bandbreite von oszillierenden Frequenzen aufweisen. Das bedeutet,
dass die Verzögerungszellen 40 eine
große
Bandbreite von möglichen
Verzögerungszeitintervallen
umfassen muss.
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Eine
erläuternde
Ausführung
von einer bezeichnenden Verzögerungszelle
ist im Detail in 3 dargestellt. Obwohl 3 eine
Verzögerungszelle mit
PMOSFETs darstellt, die mit RL1 und RL2 Widerständen ausgestatte ist und NMOSFETs
als Eingangstransistoren SW1/SW2 und Stromspiegelschaltkreis IBIAS
umfasst, wird davon ausgegangen, dass es verstanden wird, dass ein
vergleichbarer Arbeitsvorgang mit NMOSFETs erreicht werden kann,
die als Belastungswiderstände
ausgebildet sind und mit PMOSFETs als Eingangstransistoren und Stromspiegelschaltkreise
ausgebildet sind.
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In
dem Schaltkreis, der in 1 dargestellt ist, sind der
RCONT und der VCONT Kontrollsignale von dem PFD 20 (1).
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Die
Signale VIN– und
VIN+ sind unterschiedliche Eingangssignale von der vorhergehenden
Verzögerungszelle 40 in
der geschlossenen Schleifenserie (siehe 2). Die
Signale VO– und
VO+ sind unterschiedliche Ausgangssignale zu der nächsten Verzögerungszelle 40 in
der geschlossenen Schleifenserie (siehe 2 noch einmal).
Die Zeitverzögerung
von der Verzögerungszelle 40 ist
proportional zu dem Belastungswiderstand der Widerstände RL1 und
RL2. Um eine weite Frequenzbandbreite der Belastungswiderstände RL1
und RL2 zu erreichen, sind diese Widerstände mit dem RCONT variiert
und haben so eine weite Widerstandsbandbreite. Auch der Reststrom
IBIAS wird mit dem VCONT gesteuert und weist eine weite Strombandbreite
auf. Der Reststrom IBIAS ist verantwortlich dafür, dass die Ausgangsspannung
konstant schwingend als Belastungswiderstandswechsel gehalten wird.
Gewöhnlicherweise wird
um die Frequenz zu erhöhen
der RCONT erniedrigt, wobei die sog. Gatesource Vorspannung ansteigt,
dadurch der Reststrom IBIAS ansteigt. Am Maximum RL1 und RL2 startet
die Lastwiderstandssteuerungsspannung RCONT bei VDD– (VSW + [VTP])
und kann herabgesetzt werden bis annäherungsweise VSS + VDS (angenommen,
dass das Basisstromspielen für
die Vorspannung verwendet wird), wobei am Punkt RL1 und RL2 ein
Minimum entsteht.
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VSW
ist die Maximumschaltspannung oder VDD – VO, wenn VO an seinem Minimum
ist. Die Stromspiegelungskontrollspannung beginnt bei VGS, die für den Minimumstrom
benötigt
wird, und kann erhöht
werden bis annäherungswei se
VDD – VSD
(angenommen, dass die Basisstromspiegelung für die Vorspannung verwendet
wird), wobei am Punkt IBIAS sich an seinem Maximum befindet.
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Für beide
Steuerungsspannungen (beispielsweise für beide RCONT und VCONT Leistungsunterstützungen
VDD werden als begrenzende Faktoren für das Ansteigen der Frequenz
verwendet wird). Höhere
Bandbreiten können
erreicht werden mit einer höheren
Leistungsunterstützung.
Unglücklicherweise
für zukünftige integrierte
Schaltkreise in Leistungsunterstützungen
sind im Sinken begriffen. Das erzeugt Anforderungen für unterschiedliche
Designansätze.
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In
Multifunktionsintegrierten Schaltkreisen, wie bei den PLDs, ist
es notwendig die PLLs so zu gestalten, um diese für die verschiedenen
Hochgeschwindigkeits I/O Standards mit den Breitbandfrequenzarbeitsvorgängen zu
betreiben. Wie auch immer, seit dem die Netzanschlüssen immer
mehr verkleinert wurden, führte
das zu einer extrem großen Herausforderung.
Das Konzept der programmierbaren Verzögerungszellen, so wie sie in
der vorliegenden Erfindung vorgeschlagen wird (siehe hierzu beispielsweise 4)
löst das
Problem der Anforderung Breitbandfrequenzarbeitsvorgänge in mehrfach
funktionsintegrierten Schaltkreisen für derartige Anwendungen wie
der Hochgeschwindigkeitskommunikation zu bewältigen.
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Die
in 4 in Übereinstimmung
mit der vorliegenden Erfindung dargestellte Verzögerungszelle 40 arbeitet
nach den gleichen Prinzipien wie bei herkömmlichen Verzögerungszellen,
wobei hier die zusätzliche
Möglichkeit
besteht, eine Anzahl von auswählbaren
zusätzlichen
Transistoren parallel mit der Verzögerungsvorrichtung einzuschalten.
So kann beispielsweise der Lastwiderstand RL1 in der 3 ersetzt
werden, wie in der 4 durch eine Vielzahl von Lastwiderständen RL1a,
RL1b, ..., RL1n parallel (von der Quelle bis zur Ableitung) untereinander
verbunden sind. Gleichermaßen
ist der Lastwiderstand RL2 durch eine Vielzahl von Lastwiderständen RL2a, RL2b,
..., RL2n ersetzt worden, die parallel (von der Quelle bis zur Ableitung)
jeweils miteinander verbunden sind. Der IBIAS – Transistor ICONT ist in der
gleichen Art und Weise ersetzt worden und zwar durch eine Vielzahl
von Transistoren ICONTa, ICONTb, ..., ICONTn, die untereinander
(von der Quelle bis zur Ableitung) parallel untereinander verbunden
sind. In jedem Fall ist der a-Transistor (beispielsweise RL1a, RL2a
und ICONTa) die Verzugsvorrichtung oder Transistor.
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Jeder
Transistor (zu unterscheiden von dem Verzögerungstranistor) in jeder
Gruppe von parallel geschalteten Transistoren wird eingeschaltet/ausgeschaltet über einen
Multiplexer, der durch einen anderen angebundenen Schaltkreis gesteuert
wird. Der RL1b und RL2b wird beispielsweise hintereinander durch
das Ausgangssignal des Multiplexer 110b gesteuert. Dieser
Multiplexer ist jederzeit steuerbar durch den Ausgang des VDD (welcher
die Transistoren RL1b und RL2b ausschaltet) oder den RCONT (welcher
dafür verantwortlich
ist, dass der RL1b und RL2b genau das gleiche Kontrollsignal wie
RL1a und RL2a erhalten) die letzten Bedingungen des Multiplexer 110 begründen, dass
der RL1a und der RL1b parallel miteinander betrieben werden und
in ähnlicher Weise
der Grund dafür
sind, dass RL2a und RL2b ebenfalls miteinander betrieben werden.
Andere Multiplexer in der Gruppe 110b bis 110n arbeiten
in ähnlicher
Weise, um es anderen Transistoren in den Gruppen RL1b bis RL1n und
RL2b bis RL2n es zu ermöglichen,
selektiv in den parallelen Arbeitsvorgang mit den Verzögerungstransistoren
RL1a und RL2a eingezogen zu werden.
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Die
Multiplexer 120b bis 120n ermöglichen es in gleicher Weise
jede beliebige auswählbare
Anzahl von zusätzlichen
Transistoren ICONTb bis ICONTn in den parallelen Arbeitsvorgang
mit den Verzögerungstransistor
ICONTa einbezogen zu werden. Der Multiplexer 120b ist beispielsweise
steuerbar um jederzeit den VSS oder den VCONT zu der Basis des Transistors
ICONTb zu schalten. Das Schalten des VSS deaktiviert den Transistor
ICONTb. Andererseits das Schalten des VCONT ermöglicht es dem Transistor ICONTb
in der gleichen Weise zu arbeiten, wie dem Transistor ICONTa.
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Das
Ausführungsbeispiel,
das veranschaulicht in der 4 dargestellt
ist, zeigt jeden der Multiplexer 110/120, die
programmierbar steuerbar durch eine verbundene programmierbare Speicherzelle 112/122 sind.
Der Multiplexer 110 ist beispielsweise jederzeit steuerbar über den
Ausgang des VDD oder des RCONT durch den Programmierungsstatus der Speicherzelle 122b.
Speicherzellen wie 112/122 werden bisweilen alternativ
auch als funktionsgesteuerte Elemente (Function Controll Elements
FCEs) bezeichnet.
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Als
eine Alternative zu den programmierten (und aus diesem Grund für gewöhnlich relativ
statisch) gesteuerten Multiplexern 110/120 können derartige
Vorrichtungen stattdessen durch einen anderen Typus von Signalen
gesteuert werden, die eine größere Dynamik
aufweisen. Ein Beispiel für
eine derartige dynamische Steuerung von Signalen kann durch die
PFD 20 (1) erfolgen, oder von einem Logistikschaltkreis
irgendwo auf einer PLD der den Schaltkreis gemäß dieser Erfindung umfasst. 5 zeigt
einen veranschaulichten Schaltkreis, der es ermöglicht, einen typischen Multiplexer 110/120 zu steuern
und zwar jederzeit entweder statisch oder dynamisch. Der Multiplexer 110/120 in
der 5 wird durch das Ausgangssignal des Multiplexers 130 gesteuert.
Der Multiplexer 130 wird durch das Ausgangssignal des FCE 132 gesteuert
und erhält
ein Ausgangssignal, das jederzeit zwei andere Eingangssignale verarbeitet,
welches es erhält.
Diese beiden anderen Eingangssignale sind so genannte dynamische
Steuerungssignale und das Ausgangssignal von FCE 134. Der
Multiplexer 130 leitet das Ausgangssignal von dem FCE 134 zu
dem Multiplexer 110/120. Dann kann der Multiplexer 110/120 jederzeit
den Ausgang eines oder des anderen von diesen zwei Kontrollsignaleingängen in
Abhängigkeit
von dem programmierten Status der FCE 134 steuern. Auf
der anderen Seite ist wenn der Multiplexer 130 durch den
FCE 132 gesteuert wird, die Weiterleitung des dynamischen
Steuerungssignals zu dem Multiplexer 110/120 so
gesteuert, dass der Multiplexer 110/120 durch
den Ausgang eines oder des anderen der zwei Nichtsteuerungseingangssignale
gesteuert wird und zwar zu unterschiedlichen Zeiten, die abhängig sind
von den augenblicklichen Logistikstatus des dynamischen Steuerungssignals.
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Schaltkreiselementen
wie 110, 120 und 130 werden zeitweilig
als programmierbare Logistikverbinder (Programmable Logic Connectors
PLCs) bezeichnet und diese PLC-Terminologie
wird verwendet ohne zu berücksichtigen,
ob der Schaltkreis als programmierbar oder dynamisch gesteuert bezeichnet wird.
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Bezug
nehmend auf 4 weisen alle Arbeitsvorgänge der
veranschaulichten programmierbaren unterschiedlichen Verzögerungszellen 40 (beispielsweise
weiten von a bis n) die gleichen Arbeitsvorgangsbeschränkungen
an den RCONT und den VCONT auf, wie sie bei den herkömmlichen
Verzögerungszellen
vorkommen. Nichts desto weniger können wesentlich höhere Frequenzen
erreicht werden, indem man die optionalen Vorrichtungen (Weiten
von b bis n) einschaltet. Dies verursacht die Reduzierung des Lastwiderstandes,
der wiederum reduziert die Zeit der Verzögerungszelle, wie sie vorangehend
beschrieben worden ist. Zusätzliche
Transistoren vor dem augenblicklichen Hintergrund stellen einen
größeren Reststrom
IBIAS zur Verfügung,
der dadurch eine größere Ausgangsspitze
aufrechterhält,
während
zusätzliche
Lastwidertransistoren mehr Widerstände in Parallelschaltung die
Anzahl der Lastwiderstände
reduziert.
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In
der programmierbaren Verzögerungszelle wird
der Lastwiderstand RL zu einer parallelen Kombination aus mehrfachen
Lastwiderständen
gemäß dem Gleichgewicht
1/RL = 1/RLa + 1/RLb + ... + 1/RLn. Sobald alle Widerstände gleich
sind und den Wert von R aufweisen, dann ist der absolute Widerstand
einfach R/n, was zeigt, dass der Lastwiderstand abnehmen wird, und
zwar mehr als optionale Transistoren einschaltbar sind. Sobald alle
Widerstände
nicht gleich sind, wird der absolute Widerstand eine beliebige Anzahl
von Widerständen
in Parallelschaltung immer kleiner sein als der kleinste Widerstand
in Kombination.
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Die 6A und 7A veranschaulichen die
relative Beschränktheit
in der Betriebsbandbreite einer herkömmlichen Verzögerungszelle
von dem Typ, wie er in der 3 dargestellt
ist. 6A zeigt, dass in der herkömmlichen Lastzelle die erzielbare Lastwiderstandsweite
durch die Spannungsversorgung eingeschränkt ist. Vergleichbares ist
in der 7A dargestellt. In der traditionellen
Lastzelle ist die Restspannungsweite limitiert durch einen Spannungsanschluss.
Im Gegensatz dazu veranschaulichen die 6B und 7B,
dass eine größere Betriebsbandbreite
durch die programmierbare Verzögerungszelle
gemäß dieser
Erfindung (wie sie beispielsweise in der 4 dargestellt
ist) ermöglicht.
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6B zeigt,
dass in der programmierbaren Verzögerungszelle (beispielsweise
40) der zu erreichende Lastwiderstandsweite im Wesentlichen nur durch
eine Anzahl von Transistoren, die parallel geschaltet sind, wofür der Gestalter
dieses Schaltkreises verantwortlich zeigt, eingeschränkt ist. 7B veranschaulicht
in der gleichen weise, dass die zu erreichende Restspannungsbandbreite
in der programmierbaren Verzögerungszelle
wie bei 40' ist.
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Um
kurz die oben erwähnten
Punkte zu rekapitulieren, wird folgende Anmerkung eingefügt. Die Betriebsreichweite,
wie sie in einer dynamischen VCO Differentialverzögerungszelle
benötigt
wird, ist ein direktes Ergebnis von konstant sich ausbreitenden
Eigenschaften von Vorrichtungen, wie den PLDs (beispielsweise die
Notwendigkeit um Vorgänge
in multiplen Hochgeschwindigkeitsserienkommunikationsstandards zu
betreiben). Um Standards wie Gigabit Ethernet, Infiniband und Xaui
mit älteren
SONET Standards mit einzubeziehen, weisen die Hochgeschwindigkeits – PLLs eine
Vergrößerung ihrer
Betriebsbandbreiten von ein paar Hundert Megahertz zu 1 bis 2 GHz
auf. Das sind Größenordnungen,
die das voranschreiten der Reduzierung im integrierten Schaltkreisspannungsversorgungsanschlüssen immer
schwieriger oder beinahe unmöglich
macht PLLs mit einer Bandbreite zu gestalten, wie sie in der herkömmlichen
Art und Weise ausgeführt
worden sind. Der hier gezeigte und beschriebene programmierbare
Ansatz ermöglicht
eine Lösung,
die insbesondere nützlich
für die
Hersteller von PLDs ist. Die Bandbreite der PLL einschließlich der
programmierbaren VCO Verzögerungszellen
kann erweitert werden bis zu ihren physikalischen Prozessgrenzen.
Wie auch immer mit diesen Vorgangsgrenzen ist die Bandbreite nicht länger durch
den Spannungsanschluss beschränkt, viel
mehr nur noch durch die gestaltenden Ingenieure. 8 stellt
eine programmierbare Logikvorrichtung (PLD) 14 dar (einschließlich PLL 10 und
die programmierbare Logistik 12) in einem Datenverarbeitenden
System 202. Die PLL 10 mag wie die PLL 10 in 1 sein,
ausgenommen, dass sie die VCO 30 der Verzögerungszellen
umfasst, wie sie in Übereinstimmung
mit der Erfindung vorgesehen ist (beispielsweise die Verzögerungszellen 40', wie sie in 4 dargestellt
sind). Die programmierbare Logik 12 kann konventionell
sein und kann Gebrauch von den Signal (n) des Ausgangs der PLL 10 machen und/oder
Signale erzeugen zur Steuerung gewisser Aspekte, die die Betriebsart
der PLL 10 betreffen (beispielsweise Steuerung der PLCs 110 und/oder 120 wie
in 4 dargestellt). Das Daten verarbeitende System 202 kann
ebenfalls ein oder mehrere der folgenden Komponenten umfassen: einen
Prozessor 204; einen Speicher 206, I/O Schaltkreis 208;
und eine periphere Vorrichtung 210. Diese Komponenten sind
untereinander durch einen Systembus 220 verbunden und auf
einer Schalterplatine 230 befestigt, dass in einem Endverbrauchersystem 240 angeordnet
ist.
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Das
System 202 kann in einer großen Vielfalt von Anwendungsmöglichkeiten
verwendet werden, wie beispielsweise als Computer als Netzwerkverarbeitendes
System als Datennetzwerk als Instrumentierung, Videoverarbeitung,
Digitalsignalverarbeitung oder jede andere Anwendung, wo es von
Vorteil ist, die programmierbaren oder wieder programmierbaren Logikverfahren
von Vorteil und deshalb wünschenswert
sind. Die programmierbare Logikvorrichtung 14 kann verwendet
werden zur Erzeugung von einer Vielfalt von unterschiedlichen Logikfunktionen. Die
programmierbare Logikvorrichtung 14 kann beispielsweise
so konfiguriert werden, dass ein Prozessor oder Steuerungsüberwacher
in Kooperation mit dem Prozessor 204 arbeiten kann. Die
programmierbare Logikvorrichtung 14 kann ebenfalls dazu
verwendet werden, um als Weichengeber zum Weichenstellen von Zugängen in
von mehreren Personen zu verwendenden System 202. In noch
einem anderen Beispiel kann die programmierbare Logikvorrichtung 14 so
konfiguriert sein, dass sie als Interface zwischen dem Prozessor 204 und
einer anderen Komponente in dem System 202 fungiert. Es
sollte darauf hingewiesen werden, dass das System 202 nur
exemplarisch beschrieben ist und dass die tatsächliche Reichweite und die
Ideenvielfalt dieser Erfindung durch die nachfolgenden Ansprüche angezeigt
werden.
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Verschiedene
Technologien können
verwendet werden, um die programmierbare Logikvorrichtung 14 in Übereinstimmung
mit dieser Erfindung zu implementieren. Genauso gut wie die verschiedenen Komponenten
dieser Vorrichtungen (beispielsweise die oben beschriebenen PLL
und die programmierbaren Logikschaltkreise 10 und 12 und
Schaltkreiselemente wie die PLCs und die FCEs, die darin verwendet
werden können).
Beispielsweise können
die jede PLC relativ einfach programmiert werden und miteinander
verbunden werden durch einen Schalter oder durch ein Vielfaches
von Umschaltvorgängen um
das Verbinden eines jeden der unterschiedlichen Eingangs- und Ausgangssignale
zu ermöglichen.
Alternativ hierzu kann jeder PLC ein bisschen komplexe Elemente
beinhalten, die geeignet sind, logisch (beispielsweise durch logische
Kombination von unterschiedlichen Eingangssignalen) zu arbeiten,
genauso wie das Herstellen von Verbindungen. Im letzteren Fall (beispielsweise
kann jeder PLC eine Produkttermlogik erzeugen, was die Funktionen
AND, NAND, OR oder NOR erzeugt. Beispiele für Komponenten die passende
für die
Implementierung in PLCs sind EPROMs, EEPROMs, Durchgangstransistoren, Übertragungsanschlüsse, Gegensicherung, Lasersicherung,
optionale Metallverbindungen, usw. Soweit es erwähnt worden ist, können die
verschiedenen Komponenten der PLCs durch verschiedene programmierbare
Steuerungselemente für
die Funktionssteuerung (FCEs) gesteuert werden. Mit einer gewissen
PLC Implementierung (beispielsweise Sicherungen und Metalloptionale
Verbindungen) werden separierte FCE – Vorrichtungen nicht benötigt.
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Die
FCEs können
ebenfalls in jede andere verschiedenartigen und unterschiedlichen
Wegen implementiert sein. Beispielsweise können die FCEs SRAMs, DRAMs
sein, first-in – first-out
(FIFO) Speicher, EPROMs, EEPROMs und Funktionssteuerungsregister
(beispielsweise wie in dem Wahlstrom Patent U.S. 3,473,160 sein),
ferroelektrische Speichermedien, Sicherungen, Gegensicherungen oder dergleichen
sein. Von den verschiedenen Beispielen, die oben erwähnt worden
sind, wird ersichtlich, dass diese Erfindung für beide, nämlich der Einmalprogrammierung
und der wieder programmierbaren Vorrichtungen, Anwendung finden
kann.
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Es
ist selbstverständlich,
dass das dargestellte Vorgehen nur eine bildliche Darstellung der möglichen
Prinzipien dieser Erfindung sein kann und dass die verschiedenen
Modifikationen vorgenommen werden kann durch Personen, die mit dem Stand
der Technik vertraut sind, um sich von dem Ideenhintergrund und
der Reichweite der vorliegenden Erfindung zu entfernen. Die 4 beispielsweise
beinhaltet bildhaft auch, dass die Quellen für die PLCs 110 auf
der einen Seite und die PLCs 120 auf der anderen Seite
getrennt sind, gemeinsam oder geteilt gesteuert werden, wenn dies
gewünscht
wird. Eine derartige gemeinsame oder geteilte Steuerung würde im Allgemeinen
bedeuten, dass dieselbe Steuerung für die PLCs 110b und 120b verwendet
wird, dass dieselbe Steuerung für
die PLCs 110c und 120c usw. verwendet wird. Als
ein weiteres Beispiel für
die Veränderungen,
die innerhalb der Reichweite dieser Erfindung liegen, ist die Anzahl
von den parallel geschalteten Transistoren, jede Anzahl der parallel
geschalteten Transistoren kann in jeder Gruppe RL1a-n, RL2a-n und
ICONTa-n enthalten sein. Ebenfalls sind die Differentialverzögerungszellen
grundsätzlich
bevorzugt. Die Erfindung kann auch für Nichtdifferentialverzögerungszellen
angewendet werden. Ein Beispiel für eine derartige Nichtdifferentialverzögerungszelle
besteht darin, dass diese nur ein Schalttransistor SW1 oder SW2
umfasst und nur einen Satz von Lastwiderständen, Transistoren RL1a-n oder
RL2a-n. Ein anderer Gesichtspunkt einer derartigen Nichtdifferentialverzögerungszelle kann
erzeugt werden, wie es in dem Beispiel nach 4 dargestellt
ist.