CN102075183A - 一种全集成自偏置快速锁定的锁相环频率综合器 - Google Patents

Abstract

本发明公开了一种全集成自偏置快速锁定的锁相环频率综合器，包括：一鉴频鉴相器，该鉴频鉴相器输出控制信号up和dn；一第一电荷泵和一第二电荷泵，输入端接鉴频鉴相器的输出控制信号up和dn；一内偏置电路，输入端接第二电荷泵的输出端，输出端接压控振荡器；一压控振荡器，输入端接第一电荷泵的输出端和内偏置电路的输出端，输出端接分频器；一分频器，输入端接压控振荡器的输出端，分频器的输出端反馈到鉴频鉴相器的输入端；以及一第一环路滤波器电容和一第二环路滤波器电容，该第二环路滤波器电容接第一电荷泵的输出端，第一环路滤波器电容接第二电荷泵的输出端。利用本发明，有效地减小了锁定时间，并且结构简单，易于全集成。

Description

一种全集成自偏置快速锁定的锁相环频率综合器

技术领域

本发明涉及微电子学中锁相环频率综合器技术领域，尤其涉及一种全集成自偏置快速锁定的锁相环频率综合器。

背景技术

近些年来，个人通信应用得到了快速发展。集成电路技术的发展提高了晶体管的速度，现代CMOS工艺的晶体管已经能够应用在毫米波领域，同时CMOS工艺在集成度方面具有很大的优势。目前射频CMOS接收机可以实现绝大部分的射频，模拟和数字基带功能，正向SOC方向发展。锁相环频率合成器是无线射频系统前端的一个重要模块，其作用是为无线接收机中频率转换提供参考频率。

图1是一种典型的锁相环频率综合器电路，其中包括了鉴相鉴频器(PFD)、电荷泵(CP)、环路滤波器(LF)和压控振荡器(VCO)，通常会包括一个分频器(/N)以使锁相环具有频率综合的功能。整数分频比N使得锁相环频率综合器输出和输入信号之间频率关系为：Fout＝Fref*N。其中鉴频鉴相器用来比较输入参考时钟Fref和分频器输出时钟Fb的大小，根据两个输入时钟信号之间相位差产生一个上拉信号或下拉信号用于控制电荷泵的充电支路和放电支路。电荷泵电路根据鉴相鉴频器输出的上拉信号和下拉信号，释放或积累滤波电容上的电荷。环路滤波器把电荷泵输出的脉冲信号转换成直流模拟控制信号。压控振荡器根据直流模拟控制电压的大小调整输出频率，使得通过分频器后的信号频率与输入参考时钟频率很接近。当锁相环频率综合器检测到相位误差时，内部的负反馈机制开始作用使输出时钟信号在频率以及相位上与输入参考时钟同步，并最终达到锁定状态。

锁相环频率综合器的锁定时间是一个非常关键的参数，它决定了通信系统的信道切换有多快以及系统被启动的速度有多快。对于时分复用(TDMA)系统和扩频跳频通信系统中，锁相环频率综合器的快速锁定时间必须满足时间间隔的要求。因此如何快速锁定所需要的频带减少锁定时间成为锁相环频率综合器设计要面临的一个新的难题。

在当前有关快速锁定的各种方法中，动态环路带宽方法是将捕获过程和锁定过程的环路带宽可调。由于锁定过程对于实际应用系统来说，纯粹是浪费时间的过程。因此动态分配环路带宽；在捕获过程中，增大环路带宽，减小捕获时间；当接近锁定时，减小环路带宽，来达到低噪声和低毛刺。动态环路带宽的具体实现有很多种方法，如采用双斜率鉴频鉴相器(参考文献：Yang，C.Y.，and Liu，S.I.：‘Fast-switching frequency synthesizer with adiscriminator-aided phase detector’，IEEE J.Solid-State Circuits，2000，35，(10)，pp.1445-1452)、双环路滤波器、动态变化分频比和切换输入参考频率等，这些方法增加了电路的复杂程度、功耗和面积。同时，这些方法实现的锁相环频率综合器不具有自偏置和全集成的特点。

由于锁相环频率综合器的性能直接影响到收发机的性能和成本，关系到无线终端产品的性能和成本。功耗、集成度与成本(芯片面积)，也是锁相环频率合成器设计要考虑的重要因素。快速锁定、低相位噪声与毛刺、全集成的锁相环频率合成器设计始终是现代无线通信系统的一个挑战。

总之，在目前锁相环频率综合器设计研究中，快速锁定、低相位噪声与毛刺、低功耗低成本全集成这些性能指标是相互制约的。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于提供一种全集成自偏置快速锁定的锁相环频率综合器。与传统锁相环频率综合器相比，该锁相环频率综合器具有诸多优点：不需要增加辅助电路就具有快速锁定的技术特点；电荷泵和VCO都不需要外加偏置电路，因此整个频率综合器具有自偏置的技术特点；本发明的锁相环频率综合器中所用的电荷泵的充放电电路动态自跟踪，使得充电电流和放电电流之间的失配非常小，进而有效降低由电荷泵失配电流引起的相位噪声与毛刺；该锁相环频率综合器结构简单，易于实现全集成。

(二)技术方案

为了解决上述技术问题，本发明采用的技术方案如下：

一种全集成自偏置快速锁定的锁相环频率综合器，包括：

一鉴频鉴相器，该鉴频鉴相器输出控制信号up和dn；

一第一电荷泵和一第二电荷泵，该第一电荷泵和第二电荷泵的输入端接鉴频鉴相器的输出控制信号up和dn；

一内偏置电路，该内偏置电路的输入端接第二电荷泵的输出端Vctrl，输出端接压控振荡器；

一压控振荡器，该压控振荡器的输入端接第一电荷泵的输出端Vbp和内偏置电路的输出端Vbp和Vbn，输出端接分频器；

一分频器，该分频器的输入端接压控振荡器的输出端，分频器的输出端反馈到鉴频鉴相器的输入端Fb；以及

一第一环路滤波器电容C1和一第二环路滤波器电容C2，该第二环路滤波器电容C2接第一电荷泵的输出端Vbp，第一环路滤波器电容C1接第二电荷泵的输出端Vctrl。

上述方案中，所述第一电荷泵和所述第二电荷泵采用相同结构。

上述方案中，所述第一电荷泵和所述第二电荷泵均包括：

一上拉电路，包括一个PMOS上拉开关晶体管，用于接收PFD输出的控制命令信号；一个PMOS电流镜，用于提供充电电流；一个PMOS晶体管，用于匹配PMOS上拉开关管；

一下拉电路，包括一个NMOS下拉开关晶体管，用于接收PFD输出的控制命令信号；一个NMOS电流镜，用于提供放电电流；一个NMOS晶体管，用于匹配NMOS下拉开关管；以及

一反馈控制电路，包括一个PMOS晶体管和一个NMOS晶体管，用于动态控制充放电电流大小。

上述方案中，所述上拉电路包括：

PMOS上拉开关晶体管220(Mp2)，该晶体管的栅极接输入端201(/up)，漏极标记为net2，源极和衬底接电源电压VDD；

PMOS晶体管217(Mp3)，该晶体管的栅极标记为net5，漏极接net5，源极和衬底标记为net1；

PMOS晶体管Mp4(218)，该晶体管的栅极接net5，漏极接Vcp_out(203)，源极和衬底接net2；以及

PMOS晶体管Mp1(219)，该晶体管的栅极接地电压GND，漏极接net1，源极和衬底接电源电压VDD。

上述方案中，所述下拉电路包括：

NMOS下拉开关晶体管211(Mn2)，该晶体管的栅极接输入端202(dn)，漏极标记为net4，源极和衬底接电源电压GND；

NMOS晶体管212(Mn3)，该晶体管的栅极标记为net6，漏极接net6，源极标记为net3，衬底接地电压GND；

NMOS晶体管213(Mn4)，该晶体管的栅极接net5，漏极接203(Vcp_out)，源极接net4，衬底接地电压GND；以及

NMOS晶体管210(Mn1)，该晶体管的栅极接电源电压VDD，漏极接net3，源极和衬底接电源电压GND。

上述方案中，所述反馈控制电路包括：

PMOS晶体管216(Mp5)，该晶体管的栅极接203(Vcp_out)，漏极接net6，源极和衬底接net5；以及

NMOS晶体管215(Mn5)，该晶体管的栅极接203(Vcp_out)，漏极接net5，源极接net6，衬底接地电压GND。

上述方案中，所述电荷泵电路可产生动态变化、非常量电流，使得该全集成自偏置快速锁定的锁相环频率综合器，在捕获过程增大环路带宽以加快锁定，在接近锁定过程减小环路带宽以降低带内噪声和毛刺。

上述方案中，所述内偏置电路产生的偏置电压Vbn用于控制压控振荡器中的偏置电流，同时产生电压Vbp控制压控振荡器的输出频率。

上述方案中，所述压控振荡器由四级差分延迟单元组成，由所述偏置电压Vbn控制每级延迟单元偏置电流，所述电压Vbp控制压控振荡器的输出频率。

(三)有益效果

从上述技术方案可以看出，本发明具有以下有益效果：

1、本发明提出的这种全集成自偏置快速锁定的锁相环频率综合器，不需要改变PFD和环路滤波器或增加其他辅助电路，而采用非常量电流的电荷泵，与采用常量电流电荷泵的传统锁相环频率综合器相比，有效地缩短了锁相环频率综合器的锁定时间。

2、本发明提出的这种全集成自偏置快速锁定的锁相环频率综合器，所包括的电荷泵由上拉电路、下拉电路和反馈控制电路，实现了非常量电流，充电电流和放电电流动态跟踪匹配，并且不需要外加偏置电流，进一步降低功耗和面积。

3、本发明提出的这种全集成自偏置快速锁定的锁相环频率综合器，所包括的电荷泵是，是一种自偏置电荷泵，不需要外加偏置电流，而是通过反馈控制单元控制偏置电流，并且产生了随电荷泵输出电压变化的动态电流；同时压控振荡器所需的偏置电压和控制电压都是内自偏电路产生。。加之环路滤波器电容芯片内部集成。因此，本发明提出的锁相环频率综合器具有自偏置技术特点。

附图说明

通过下述优选实施例结合附图的描述，本发明的上述及其它特征将会变得更加明显，其中：

图1是一种典型的锁相环频率综合器原理图；

图2是本发明提供的全集成自偏置快速锁定的锁相环频率综合器的示意图；

图3是本发明提供的全集成自偏置快速锁定的锁相环频率综合器中电荷泵的示意图；

图4是本发明提供的电荷泵的充放电电流随电荷泵输出电压变化曲线；

图5是内偏置电路的一种实施例；

图6是压控振荡器的一种实施例；

图7是传统常量电流电荷泵的充放电电流随电荷泵输出电压变化曲线；

图8是本发明的锁相环频率综合器和传统的锁相环频率综合器的建立时间对比曲线；

图9是本发明提供的全集成自偏置快速锁定的锁相环频率综合器的工艺实现芯片照片。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

图2是本发明提供的全集成自偏置快速锁定的锁相环频率综合器的示意图。本发明提供的这种全集成自偏置快速锁定的锁相环频率综合器由依次连接的鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器电容、内偏置电路(in-bias)、压控振荡器(VCO)和分频器(/N)构成。全集成自偏置快速锁定的锁相环频率综合器的输入信号是参考频率信号Fref，输出信号是锁相环频率综合器生成的期待的频率信号Fout。由上述电路组成全集成自偏置快速锁定的锁相环频率综合器，其中电荷泵电路可以产生动态变化、非常量电流，这些特性使得提出全集成自偏置快速锁定的锁相环频率综合器，在捕获过程增大环路带宽以加快锁定，在接近锁定过程减小环路带宽以降低带内噪声和毛刺。

其中内偏置电路产生的偏置电压Vbn用于控制压控振荡器中的偏置电流，同时产生电压Vbp控制压控振荡器的输出频率。这样使得压控振荡器的偏置电压芯片内部自偏置产生。加之环路滤波器电容芯片内部集成，可以实现提出锁相环频率综合器的全集成自偏置的技术特点。

再参照图2，本发明提供的全集成自偏置快速锁定的锁相环频率综合器，包括：

一鉴频鉴相器，该鉴频鉴相器输出控制信号up和dn；

一第一电荷泵和一第二电荷泵，该第一电荷泵和第二电荷泵的输入端接鉴频鉴相器的输出控制信号up和dn；

一内偏置电路，该内偏置电路的输入端接第二电荷泵的输出端Vctrl，输出端接压控振荡器；

一压控振荡器，该压控振荡器的输入端接第一电荷泵的输出端Vbp和内偏置电路的输出端Vbp和Vbn，输出端接分频器；

一分频器，该分频器的输入端接压控振荡器的输出端，分频器的输出端反馈到鉴频鉴相器的输入端Fb；以及

一第一环路滤波器电容C1和一第二环路滤波器电容C2，该第二环路滤波器电容C2接第一电荷泵的输出端Vbp，第一环路滤波器电容C1接第二电荷泵的输出端Vctrl。

图3是本发明提供的全集成自偏置快速锁定的锁相环频率综合器中电荷泵的示意图，即第二电荷泵00和第二电荷泵01采用图3的结构，该电荷泵包括：

一上拉电路，包括一个PMOS上拉开关晶体管，接收PFD输出的控制命令信号；一个PMOS电流镜，提供充电电流；一个PMOS晶体管，用于匹配PMOS上拉开关管；

一下拉电路，包括一个NMOS下拉开关晶体管，接收PFD输出的控制命令信号；一个NMOS电流镜，提供放电电流；一个NMOS晶体管，用于匹配NMOS下拉开关管；以及

一反馈控制电路，包括一个PMOS晶体管和一个NMOS晶体管，动态控制充放电电流大小。

所述上拉电路包括：

PMOS上拉开关晶体管220(Mp2)，该晶体管的栅极接输入端201(/up)，漏极标记为net2，源极和衬底接电源电压VDD；

PMOS晶体管217(Mp3)，该晶体管的栅极标记为net5，漏极接net5，源极和衬底标记为net1；

PMOS晶体管218(Mp4)，该晶体管的栅极接net5，漏极接203(Vcp_out)，源极和衬底接net2；

PMOS晶体管219(Mp1)，该晶体管的栅极接地电压GND，漏极接net1，源极和衬底接电源电压VDD。

所述下拉电路包括：

NMOS下拉开关晶体管211(Mn2)，该晶体管的栅极接输入端202(dn)，漏极标记为net4，源极和衬底接电源电压GND；

NMOS晶体管212(Mn3)，该晶体管的栅极标记为net6，漏极接net6，源极标记为net3，衬底接地电压GND；

NMOS晶体管213(Mn4)，该晶体管的栅极接net5，漏极接203(Vcp_out)，源极接net4，衬底接地电压GND；

NMOS晶体管210(Mn1)，该晶体管的栅极接电源电压VDD，漏极接net3，源极和衬底接电源电压GND。

所述反馈控制电路包括：

PMOS晶体管216(Mp5)，该晶体管的栅极接203，漏极接net6，源极和衬底接net5；

NMOS晶体管215(Mn5)，该晶体管的栅极接203，漏极接net5，源极接net6，衬底接地电压GND。

为了更加详细的说明本发明提供的这种全集成自偏置快速锁定的频率综合器，下面采用SMIC(中芯国际集成电路制造有限公司)的CMOS0.18μm混合信号工艺进行仿真验证，并采用该工艺投片实现。图4中描述的曲线是图3中提出的电荷泵的充放电电流与电荷泵输出电压的关系曲线，该曲线图的垂直坐标轴和水平坐标轴分别表示以微安培(μA)为单位的充放电电流和以伏特(V)为单位的电荷泵输出电压。从该曲线可以分析：

1)、0～0.4V，Mn5始终处于截止区，Mp5处于线性区，Mn4从线性区向饱和区转变，Mn3和Mp3处于饱和区，Mp4处于饱和区，其余晶体管都处于线性区。Mp1-Mp3-Mp5-Mn3-Mn1形成直流通路L1，当电荷泵输出电压为0V时，Mp3的栅极电压最低(相应Mn3的栅极电压最高)使得该直流通路电流最大，由于电流镜的镜像作用使得充电电流最大，放电电流最小(Mn4处于深度线性区)。随着电荷泵输出电压升高，Mp3的栅极电压升高(相应Mn3的栅极电压降低)使得直流通路L1电流减小。由于电流镜的镜像作用使得充电电流降低，放电电流升高(Mn4从线性区向饱和区转变)。

2)、0.4～0.9V，Mn5处于截止区，上拉电流镜和下拉电流镜都处于饱和区，其余晶体管都处于线性区。Mp1-Mp3-Mp5-Mn3-Mn1形成直流通路L1，随着电荷泵输出电压升高，L1支路电流降低。由于电流镜的镜像作用使得充电电流和放电电流自跟踪降低。

3)、0.9V附近，反馈控制电路中两个晶体管都进入饱和区，在这个区间当Mp3的栅极电压最高(相应Mn3的栅极电压最低)时，充电电流和放电电流最小。

4)、0.9～1.4V，Mp5处于截止区，上拉电流镜和下拉电流镜都处于饱和区，其余晶体管都处于线性区。Mp1-Mp3-Mn5-Mn3-Mn1形成直流通路L2，随着电荷泵输出电压升高，L2支路电流增加。由于电流镜的镜像作用使得充电电流和放电电流自跟踪增加。

5)、1.4～1.8V，Mp5始终处于截止区，Mn5处于线性区，Mp4从饱和区向线性区转变，Mn3和Mp3处于饱和区，Mn4处于饱和区，其余晶体管都处于线性区。Mp1-Mp3-Mn5-Mn3-Mn1形成直流通路L3，随着电荷泵输出电压升高，Mn3的栅极电压升高(相应Mp3的栅极电压降低)使得直流通路L3电流增加。由于电流镜的镜像作用使得充电电流增加，放电电流降低(Mp4从线性区向饱和区转变)。当电荷泵输出电压为1.8V时，Mn3的栅极电压最高(相应Mp3的栅极电压最低)使得该直流通路电流最大，由于电流镜的镜像作用使得充电电流最小，放电电流最大(Mp4处于深度线性区)。

图5是内偏置电路的一种实施例，由启动电路、误差放大电路、buffer复制电路和Vctrl buffer电路。内偏置电路的输入是电荷泵的输出vctrl，输出是压控振荡器的偏置电压和控制电压。由于误差放大器反馈控制使得内偏置电路的输出vbp随输入vctrl线性变化。Vctrl buffer电路中PMOS晶体管形成二阶环路滤波器中的电阻。

图6是压控振荡器的一种实施例，是一个四级差分延迟单元组成的环路振荡器。该延迟单元采用了正反馈技术，外侧两个交叉PMOS晶体管产生负电阻。内侧两个PMOS晶体管是延迟单元的受控晶体管，控制电压vbp加载在受控晶体管的栅极，调节延迟单元的延时，进而实现压控振荡器的频率变化。中间两个NMOS晶体管是延迟单元的差分输入晶体管。下面一个NMOS晶体管为延迟单元提供偏置电流，偏置电压vbn直接加载在该NMOS晶体管的栅极。

图7是传统锁相环频率综合器中所用电荷泵的充放电电流随电荷泵输出电压变化曲线，该曲线图的垂直坐标轴和水平坐标轴分别表示以微安培(μA)为单位的充放电电流和以伏特(V)为单位的电荷泵输出电压。该曲线可以分析：在0.4V～1.4V电荷泵输出电压范围内，充放电电流尽可能保持常量，并且两者之差尽量小。

为了说明本发明中锁相环频率综合器具有快速锁定的技术特点，将图2提出的锁相环频率综合器中的电荷泵替换成传统电荷泵，两个电荷泵在锁定时的系统参数相同，都是在电荷泵电流为10μA锁定。对于新型电荷泵的电流是动态变化的，在锁相环频率综合器系统参数设计时要在电荷泵电流大时保证环路相位裕度大于45°，有利于锁相环频率综合器稳定。

图8给出了图2提出锁相环(Proposed PLL)和图4传统锁相环(traditional PLL)的建立过程的仿真曲线，该曲线图的垂直坐标轴和水平坐标轴分别表示以伏特(V)为单位的VCO控制电压(Vctrl)和以秒(s)为单位的时间。该曲线可以分析：提出PLL建立时间为3μs，传统PLL建立时间为6μs，有效缩短了PLL建立时间。提出PLL在捕获过程增大环路带宽以减小捕获时间，在接近锁定过程减小环路带宽以降低带内噪声和毛刺。提出PLL和传统PLL锁定在相同控制电压，对应于相同的环路带宽。由于环路滤波器参数，KVO和分频比相同，提出电荷泵的动态变化电流在PLL锁定时的电流与传统常量电流电荷泵锁相环锁定时电流是一样的。

图9是提出的锁相环频率综合器的芯片照片，采用SMIC CMOS0.18μm混合信号工艺流片制造。从图中可以看到环路滤波器电容采用MIM电容集成在芯片内部，PFD、CP、VCO、/N和in-bias电路都全部集成。

通过上述分析，充分验证了本发明提出的快速锁定的锁相环的有益效果。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种全集成自偏置快速锁定的锁相环频率综合器，其特征在于，包括：

一鉴频鉴相器，该鉴频鉴相器输出控制信号up和dn；

一第一电荷泵和一第二电荷泵，该第一电荷泵和第二电荷泵的输入端接鉴频鉴相器的输出控制信号up和dn；

一内偏置电路，该内偏置电路的输入端接第二电荷泵的输出端(Vctrl)，输出端接压控振荡器；

一压控振荡器，该压控振荡器的输入端接第一电荷泵的输出端(Vbp)和内偏置电路的输出端(Vbp和Vbn)，输出端接分频器；

一分频器，该分频器的输入端接压控振荡器的输出端，分频器的输出端反馈到鉴频鉴相器的输入端(Fb)；以及

一第一环路滤波器电容(C1)和一第二环路滤波器电容(C2)，该第二环路滤波器电容(C2)接第一电荷泵的输出端(Vbp)，第一环路滤波器电容(C1)接第二电荷泵的输出端(Vctrl)。

2.如权利要求1所述的全集成自偏置快速锁定的锁相环频率综合器，其特征在于，所述第一电荷泵和所述第二电荷泵采用相同结构。

3.如权利要求1所述的全集成自偏置快速锁定的锁相环频率综合器，其特征在于，所述第一电荷泵和所述第二电荷泵均包括：

一上拉电路，包括一个PMOS上拉开关晶体管，用于接收PFD输出的控制命令信号；一个PMOS电流镜，用于提供充电电流；一个PMOS晶体管，用于匹配PMOS上拉开关管；

一下拉电路，包括一个NMOS下拉开关晶体管，用于接收PFD输出的控制命令信号；一个NMOS电流镜，用于提供放电电流；一个NMOS晶体管，用于匹配NMOS下拉开关管；以及

一反馈控制电路，包括一个PMOS晶体管和一个NMOS晶体管，用于动态控制充放电电流大小。

4.如权利要求3所述的全集成自偏置快速锁定的锁相环频率综合器的电荷泵，其特征在于，所述上拉电路包括：

PMOS上拉开关晶体管Mp2(220)，该晶体管的栅极接输入端/up(201)，漏极标记为net2，源极和衬底接电源电压VDD；

PMOS晶体管Mp3(217)，该晶体管的栅极标记为net5，漏极接net5，源极和衬底标记为net1；

PMOS晶体管Mp4(218)，该晶体管的栅极接net5，漏极接Vcp_out(203)，源极和衬底接net2；以及

PMOS晶体管Mp1(219)，该晶体管的栅极接地电压GND，漏极接net1，源极和衬底接电源电压VDD。

5.如权利要求3所述的全集成自偏置快速锁定的锁相环频率综合器的电荷泵，其特征在于，所述下拉电路包括：

NMOS下拉开关晶体管Mn2(211)，该晶体管的栅极接输入端dn(202)，漏极标记为net4，源极和衬底接电源电压GND；

NMOS晶体管Mn3(212)，该晶体管的栅极标记为net6，漏极接net6，源极标记为net3，衬底接地电压GND；

NMOS晶体管Mn4(213)，该晶体管的栅极接net5，漏极接Vcp_out(203)，源极接net4，衬底接地电压GND；以及

NMOS晶体管Mn1(210)，该晶体管的栅极接电源电压VDD，漏极接net3，源极和衬底接电源电压GND。

6.如权利要求3所述的全集成自偏置快速锁定的锁相环频率综合器的电荷泵，其特征在于，所述反馈控制电路包括：

PMOS晶体管Mp5(216)，该晶体管的栅极接Vcp_out(203)，漏极接net6，源极和衬底接net5；以及

NMOS晶体管Mn5(215)，该晶体管的栅极接Vcp_out(203)，漏极接net5，源极接net6，衬底接地电压GND。

7.如权利要求1所述的全集成自偏置快速锁定的锁相环频率综合器，其特征在于：所述电荷泵电路可产生动态变化、非常量电流，使得该全集成自偏置快速锁定的锁相环频率综合器，在捕获过程增大环路带宽以加快锁定，在接近锁定过程减小环路带宽以降低带内噪声和毛刺。

8.如权利要求1所述的全集成自偏置快速锁定的锁相环频率综合器，其特征在于：所述内偏置电路产生的偏置电压Vbn用于控制压控振荡器中的偏置电流，同时产生电压Vbp控制压控振荡器的输出频率。

9.如权利要求8所述的全集成自偏置快速锁定的锁相环频率综合器，其特征在于：所述压控振荡器由四级差分延迟单元组成，由所述偏置电压Vbn控制每级延迟单元偏置电流，所述电压Vbp控制压控振荡器的输出频率。

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