CN208986918U - 一种延迟锁相环、时钟系统和通信设备 - Google Patents
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Abstract
本实用新型适用于半导体集成电路设计领域，提供了一种延迟锁相环、时钟系统和通信设备。所述延迟锁相环包括鉴相器、电荷泵、可编程滤波电容和可编程延迟链；可编程延迟链在电荷泵输出的第二电压信号的控制下对输入参考信号产生延迟并输出6个等时间延迟的第一输出信号、第二输出信号、第三输出信号、第四输出信号、第五输出信号和第六输出信号；其中第六输出信号作为反馈信号输入至鉴相器，形成一个环路；可编程滤波电容根据第一多位宽数据值确定电容值，以改变环路带宽和锁定时间；可编程延迟链根据第二多位宽数据和第三多位宽数据确定延迟调节增益和延迟调节范围。本实用新型方案简单，电路规模小，易于片上集成，锁定范围宽，相位误差与相位噪声低。
Description
技术领域
本实用新型属于半导体集成电路设计领域，尤其涉及一种延迟锁相环、时钟系统和通信设备。
背景技术
延迟锁相环是时钟系统中的重要部件，其主要指标有锁定范围、相位误差和相位噪声。其中，锁定范围决定了延迟锁相环的通用性。在同一个时钟系统中往往有好几种频率范围需要用到延迟锁相环。
在常见的延迟锁相环中，延迟锁相环的锁定范围往往被相位误差与延迟单元的延迟范围限制。根据单级反相器的延迟特性，延迟的大小与尾电流和负载电容大小有关。负载电容越大，延迟越大；尾电流越大，延迟越小。要使延迟变化范围越大，尾电流变化范围就得越大。但通常的尾电流的调节是由电荷泵的输出电压控制的。电荷泵的输出电压变化范围受限于电荷泵的充放电电流失配。输出电压的调节作用很难做到保持电荷泵充放电电流失配较小的同时取得较大的尾电流变化范围。因此限制了延迟锁相环的锁定范围。
现有技术中有采用双延迟链来拓宽锁定范围，同时保持低相差。如论文“An All-Analog Multiphase Delay-Locked Loop Using a Replica Delay Line for Wide-RangeOperation and Low-Jitter Performance(IEEE JSSC VOL 35,NO.3,MARCH 2000)”中采用了两个延迟链，一个延迟链是主延迟链，另一个延迟链是辅助延迟链。同时还有两控制链路，分别控制主延迟链和辅助延迟链。辅助链路的控制链路提供与频率范围相关的延迟链控制电压，主延迟链的控制链路只需要提供微调电压。这样虽然拓宽了锁定范围，但是额外的延迟链及其控制链路，明显增加了电路的复杂度。而且这样的方法容易导致更大的相位噪声。
实用新型内容
本实用新型的目的在于提供一种延迟锁相环、时钟系统和通信设备，旨在解决现有技术中采用双延迟链来拓宽锁定范围并保持低相差，但是电路的复杂度高且容易导致更大的相位噪声的问题。
第一方面，本实用新型提供了一种延迟锁相环，所述延迟锁相环包括鉴相器、电荷泵、可编程滤波电容和可编程延迟链；其中，鉴相器对输入参考信号CLKIN和反馈信号ph[6]进行相位比较，输出第一电压信号Vcp给电荷泵；电荷泵对可编程滤波电容进行充放电并输出第二电压信号Vctrl给可编程延迟链；可编程延迟链在电荷泵输出的第二电压信号Vctrl的控制下对输入参考信号CLKIN产生延迟并输出6个等时间延迟的第一输出信号ph[1]、第二输出信号ph[2]、第三输出信号ph[3]、第四输出信号ph[4]、第五输出信号ph[5]和第六输出信号ph[6]；其中第六输出信号ph[6]作为反馈信号输入至鉴相器，形成一个环路；可编程滤波电容根据第一多位宽数据m[2:0]值确定电容值，以改变环路带宽和锁定时间；可编程延迟链根据第二多位宽数据ITC[2:0]和第三多位宽数据C[2:0]确定延迟调节增益和延迟调节范围。
进一步地，所述延迟锁相环还包括启动控制器，启动控制器根据输入参考信号CLKIN和可编程延迟链输出的第四输出信号ph[4]和第六输出信号ph[6]来判断是否产生假锁，如果产生假锁，则将第一电压信号Vcp拉到电源电压使整个环路恢复到初态。
第二方面，本实用新型提供了一种时钟系统，所述时钟系统包括上述的延迟锁相环。
第三方面，本实用新型提供了一种通信设备，所述通信设备包括上述的时钟系统。
在本实用新型中，由于延迟锁相环采用可编程滤波电容和可编程延迟链，其中，可编程滤波电容使得延迟锁相环环路的带宽能够根据工作频率范围进行更灵活的调整，这使得延迟锁相环的相位噪声在整个锁定范围内更低。可编程延迟链使延迟锁相环在低抖动的特性不变的同时拥有更宽的锁定范围和更低的相位误差。另外，由于延迟锁相环还包括启动控制器，因此消除了限制锁定范围的假锁问题，使延迟锁相环总能够正确锁定更宽的频率范围。本实用新型能够根据工作频率范围，合理选择延迟单元的尾电流变化范围与负载电容大小，使电荷泵的输出电压在电荷泵充放电电流失配较小的输出电压范围内，进而取得更低的相位误差。本实用新型方案简单，电路规模小，易于片上集成，锁定范围宽，相位误差与相位噪声低，非常适合需要多种频率范围且低抖动多相位时钟的时钟系统应用领域。
附图说明
图1是本实用新型实施例提供的延迟锁相环的结构示意图。
图2是本实用新型实施例提供的延迟锁相环的电荷泵的一个实施例示意图。
图3是本实用新型实施例提供的延迟锁相环的可编程滤波电容的一个实施例示意图。
图4是本实用新型实施例提供的延迟锁相环的可编程延迟链的总体框图。
图5是本实用新型实施例提供的延迟锁相环的可编程延迟链的可编程延迟单元的一个实施例示意图。
图6是本实用新型实施例提供的延迟锁相环的启动控制器的一个实施例示意图。
图7是本实用新型实施例提供的延迟锁相环的启动控制器的时序图。
具体实施方式
为了使本实用新型的目的、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
为了说明本实用新型所述的技术方案，下面通过具体实施例来进行说明。
请参阅图1，本实用新型实施例提供的延迟锁相环包括鉴相器10、电荷泵12、可编程滤波电容13和可编程延迟链14；其中，鉴相器10对输入参考信号CLKIN和反馈信号ph[6]进行相位比较，输出第一电压信号Vcp给电荷泵12；电荷泵12对可编程滤波电容13进行充放电并输出第二电压信号Vctrl给可编程延迟链14；可编程延迟链14在电荷泵12输出的第二电压信号Vctrl的控制下对输入参考信号CLKIN产生延迟并输出6个等时间延迟的第一输出信号ph[1]、第二输出信号ph[2]、第三输出信号ph[3]、第四输出信号ph[4]、第五输出信号ph[5]和第六输出信号ph[6]；其中第六输出信号ph[6]作为反馈信号输入至鉴相器10，形成一个环路；可编程滤波电容13根据第一多位宽数据m[2:0]值确定电容值，以此来改变环路带宽和锁定时间；可编程延迟链14根据第二多位宽数据ITC[2:0]和第三多位宽数据C[2:0]确定延迟调节增益和延迟调节范围。
在本实用新型实施例中，延迟锁相环还可以包括启动控制器11，启动控制器11根据输入参考信号CLKIN和可编程延迟链14输出的第四输出信号ph[4]和第六输出信号ph[6]来判断是否产生假锁，如果产生假锁，则将第一电压信号Vcp拉到电源电压使整个环路恢复到初态。
在本实用新型实施例中，鉴相器10可以是一个异或门，当延迟锁相环进入锁定状态时，第一电压信号Vcp变成一个占空比为50％的周期时钟信号。
请参阅图2，电荷泵包括第一尾电流源lcp1、第二尾电流源lcp2、PMOS开关MP1和NMOS开关MN1，PMOS开关MP1和NMOS开关MN1都由鉴相器10输出的第一电压信号Vcp控制；PMOS开关MP1的门极接鉴相器10输出的第一电压信号Vcp，源极接第一尾电流源lcp1，PMOS开关MP1的漏极接NMOS开关MN1的漏极，作为输出端输出第二电压信号Vctrl；NMOS开关MN1的门极接鉴相器10输出的第一电压信号Vcp，源极接第二尾电流源lcp2。当第一电压信号Vcp为高时，NMOS开关MN1导通，PMOS开关MP1关闭，电荷泵对可编程滤波电容进行放电；当第一电压信号Vcp为低时，NMOS开关MN1关闭，PMOS开关MP1导通，电荷泵对可编程滤波电容进行充电。
请参阅图3，可编程滤波电容包含三个电容和分别与三个电容串联的三个开关，每个电容的一端分别接电源电压VDDA，每个电容的另一端分别接一个开关，三个电容分别被与其串联的开关控制；三个开关分别接电荷泵的第二电压信号Vctrl，三个开关分别被第一多位宽数据m[2:0]控制；三个电容的大小分别可以是C0、2*C0和4*C0，可编程滤波电容可以针对不同的工作频率范围输出不同的电容值。
请参阅图4和5，可编程延迟链包括6个相同的可编程延迟单元DC1、DC2、DC3、DC4、DC5、DC6。每个可编程延迟单元包括偏置电路和延迟单元，偏置电路为延迟单元提供所需要的偏置电压信号Vbp与Vbn；第二电压信号Vctrl通过控制偏置单元来控制延迟单元的偏置电压，进而控制延迟单元的延迟时间。
可编程延迟单元中的偏置电路包含2个PMOS晶体管和2个NMOS晶体管；2个PMOS晶体管组成一个电流镜，产生偏置电压Vbp；第二电压信号Vctrl接在其中一个NMOS晶体管的门极，另一个NMOS晶体管连结成一个二极管，作为负载，产生偏置电压Vbn；2个PMOS晶体管的漏极分别与2个NMOS晶体管的漏极连接。
每一个延迟单元包括两个可控尾电流源、两端分别接一个可控尾电流源的反相器和接反相器的输出端的负载电容；第二多位宽数据ITC[2:0]控制可编程延迟单元的两个可控尾电流源的尾电流大小，第三多位宽数据C[2:0]控制反相器的负载电容大小。反相器的负载电容包含三个电容和分别与三个电容串联的三个开关，每个电容的一端分别接电源电压VDDA，每个电容的另一端分别接一个开关，三个电容分别被与其串联的开关控制；三个开关分别接延迟单元的输出端OUT，三个开关分别被第三多位宽数据C[2:0]控制；三个电容的大小分别可以是C1、2*C1和4*C2。
每个可控尾电流源包括三个电流源和分别与三个电流源串联的三个开关；三个尾电流源的大小分别是I1、3*I1和9*I1；三个尾电流源分别被可控尾电流源的三个开关控制；第二多位宽数据ITC[2:0]控制可控尾电流源的三个开关，该可控电流源可以针对不同的工作频率范围输出不同的尾电流。
请参阅图6，启动控制器包括一个异或门、一个D触发器和一个PMOS晶体管MP2；异或门的输入是可编程延迟链的第四输出信号ph[4]和第六输出信号ph[6]，异或门的输出连接到D触发器的数据输入端，D触发器的时钟输入端的输入是输入参考信号CLKIN，D触发器的输出连接到PMOS晶体管MP2的门极，PMOS晶体管MP2的漏极接电荷泵的第二电压信号Vctrl，PMOS晶体管的源极接电源电压。当延迟锁相环进入假锁状态时，D触发器的输出就会变成低电平，通过PMOS晶体管MP2将第一电压信号Vcp拉到电源电压。
请参阅图7，当输入参考信号CLKIN与反馈信号ph[6]之间的相差在半个时钟周期内时，延时锁相环才能最终正确锁定。当输入参考信号CLKIN与反馈信号ph[6]之间的相差大于半个时钟周期时，延时锁相环就会最终出现“假锁”现象。启动控制器中的D触发器是上升沿触发式的，当输入参考信号CLKIN与反馈信号ph[6]之间的相差在半个时钟周期内时，D触发器触发时，D触发器的d端输入信号正是低电平，所以qn端输出高电平，PMOS晶体管MP2不拉高第二电压信号Vctrl。当输入参考信号CLKIN与反馈信号ph[6]之间的相差大于半个时钟周期时，D触发器的d端输入信号正是高电平，所以qn端输出低电平，PMOS晶体管MP2拉高第二电压信号Vctrl，使延迟锁相环恢复到延迟最小的状态。
本实用新型还提供了一种时钟系统，所述时钟系统包括上述的延迟锁相环。
本实用新型提供了一种通信设备，所述通信设备包括上述的时钟系统。
在本实用新型中，由于延迟锁相环采用可编程滤波电容和可编程延迟链，其中，可编程滤波电容使得延迟锁相环环路的带宽能够根据工作频率范围进行更灵活的调整，这使得延迟锁相环的相位噪声在整个锁定范围内更低。可编程延迟链使延迟锁相环在低抖动的特性不变的同时拥有更宽的锁定范围和更低的相位误差。另外，由于延迟锁相环还包括启动控制器，因此消除了限制锁定范围的假锁问题，使延迟锁相环总能够正确锁定更宽的频率范围。本实用新型能够根据工作频率范围，合理选择延迟单元的尾电流变化范围与负载电容大小，使电荷泵的输出电压在电荷泵充放电电流失配较小的输出电压范围内，进而取得更低的相位误差。本实用新型方案简单，电路规模小，易于片上集成，锁定范围宽，相位误差与相位噪声低，非常适合需要多种频率范围且低抖动多相位时钟的时钟系统应用领域。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
Claims (11)
1.一种延迟锁相环，其特征在于，所述延迟锁相环包括鉴相器、电荷泵、可编程滤波电容和可编程延迟链；其中，鉴相器对输入参考信号CLKIN和反馈信号ph[6]进行相位比较，输出第一电压信号Vcp给电荷泵；电荷泵对可编程滤波电容进行充放电并输出第二电压信号Vctrl给可编程延迟链；可编程延迟链在电荷泵输出的第二电压信号Vctrl的控制下对输入参考信号CLKIN产生延迟并输出6个等时间延迟的第一输出信号ph[1]、第二输出信号ph[2]、第三输出信号ph[3]、第四输出信号ph[4]、第五输出信号ph[5]和第六输出信号ph[6]；其中第六输出信号ph[6]作为反馈信号输入至鉴相器，形成一个环路；可编程滤波电容根据第一多位宽数据m[2:0]值确定电容值，以改变环路带宽和锁定时间；可编程延迟链根据第二多位宽数据ITC[2:0]和第三多位宽数据C[2:0]确定延迟调节增益和延迟调节范围。
2.如权利要求1所述的延迟锁相环，其特征在于，所述延迟锁相环还包括启动控制器，启动控制器根据输入参考信号CLKIN和可编程延迟链输出的第四输出信号ph[4]和第六输出信号ph[6]来判断是否产生假锁，如果产生假锁，则将第一电压信号Vcp拉到电源电压使整个环路恢复到初态。
3.如权利要求1所述的延迟锁相环，其特征在于，所述电荷泵包括第一尾电流源lcp1、第二尾电流源lcp2、PMOS开关MP1和NMOS开关MN1，PMOS开关MP1和NMOS开关MN1都由鉴相器输出的第一电压信号Vcp控制；PMOS开关MP1的门极接鉴相器输出的第一电压信号Vcp，源极接第一尾电流源lcp1，PMOS开关MP1的漏极接NMOS开关MN1的漏极，作为输出端输出第二电压信号Vctrl；NMOS开关MN1的门极接鉴相器输出的第一电压信号Vcp，源极接第二尾电流源lcp2。
4.如权利要求1所述的延迟锁相环，其特征在于，所述可编程滤波电容包含三个电容和分别与三个电容串联的三个开关，每个电容的一端分别接电源电压VDDA，每个电容的另一端分别接一个开关，三个电容分别被与其串联的开关控制；三个开关分别接电荷泵的第二电压信号Vctrl，三个开关分别被第一多位宽数据m[2:0]控制。
5.如权利要求1所述的延迟锁相环，其特征在于，所述可编程延迟链包括6个相同的可编程延迟单元，每个可编程延迟单元包括偏置电路和延迟单元，偏置电路为延迟单元提供所需要的偏置电压信号Vbp与Vbn；第二电压信号Vctrl通过控制偏置单元来控制延迟单元的偏置电压，进而控制延迟单元的延迟时间。
6.如权利要求5所述的延迟锁相环，其特征在于，所述可编程延迟单元中的偏置电路包含2个PMOS晶体管和2个NMOS晶体管；2个PMOS晶体管组成一个电流镜，产生偏置电压Vbp；第二电压信号Vctrl接在其中一个NMOS晶体管的门极，另一个NMOS晶体管连结成一个二极管，作为负载，产生偏置电压Vbn；2个PMOS晶体管的漏极分别与2个NMOS晶体管的漏极连接。
7.如权利要求5所述的延迟锁相环，其特征在于，所述每一个延迟单元包括两个可控尾电流源、两端分别接一个可控尾电流源的反相器和接反相器的输出端的负载电容；第二多位宽数据ITC[2:0]控制可编程延迟单元的两个可控尾电流源的尾电流大小，第三多位宽数据C[2:0]控制反相器的负载电容大小；反相器的负载电容包含三个电容和分别与三个电容串联的三个开关，每个电容的一端分别接电源电压VDDA，每个电容的另一端分别接一个开关，三个电容分别被与其串联的开关控制；三个开关分别接延迟单元的输出端OUT，三个开关分别被第三多位宽数据C[2:0]控制。
8.如权利要求7所述的延迟锁相环，其特征在于，所述每个可控尾电流源包括三个电流源和分别与三个电流源串联的三个开关；三个尾电流源分别被可控尾电流源的三个开关控制；第二多位宽数据ITC[2:0]控制可控尾电流源的三个开关。
9.如权利要求2所述的延迟锁相环，其特征在于，所述启动控制器包括一个异或门、一个D触发器和一个PMOS晶体管MP2；异或门的输入是可编程延迟链的第四输出信号ph[4]和第六输出信号ph[6]，异或门的输出连接到D触发器的数据输入端，D触发器的时钟输入端的输入是输入参考信号CLKIN，D触发器的输出连接到PMOS晶体管MP2的门极，PMOS晶体管MP2的漏极接电荷泵的第二电压信号Vctrl，PMOS晶体管的源极接电源电压。
10.一种时钟系统，其特征在于，所述时钟系统包括权利要求1至9任一项所述的延迟锁相环。
11.一种通信设备，其特征在于，所述通信设备包括权利要求10所述的时钟系统。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112073059A (zh) * | 2020-08-27 | 2020-12-11 | 灿芯半导体(上海)有限公司 | 一种dll电路 |
| CN115173837A (zh) * | 2022-08-09 | 2022-10-11 | 无锡飞龙九霄微电子有限公司 | 一种产生高延迟的电路及装置 |
| CN116455389A (zh) * | 2023-06-13 | 2023-07-18 | 中科海高(成都)电子技术有限公司 | 延迟调节方法及装置、锁定指示方法及装置、电子设备 |
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Cited By (5)
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|---|---|---|---|---|
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| CN112073059B (zh) * | 2020-08-27 | 2023-11-21 | 灿芯半导体(上海)股份有限公司 | 一种dll电路 |
| CN115173837A (zh) * | 2022-08-09 | 2022-10-11 | 无锡飞龙九霄微电子有限公司 | 一种产生高延迟的电路及装置 |
| CN116455389A (zh) * | 2023-06-13 | 2023-07-18 | 中科海高(成都)电子技术有限公司 | 延迟调节方法及装置、锁定指示方法及装置、电子设备 |
| CN116455389B (zh) * | 2023-06-13 | 2023-09-08 | 中科海高(成都)电子技术有限公司 | 延迟调节方法及装置、锁定指示方法及装置、电子设备 |
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