CN112073059A - 一种dll电路 - Google Patents

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Abstract

本发明公开了一种DLL电路，包括：依次串接并形成环路的PD、CP、LPF和VCDL，还包括：让外部控制电压信号给所述LPF的电容充电，拉动VCTRL线的初始状态到延迟小于1Tclk的范围的模拟自起动电路；在所述模拟自起动电路稳定后，用于判断延迟是在1/2Tclk内还是在1/2Tclk和1Tclk之间的假锁保护电路。本发明不需要数字电路的配合，实现简单，没有附加硬件，不人为引人抖动，节约芯片面积和功耗。

Description

一种DLL电路
技术领域
本发明涉及DLL(延迟锁相环，Delay—locked Loop)电路。
背景技术
随着电路设计集成度的提高和更高速的应用，对于低噪声，高精度的时钟要求越来越强烈。一般的相位插值器中常常需要用到四相位时钟，正交的四相位时钟一般有如下几种产生方法：偶数阶的环形锁相环(ring-PLL),常用于5GHz以下的时钟电路中；LC tankVCO(由电感电容控制的正交电压控制振荡器)直接产生正交时钟用于高频电路中，但缺点是面积过大，功耗大；或者用LC tank VCO产生的时钟作为延迟锁相环输入去产生四相位时钟。DLL技术是在PLL技术上改进得到的，现在被广泛应用于时序领域中。它继承了PLL电路的锁相技术，但去掉了PLL(锁相环)电路内的振荡器部分，取而代之的是一根延迟量可控制的延迟线。相比于PLL，DLL有它固有的优点：一阶系统，天然稳定；没有PLL的噪声积累；锁定时间更快；易于集成。
传统的DLL电路结构如下图2、3所示。它由四个主要模块组成，鉴相器(phasedetector,简称PD)，电荷泵(charge pump,简称CP)，环路滤波器(low pass filter,简称LPF)，压控延迟线(voltage control delay line,简称VCDL)。0度相位的时钟信号CK0通过VCDL进行延迟复制(delay propagate),输出360度相位的时钟信号CK360与0度相位的时钟信号CK0进行比较，相位差直接通过CP去控制LPF,让系统自动锁定。
如下图4显示了传统DLL工作的几种状态，其中的normal work1(正常工作状态1)和normal work2(正常工作状态2)都是DLL的正常工作状态，在这两种初始状态下，DLL都会锁定到1Tclk(相对输入时钟延迟一个时钟周期)的地方。但是如果初始状态不在大于1/2Tclk到小于3/2Tclk的地方，DLL就会锁定到Tclk的倍数周期上，就会进入失锁状态。如果初始的电压控制延迟单元的延迟(VCDL delay)小于0.5Tclk,即系统的初始状态在falselock1(图中假锁状态1)的地方，那么经过PD，DLL系统中的PD电路会判断出延迟过大，会引发电荷泵进入充电状态，那么滤波器的控制电压会一直往上升，直到达到电荷泵的充电极限，系统锁定到CK360接近CK0，即输出接近输入，而不是一个时钟周期的延迟；如果延迟是大于1.5Tclk，即系统的初始状态在false lock2(图中假锁状态2)的地方，那么经过PD，DLL系统中的PD电路会判断出延迟过小，会引发电荷泵进入放电状态，那么滤波器的控制电压会一直往下降，直到CK360锁定到2Tclk的地方。图中，Normal Work range表示正常工作范围。
为了克服这个问题，有方案提出了数字配合起动电路控制DLL的结构，即让系统配置VCTRL(电压控制延迟线)到不同的起动状态，让数字计数器去数延迟周期，如果延迟周期在合理的范围里，就选择目前的起动配置。然而数字DLL由于用不连续的延迟跳变(delaystep)，所以在时钟上会引入量化噪声，这个缺陷是高速电路所不能接受的。另外，为了选择出一个合适的delay,数字电路通常要花费极大的运算力，整个DLL电路会及其复杂，浪费芯片的面积和功耗。
发明内容
本发明的目的在于提供一种DLL电路，不需要数字电路的配合，实现简单，没有附加硬件，不人为引人抖动，节约芯片面积和功耗。
实现上述目的的技术方案是：
一种DLL电路，包括：依次串接并形成环路的PD、CP、LPF和VCDL，还包括：
让外部控制电压信号给所述LPF的电容充电，拉动VCTRL的初始状态到延迟小于1Tclk的范围的模拟自起动电路；以及
在所述模拟自起动电路稳定后，用于判断延迟是在1/2Tclk内还是在1/2Tclk和1Tclk之间的假锁保护电路。
优选的，所述PD的一个输入端接入0度相位的时钟信号CK0，另一个输入端连接所述VCDL的输出端，两个输出端连接所述CP的两个输入端；
所述VCDL的输入端接入0度相位的时钟信号CK0，所述VCDL的输出端输出360度相位的时钟信号CK360；
所述CP的输出端输出延迟锁相环的开环启用信号给所述LPF的输入端；
所述LPF的输出端输出VCTRL信号给所述VCDL的控制端。
优选的，所述模拟自起动电路的输入端接入外部控制电压信号，输出端连接所述LPF的输入端。
优选的，所述假锁保护电路的两个输入端分别接入0度相位的时钟信号CK0和所述VCDL的输出360度相位的时钟信号CK360；
所述假锁保护电路的控制端接入所述CP的延迟锁相环的开环启用信号；
所述假锁保护电路的输出端输出DLL的电压控制延迟线的下拉信号给一个NMOS管的栅极，该NMOS管的源极接地，漏极连接所述CP的输出端。
优选的，所述假锁保护电路包括DFFRX(D类型的触发器，其初始值被设置为0)，该DFFRX的两输入端分别通过缓冲器接入0度相位的时钟信号CK0和360度相位的时钟信号CK360；
所述DFFRX的控制端通过反相器接入延迟锁相环的开环启用信号；
所述DFFRX的输出端输出DLL的电压控制延迟线的下拉信号。
本发明的有益效果是：本发明在传统的DLL电路结构上，加入模拟自起动电路和假锁保护电路，让外部控制电压给LPF的电容充电，拉动VCTRL线的初始状态到延迟小于1Tclk的范围。并在模拟自起动电路稳定后，在DLL闭环开始工作后，去判断VCDL的延迟是处在1/2Tclk内还是1/2Tclk到1Tclk之间，如果小于1/2Tclk,通过下拉电流进行快放电，增加延迟，直到延迟时间大于1/2Tclk,DLL环路正常工作。整个过程控制电路简单，不需要数字电路的配合，没有附加硬件，不人为引人抖动，能节约芯片面积和功耗。
附图说明
图1是本发明的DLL电路的电路图；
图2是现有技术中DLL电路的电路图；
图3是现有技术中DLL电路时钟信号示意图；
图4是现有技术中DLL电路假锁状态的示意图；
图5是本发明的DLL电路的VCDL延迟时间在1/2Tclk到1Tclk之间的锁定状态示意图；
图6是本发明的DLL电路的VCDL延迟时间小于1/2Tclk的锁定状态示意图；
图7是本发明中假锁保护电路的具体电路图；
图8是本发明中假锁保护电路的输出与VCDL延迟之间的关系示意图。
具体实施方式
下面将结合附图对本发明作进一步说明。
请参阅图1，本发明DLL电路，包括：PD 1、CP 2、LPF 3、VCDL 4、模拟自起动电路(start_up)5和假锁保护电路(false lock protect)6。
PD 1、CP 2、LPF 3、VCDL 4依次串接并形成环路。具体地，PD 1的一个输入端接入0度相位的时钟信号CK0，另一个输入端连接VCDL 4的输出端，两个输出端连接CP 2的两个输入端。VCDL 4的输入端接入0度相位的时钟信号CK0，VCDL 4的输出端输出360度相位的时钟信号CK360。CP 2的输出端输出信号DLL＿loopen(延迟锁相环的开环启用信号：当DLL_loopen＝1时，延迟锁相环处于开环状态，反之，延迟锁相环处于闭环状态，系统正常工作)给LPF 3的输入端。LPF 3的输出端输出VCTRL(电压控制延迟线)信号给VCDL 4的控制端。
模拟自起动电路5让外部控制电压信号DLL_ref_sel给LPF 3的电容充电，拉动VCTRL的初始状态到延迟小于1Tclk的范围。模拟自起动电路5的输入端接入外部控制电压信号DLL_ref_sel，输出端连接LPF 3的输入端。
假锁保护电路6在模拟自起动电路5稳定后，用于判断延迟是在1/2Tclk内还是在1/2Tclk和1Tclk之间。
假锁保护电路6的两个输入端分别接入0度相位的时钟信号CK0和VCDL 4的输出360度相位的时钟信号CK360。假锁保护电路6的控制端接入CP 2的输出信号DLL＿loopen。假锁保护电路6的输出端输出信号DLL_force_dn(DLL的电压控制延迟线的下拉信号，当DLL_force_dn＝1时，DLL延迟控制线的快放电通路导通，VCTRL信号进入快放电状态)给一个NMOS管NM的栅极，该NMOS管NM的源极接地，漏极连接CP 2的输出端。
如图7所示，假锁保护电路6包括DFFRX，该DFFRX的两输入端分别通过缓冲器接入0度相位的时钟信号CK0和360度相位的时钟信号CK360；DFFRX的控制端通过反相器接入延迟锁相环的开环启用信号；DFFRX的输出端输出DLL的电压控制延迟线的下拉信号。
DLL的正常工作范围是VCTRL的控制信号让初始delay(延迟)在1/2Tclk-3/2Tclk的情况下，但是由于设计中工艺角的问题，最长延迟和最短延迟的差别常常在4倍左右，所以如果我们把初始值的Vctrl设置到最慢工艺角小于3/2Tclk的情况下，那么最快工艺角在同样的Vctrl设置下就很容易跑到延迟小于1/2Tclk的位置，从而引起失锁。
本发明最重要的部分是解决把Vctrl初始值的最慢工艺脚设置到小于1Tclk的范围，那么只要解决最快工艺角在Vctrl的初始设定时延迟小于1/2Tclk造成的假锁问题。
如图8所示，DFFRX(QN的初始值设置为0)。在系统刚初始化时，DLL_loopen处于关闭状态，系统让Vctrl稳定到固定的Vctrl值上。那么DLL_loopenb取反为1，DFFRX处于reset(系统复位)状态，DLL_force_dn输出为0，其控制的下拉的快放电路径是关闭的。当DLL_loopen开始工作时，Vctrl不再由外部电压控制，CK360采样CK0,如果CK360采出的值是1，那么代表CK360相对于CK0的延迟小于1/2Tclk,那么DLL_force_dn控制的快放电的下拉路径导通，Vctrl处于快放电状态，所以CK360相对于CK0的延迟增加，直到CK360采样CK0,采出的值是0，那么DLL_force_dn控制的快放电的下拉路径关闭，此时代表CK360相对于CK0的延迟是大于1/2Tclk，DLL loop正常工作。
图1、2、3中，CK0表示DLL的系统输入信号(0度相位的时钟信号)，CK90表示相位相对于CK0延迟90度的信号，即延迟1/4时钟周期，CK180表示相位相对于CK0延迟180度的信号，即延迟1/2时钟周期，CK270表示相位相对于CK0延迟270度的信号，即延迟3/4时钟周期，CK360表示相位相对于CK0延迟360度的信号，即刚好延迟1个时钟周期。DLL_loopenb表示DLL_loopen功能相反的含义；T表示时钟周期。
工作原理如下：
扫描VCDL 4在不同PVT(process/voltage/temperature，即芯片在不同的工艺下，有通常工艺角，慢工艺角，快工艺角；芯片工作在不同的工作电压下和不同的工作温度下)下的工作状态，得到延迟时间小于1Tclk时VCTRL的电压范围。让DLL环路断开，通过信号DLL_ref_sel给DLL的LPF 3充电，一直冲到VCTRL让VCDL的延迟工作时间小于1Tclk。如下图5、6，给出了150us的稳定时间。让DLL环路接上，这时会出现两种工作状态：VCDL延迟时间小于1/2Tclk和VCDL延迟时间在1/2Tclk到1Tclk之间。图5、6中，DLL_pdn是让DLL环路处于工作或者不工作状态的控制信号，一般情况下，设计者会先让DLL_pdn处于不工作的状态(即DLL_pdn＝1)来给相关寄存器设初始值，然后再让DLL_pdn＝0,让DLL系统处于工作状态；Tdll_lock指DLL_pdn＝1后等待150us，让Tdll_lock设为1，这时候DLL环路正常工作；Tdll_stable,指在Tdll_lock＝1后再等待100us，我们认为DLL系统输出的信号可以给下级电路使用。
VCDL延迟时间在1/2Tclk到1Tclk之间，工作状态如图5，本身的起动设定正好让DLL环路进入正常工作范围。假锁保护电路6判断出信号DLL_force_dn为0，NMOS管(下拉电流管)NM关闭，VCTRL一直处于放电状态，直到360度相位的时钟信号CK360锁定到1Tclk的位置上。
VCDL延迟时间在小于1/2Tclk的地方，工作状态如图6，本身的起动设定正好让DLL环路进入失锁范围。这时假锁保护电路6会判断出信号DLL_force_dn为1，NMOS管NM打开，设计中下拉电流值大于CP 2的充电电流，VCTRL一直处于快放电状态，VCDL 4延迟变大，当VCDL延迟超过1/2Tclk时，假锁保护电路6会判断出信号DLL_force_dn为0，NMOS管NM关闭，后续放电状态与图5相同。整个过程控制电路简单，不需要数字电路的配合，没有附加硬件，不人为引人抖动，节约芯片面积和功耗。
以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各权利要求所限定。

Claims (5)

1.一种DLL电路，包括：依次串接并形成环路的PD、CP、LPF和VCDL，其特征在于，还包括：
让外部控制电压信号给所述LPF的电容充电，拉动VCTRL的初始状态到延迟小于1Tclk的范围的模拟自起动电路；以及
在所述模拟自起动电路稳定后，用于判断延迟是在1/2Tclk内还是在1/2Tclk和1Tclk之间的假锁保护电路。
2.根据权利要求1所述的DLL电路，其特征在于，所述PD的一个输入端接入0度相位的时钟信号CK0，另一个输入端连接所述VCDL的输出端，两个输出端连接所述CP的两个输入端；
所述VCDL的输入端接入0度相位的时钟信号CK0，所述VCDL的输出端输出360度相位的时钟信号CK360；
所述CP的输出端输出延迟锁相环的开环启用信号给所述LPF的输入端；
所述LPF的输出端输出VCTRL信号给所述VCDL的控制端。
3.根据权利要求1所述的DLL电路，其特征在于，所述模拟自起动电路的输入端接入外部控制电压信号，输出端连接所述LPF的输入端。
4.根据权利要求2所述的DLL电路，其特征在于，所述假锁保护电路的两个输入端分别接入0度相位的时钟信号CK0和所述VCDL的输出360度相位的时钟信号CK360；
所述假锁保护电路的控制端接入所述CP的延迟锁相环的开环启用信号；
所述假锁保护电路的输出端输出DLL的电压控制延迟线的下拉信号给一个NMOS管的栅极，该NMOS管的源极接地，漏极连接所述CP的输出端。
5.根据权利要求4所述的DLL电路，其特征在于，所述假锁保护电路包括DFFRX，该DFFRX的两输入端分别通过缓冲器接入0度相位的时钟信号CK0和360度相位的时钟信号CK360；
所述DFFRX的控制端通过反相器接入延迟锁相环的开环启用信号；
所述DFFRX的输出端输出DLL的电压控制延迟线的下拉信号。
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