CN104113342A - 用于高速数模转换器的高速数据同步电路 - Google Patents

Abstract

本发明提供了一种用于高速数模转换器的高速数据同步电路，包括延迟锁相环、动态锁存比较模块、D触发模块和相位选择模块。延迟锁相环将与输入数据同步的输入时钟信号转换为8个输出时钟信号；相位选择模块检测输入时钟信号和数模转换器的内核时钟信号的相位差，并根据该相位差从8个输出时钟信号中选择一输出时钟信号；D触发模块包括：第一级D触发器；第二级D触发器，利用相位选择模块选择的输出时钟信号；第三级D触发器，利用内核时钟锁存第三输出数据和第四输出数据，使得外部输入时钟域的输入数据被同步到内核时钟域。本发明将外部时钟域的输入数据准确地同步到数模转换器内核时钟域。

Description

用于高速数模转换器的高速数据同步电路

技术领域

本发明涉及数模转换技术领域，尤其涉及一种用于高速数模转换器的高速数据同步电路。

背景技术

高速数模转换器广泛应用于无线通信和雷达系统，其分辨率和采样速率不断的向前发展，GHz采样的高分辨率数模转换器已经开始在软件无线电、LTE、DDS等系统中获得了广泛应用。对GHz采样的高分辨率数模转换器来说，由PCB板级提供的高速时钟和数据不同步的问题也越来越突出，所以GHz采样高分辨率数模转换器的同步电路设计已成为核心设计问题之一。

利用输入时钟信号锁存输入数据，由于数模转换器内核时钟和外部时钟具有不确定的相位关系，直接利用数模转换器内核时钟将外部时钟域的数据同步到数模转换器内核时钟域，可能会出现亚稳态，引起数据输入的误码，恶化数模转换器的性能。

发明内容

本发明的主要目的在于提供一种高速数模转换器的高速数据同步电路，以将外部时钟域的输入数据准确地同步到数模转换器内核时钟域。

为了达到上述目的，本发明提供了一种用于高速数模转换器的高速数据同步电路，包括延迟锁相环、动态锁存比较模块、D触发模块和相位选择模块，其中，

所述延迟锁相环，用于将与输入数据同步的输入时钟信号转换为8个输出时钟信号，每相邻的两所述输出时钟信号之间的相位差为45度；

所述动态锁存比较模块，包括：

第一动态锁存比较器，用于利用与所述输入时钟信号相位差为90度的输出时钟信号，锁存所述输入数据，输出第一锁存数据；

以及，第二动态锁存比较器，用于利用与所述输入时钟信号相位差为270度的输出时钟信号，锁存所述输入数据，输出第二锁存数据；

所述相位选择模块，用于检测所述输入时钟信号和数模转换器的内核时钟信号的相位差，并根据该相位差从所述8个输出时钟信号中选择一输出时钟信号；

所述D触发模块包括：

第一级D触发器，用于利用所述延迟锁相环输出的与所述输入时钟信号相位差为180度和360度的时钟信号，对并行的所述第一锁存数据和所述第二锁存数据进行锁存，输出并行的第一输出数据和第二输出数据；

第二级D触发器，用于利用所述相位选择模块选择的输出时钟信号，锁存所述第一输出数据和所述第二输出数据，输出并行的第三输出数据和第四输出数据；

以及，第三级D触发器，用于利用所述内核时钟锁存所述第三输出数据和所述第四输出数据，输出第五输出数据和第六输出数据，以使得外部输入时钟域的所述输入数据被同步到内核时钟域。

实施时，所述第一锁存数据的数据率和所述第二锁存数据的数据率为所述输入数据的数据率的一半。

实施时，所述第一动态锁存比较器的结构和所述第二动态锁存比较器的结构相同；

所述第一动态锁存比较器包括求值NMOS晶体管，第一差分输入NMOS晶体管、第二差分输入NMOS晶体管、第一预充电PMOS晶体管、第二预充电PMOS晶体管以及一对交叉耦合的反相器；

所述求值NMOS晶体管的栅极、所述第一预充电PMOS晶体管的栅极和所述第二预充电PMOS晶体管的栅极接入时钟信号；

所述求值NMOS晶体管，源极接地，漏极与所述第一差分输入NMOS晶体管的源极连接；

所述第一差分输入NMOS晶体管，栅极接入正相输入信号，源极与所述第二差分输入NMOS晶体管的源极连接；

所述第二差分输入NMOS晶体管，栅极接入反相输入信号；

所述一对交叉耦合的反相器包括第一反相NMOS晶体管、第二反相NMOS晶体管、第一反相PMOS晶体管和第二反相PMOS晶体管；

所述第一反相NMOS晶体管，栅极与所述第二反相NMOS晶体管的漏极连接，源极与所述第一差分输入NMOS晶体管的漏极连接，漏极与所述第一反相PMOS晶体管的漏极连接；

所述第二反相NMOS晶体管，栅极与所述第一反相NMOS晶体管的漏极连接；

所述第一反相PMOS晶体管，栅极与所述第一反相NMOS晶体管的栅极连接，源极接入高电平输出端；

所述第二反相PMOS晶体管，栅极与所述第二反相NMOS晶体管的栅极连接，漏极与所述第二反相NMOS晶体管的漏极连接，源极接入高电平输出端；

所述第一预充电PMOS晶体管，源极接入高电平输出端，漏极与所述第二反相NMOS晶体管的栅极连接；

所述第二预充电PMOS晶体管，源极接入高电平输出端，漏极与所述第一反相NMOS晶体管的栅极连接；

所述第一反相NMOS晶体管的漏极输出正相输出信号；

所述第二反相NMOS晶体管的漏极输出反相输出信号。

实施时，所述延迟锁相环包括鉴相器、电荷泵、低通滤波器、锁定检测器、偏置产生电路，以及依次连接的第一级延迟单元、第二级延迟单元、第三级延迟单元、第四级延迟单元、第五级延迟单元和第六级延迟单元；

正输入时钟信号和负输入时钟信号输入所述第一级延迟单元；

所述鉴相器，用于检测参考时钟信号和反馈时钟信号的相位差，产生上升控制信号和下降控制信号；

所述参考时钟信号为所述第一级延迟单元的正输出时钟信号，所述反馈时钟信号为所述第五级延迟单元的负输出时钟信号；

所述延迟锁相环的8个输出时钟信号分别为所述第二级延迟单元的正输出时钟信号、所述第二级延迟单元的负输出时钟信号、第三级延迟单元的正输出时钟信号、所述第三级延迟单元的负输出时钟信号、第四级延迟单元的正输出时钟信号、所述第四级延迟单元的负输出时钟信号、第五级延迟单元的正输出时钟信号和所述第五级延迟单元的负输出时钟信号；

所述低通滤波器包括相互连接的开关晶体管和电容；

所述电荷泵的输出端通过所述电容接地；

所述锁定检测器，用于打开所述开关晶体管，使得控制线的电压上拉到高电平；所述控制线与所述电荷泵的输出端连接的线路；

所述电荷泵，用于将所述上升控制信号和所述下降控制信号转换为流过所述电容的电流，输出控制电压；当所述上升控制信号为高电平时，所述控制电压升高，电压控制延迟线的延迟减少；当所述下降控制信号为高电平时，所述控制电压降低，电压控制延迟线的延迟增加；

所述偏置产生电路，用于根据所述电荷泵输出的控制电压，为所述第一级延迟单元、所述第二级延迟单元、所述第三级延迟单元、所述第四级延迟单元、所述第五级延迟单元和所述第六级延迟单元提供正偏置电压和负偏置电压。

实施时，所述相位选择模块包括：

相位检测电路，用于所述输入时钟信号和数模转换器的内核时钟信号的相位差；

控制逻辑电路，用于通过该相位差发出控制信号；

选择器，用于根据该相位差从所述8个输出时钟信号中选择一输出时钟信号。

与现有技术相比，本发明所述的高速数模转换器的高速数据同步电路首先由动态锁存比较模块锁存外部输入的数据，然后经过三级D触发器同步到数模转换器内核时钟域；延迟锁相环锁定外部输入时钟并产生八个不同相位的时钟信号，根据数模转换器内核时钟与外部输入时钟的相位关系，控制相位选择模块选择合适的时钟信号触发动态锁存比较模块和D触发器，将外部时钟域的输入数据同步到数模转换器内核时钟域。

附图说明

图1是本发明实施例所述的高速数模转换器的高速数据同步电路的结构框图；

图2是本发明所述的高速数模转换器的高速数据同步电路包括的锁存比较器的实施例的电路图；

图3是本发明所述的高速数模转换器的高速数据同步电路包括的延迟锁相环的实施例的结构框图；

图4是本发明实施例所述的高速数模转换器的高速数据同步电路的工作时序图。

具体实施方式

本发明实施例所述的用于高速数模转换器的高速数据同步电路将外部时钟域的输入数据准确地同步到数模转换器内核时钟域，具有精度高及实现简单等优点。

如图1所示，本发明实施例所述的用于高速数模转换器的高速数据同步电路，包括延迟锁相环11、动态锁存比较模块12、D触发模块和相位选择模块，其中，

所述延迟锁相环11，用于将与输入数据同步的输入时钟信号转换为8个输出时钟信号，每相邻的两所述输出时钟信号之间的相位差为45度；

所述动态锁存比较模块12，包括：

第一动态锁存比较器，用于利用与所述输入时钟信号相位差为90度的输出时钟信号，锁存所述输入数据，输出第一锁存数据；

以及，第二动态锁存比较器，用于利用与所述输入时钟信号相位差为270度的输出时钟信号，锁存所述输入数据，输出第二锁存数据；

所述相位选择模块13，用于检测所述输入时钟信号和数模转换器的内核时钟信号的相位差，并根据该相位差从所述8个输出时钟信号中选择一输出时钟信号；

所述D触发模块包括：

第一级D触发器141，用于利用所述延迟锁相环11输出的与所述输入时钟信号相位差为180度和360度的时钟信号，对并行的所述第一锁存数据和所述第二锁存数据进行锁存，输出并行的第一输出数据和第二输出数据；

第二级D触发器142，用于利用所述相位选择模块13选择的输出时钟信号，锁存所述第一输出数据和所述第二输出数据，输出并行的第三输出数据和第四输出数据；

以及，第三级D触发器143，用于利用所述内核时钟锁存所述第三输出数据和所述第四输出数据，输出第五输出数据和第六输出数据，以使得外部输入时钟域的所述输入数据被同步到内核时钟域。

本发明实施例所述的用于高速数模转换器的高速数据同步电路首先由动态锁存比较模块锁存外部输入的数据，然后经过三级D触发器同步到数模转换器内核时钟域；延迟锁相环锁定外部输入时钟并产生八个不同相位的时钟信号，根据数模转换器内核时钟与外部输入时钟的相位关系，控制相位选择模块选择合适的时钟信号触发动态锁存比较模块和D触发器，将外部时钟域的输入数据同步到数模转换器内核时钟域。

在该实施例中，所述动态锁存比较模块用来接收高速输入数据，其时钟由延迟锁相环提供；

所述相位选择模块用来根据延迟锁相环的输出时钟与数模转换器内核时钟的相位关系，选择延迟锁相环的八个输出时钟中合适的时钟信号来触发D触发器；

所述D触发器利用时钟上升沿锁存数据，共有三级，第一级和第二级的触发时钟由延迟锁相环提供，第三级触发时钟为DAC（数模转换器）内核时钟；

对于每一位的数据接收采用两个动态锁存比较器，锁存时钟的相位相差180度，采用2倍抽取的方式，输入数据率降为原始数据率的0.5倍。

即所述第一锁存数据的数据率和所述第二锁存数据的数据率为所述输入数据的数据率的一半。本发明实施例采用两个锁存比较器接收一位数据而产生两路并行数据，是为了降低输入的数据率(降为原来的0.5倍)，降低了时钟约束，增大了时钟周期(增大到原来的2倍)，提高了电路容忍误差的能力。

在具体实施时，所述第一动态锁存比较器的结构和所述第二动态锁存比较器的结构相同。

如图2所示，所述第一锁存比较器和所述第二锁存器分别包括求值NMOS（N-Mental-Oxide-Semiconductor，N型金属-氧化物-半导体）晶体管N1，第一差分输入NMOS晶体管N2、第二差分输入NMOS晶体管N3、第一预充电PMOS（P-Mental-Oxide-Semiconductor，P型金属-氧化物-半导体）管P1、第二预充电PMOS晶体管P2以及一对交叉耦合的反相器；

所述求值NMOS晶体管N1的栅极、所述第一预充电PMOS晶体管P1的栅极和所述第二预充电PMOS晶体管P2的栅极接入时钟信号CLK；

所述求值NMOS晶体管N1，源极接地，漏极与所述第一差分输入NMOS晶体管N2的源极连接；

所述第一差分输入NMOS晶体管N2，栅极接入正相输入信号Vin_P，源极与所述第二差分输入NMOS晶体管N3的源极连接；

所述第二差分输入NMOS晶体管N3，栅极接入反相输入信号Vin_N；

所述一对交叉耦合的反相器包括第一反相NMOS晶体管N4、第二反相NMOS晶体管N5、第一反相PMOS晶体管P3和第二反相PMOS晶体管P4；

所述第一反相NMOS晶体管N4，栅极与所述第二反相NMOS晶体管N5的漏极连接，源极与所述第一差分输入NMOS晶体管N2的漏极连接，漏极与所述第一反相PMOS晶体管P3的漏极连接；

所述第二反相NMOS晶体管N5，栅极与所述第一反相NMOS晶体管N4的漏极连接；

所述第一反相PMOS晶体管P3，栅极与所述第一反相NMOS晶体管N4的栅极连接，源极接入高电平输出端VDD；

所述第二反相PMOS晶体管P4，栅极与所述第二反相NMOS晶体管N5的栅极连接，漏极与所述第二反相NMOS晶体管N5的漏极连接，源极接入高电平输出端VDD；

所述第一预充电PMOS晶体管P1，源极接入高电平输出端VDD，漏极与所述第二反相NMOS晶体管N5的栅极连接；

所述第二预充电PMOS晶体管P2，源极接入高电平输出端VDD，漏极与所述第一反相NMOS晶体管N4的栅极连接；

所述第一反相NMOS晶体管N4的漏极输出正相输出信号Vout_P；

所述第二反相NMOS晶体管的漏极输出反相输出信号Vout_N。

在时钟低电平阶段，N1关断，从而保证差分输入不会影响到输出，P1和P2打开使得Vout_P和Vout_N被上拉至VDD，此时为复位状态，即图4中的RESET。在时钟的上升沿，P1和P2关断，N1导通，差分输入对N2和N3有效，输入信号之间的差在输出节点上被放大。交叉耦合的一对反相器根据输入值翻转到它的一个稳定值，即输出被保持。

如图3所示，所述延迟锁相环包括鉴相器31、电荷泵32、低通滤波器、锁定检测器34、偏置产生电路35和电压控制延迟线；

所述电压控制延迟线包括依次连接的第一级延迟单元361、第二级延迟单元362、第三级延迟单元363、第四级延迟单元364、第五级延迟单元365和第六级延迟单元366；

正输入时钟信号和负输入时钟信号输入所述第一级延迟单元361；

所述鉴相器31，用于检测参考时钟信号和反馈时钟信号的相位差，产生上升控制信号UP和下降控制信号DN；

所述参考时钟信号为所述第一级延迟单元361的正输出时钟信号，所述反馈时钟信号为所述第五级延迟单元365的负输出时钟信号；

所述延迟锁相环的8个输出时钟信号分别为所述第二级延迟单元362的正输出时钟信号、所述第二级延迟单元362的负输出时钟信号、第三级延迟单元363的正输出时钟信号、所述第三级延迟单元363的负输出时钟信号、第四级延迟单元364的正输出时钟信号、所述第四级延迟单元364的负输出时钟信号、第五级延迟单元365的正输出时钟信号和所述第五级延迟单元365的负输出时钟信号；

所述低通滤波器包括相互连接的开关晶体管K和电容C；

所述电荷泵32的输出端通过所述电容C接地；

所述锁定检测器35，用于打开所述开关晶体管K，使得控制线的电压上拉到高电平VDD；所述控制线与所述电荷泵32的输出端连接的线路；

所述电荷泵32，用于将所述上升控制信号UP和所述下降控制信号DN转换为流过所述电容C的电流，输出控制电压；当所述上升控制信号UP为高电平时，所述控制电压升高，电压控制延迟线的延迟减少；当所述下降控制信号DN为高电平时，所述控制电压降低，电压控制延迟线的延迟增加；

所述偏置产生电路35，用于根据所述电荷泵32输出的控制电压，为所述第一级延迟单元361、所述第二级延迟单元362、所述第三级延迟单元363、所述第四级延迟单元364、所述第五级延迟单元365和所述第六级延迟单元366提供正偏置电压V_PBIAS和负偏置电压V_NBIAS。

如图3所示的延迟锁相环在工作时，鉴相器检测参考时钟信号和反馈时钟信号的相位差，产生上升控制信号UP和下降控制信号DN。为了能够避免鉴相死区存在，在复位信号产生的路径增加延迟时间，得到一个较宽的UP和DN。电荷泵的功能是将鉴相器的输出转换为流过低通滤波器的电流，产生电压。当UP为高，电流充电输出节点，输出电容的电压升高，电压控制延迟线的延迟减少。当DN信号为高，电流源放电输出节点，输出电容的电压降低，电压控制延迟线的延迟增加。电压控制延迟线采用六级延迟单元，每一级延迟单元的输出时钟为差分时钟。第一级延迟单元和最后一级延迟单元作为dummy（冗余）单元，使中间四级延迟单元的延迟一样。本设计中选用中间四级差分延迟单元产生8个时钟相位，将第五级延迟单元的反相输出时钟反馈回鉴相器，与第一级延迟单元的正相输出时钟进行相位比较，最终对齐两个时钟输出，得到八个相邻相位差为45度的输出时钟。

在图3中，CLK_REF_P标示正相参考时钟信号，CLK_REF_N标示反相参考时钟信号。

第一级和最后一级延迟单元作为dummy（冗余）单元，每一级延迟单元的输出时钟为差分时钟，即相位差为180度。第五级延迟单元的反相输出时钟与第一级延迟单元的正相输出时钟对齐。以第一级延迟单元的正相输出时钟的相位为参考相位，则第二级延迟单元的正相输出时钟Clk1和反相输出时钟Clk5的相位分别为45度和225度；第三级延迟单元的正相输出时钟Clk2和反相输出时钟Clk6的相位分别为90度和270度；第四级延迟单元的正相输出时钟Clk3和反相输出时钟Clk7的相位分别为135度和315度；第五级延迟单元的正相输出时钟Clk4和反相输出时钟Clk0的相位分别为180度和360度(即0度)。

当发生谐波锁定时，所述锁定检测器34的检测输出信号为0，此时电压控制延迟线的延迟时间最小，然后所述锁定检测器34的检测输出信号变为1，延迟锁相环从最短延迟时间重新开始锁定外部输入时钟，达到一个延迟时钟周期。

利用鉴相器检测输入时钟信号和DAC内核时钟的相位差，根据相位差并利用相位选择模块从延迟锁相环输出的八个时钟信号中选择合适的时钟信号触发D触发器。从而使下一级采用数模转换器内核时钟触发的D触发器的时序余量达到足够大，能够安全的锁存数据，而不会引起亚稳态的产生。

所述延迟锁相环的输出时钟为与输入时钟锁定对齐，输出为八个相邻相位差为45度的时钟信号。

下面结合图4详细说明本发明实施例所述的同步电路的工作过程。首先利用延迟锁相环锁定外部输入时钟信号SYN_CLK并产生8个相邻相位差为45度的输出时钟信号，将与输入时钟信号SYN_CLK相差90度和270度的两个时钟信号Clk2和Clk6输入到两路动态锁存比较器中，锁存输入数据。得到两路数据率为0.5倍原始数据率的数据DATA_A和DATA_B。接着利用与输入时钟信号相差180度和360度时钟Clk4和Clk0上升沿触发第一级D触发器，锁存动态比较器的输出数据，得到并行数据DATA_C和DATA_D。接着需要把数据同步到DAC内核时钟域。采用第二级D触发器作为缓冲，利用相位检测器检测输入时钟信号和DAC内核时钟CORE_CLK的相位差，根据相位差并利用控制逻辑电路和选择器从延迟单元产生的八个时钟中选择合适的时钟触发第二级D触发器，得到数据DATA_E和DATA_F。最后采用内核时钟触发第三级D触发器，从而锁存数据DATA_E和DATA_F，得到内核时钟域的信号DATA_G和DATA_H。数据DATA_E和DATA_F触发时钟的选择采用相位检测器，控制逻辑电路和选择器实现。为了保证前一级和下一级能够正确的锁存数据，将下一级D触发器的时钟余量设置为前一级时钟相位的±90度之内，这样下一级D触发器能够正确的锁存前一级数据。经过动态锁存比较器和三级D触发器，外部输入时钟域的数据被正确地同步到DAC内核时钟域。

在图4中，锁存比较器在时钟低电平的时候，如图2所示，P3和P4打开，将Vout_P和Vout_N上拉到VDD，此时即是复位状态RESET。在图4中，DATA(-3)到DATA2是输入数据在不同时间点的具体数据。根据时间先后，按数字大小排序，只是符号，不具备实际意义。

相位检测器用来检测DAC内核时钟与延迟锁相环的八个输出时钟的相位关系。当数据经过了动态锁存比较器和第一级D触发器之后，数据与延迟锁相环输出时钟的相位关系已经确定，因此相位检测器的输出结果即是数据与DAC内核时钟的相位关系。将数据和DAC内核时钟的安全相位设置为90度之内。当数据和DAC内核时钟相位在0度～45度之间，利用时钟Clk2触发第二级D触发器来锁存数据。当数据和DAC内核时钟相位在45度～90度之间，利用时钟Clk3触发第二级D触发器来锁存数据。当数据和DAC内核时钟相位在90度～135度之间，利用时钟Clk4触发第二级D触发器来锁存数据。当数据和DAC内核时钟相位在135度～180度之间，利用时钟Clk5触发第二级D触发器来锁存数据。当数据和DAC内核时钟相位在180度～225度之间，利用时钟Clk6触发第二级D触发器来锁存数据。当数据和DAC内核时钟相位在225度～270度之间，利用时钟Clk7触发第二级D触发器来锁存数据。当数据和DAC内核时钟相位在270度～315度之间，利用时钟Clk0触发第二级D触发器来锁存数据。当数据和DAC内核时钟相位在315度～360度之间，利用时钟Clk1触发第二级D触发器来锁存数据。之后用DAC内核时钟触发第三级D触发器就可以正确地锁存前一级的数据，而不会产生亚稳态。

在具体实施时，所述相位选择模块包括：

相位检测电路，用于所述输入时钟信号和数模转换器的内核时钟信号的相位差；

控制逻辑电路，用于通过该相位差发出控制信号；

选择器，用于根据该相位差从所述8个输出时钟信号中选择一输出时钟信号。

由于DAC内核时钟是事先不知道的，不确定的，它与输入时钟的关系也不确定，而输入数据是由输入时钟通过延迟锁相环产生的时钟来锁定的，因此DAC内核时钟与输入数据的关系也不确定，本发明实施例的目的就是找到输入数据与DAC内核时钟的相位关系，从而正确使DAC内核时钟正确锁定输入数据，不会出现亚稳态，相位选择模块所做的工作是检测DAC内核时钟与延迟锁相环时钟的相位关系，而此时输入数据经过了锁存比较器和第一级D触发器的锁定，输入数据与延迟锁相环输出时钟的相位关系已经确定，参考时序图中的DATA_A、DATA_B、DATA_C、DATA_D。因此相位选择模块实质上检测到了输入数据与DAC内核时钟的相位关系，然后选择合适的时钟触发第二级D触发器，选择的依据就是保证输入数据与内核时钟在90度的相位余量内。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (5)

1.一种用于高速数模转换器的高速数据同步电路，其特征在于，包括延迟锁相环、动态锁存比较模块、D触发模块和相位选择模块，其中，

所述延迟锁相环，用于将与输入数据同步的输入时钟信号转换为8个输出时钟信号，每相邻的两所述输出时钟信号之间的相位差为45度；

所述动态锁存比较模块，包括：

第一动态锁存比较器，用于利用与所述输入时钟信号相位差为90度的输出时钟信号，锁存所述输入数据，输出第一锁存数据；

以及，第二动态锁存比较器，用于利用与所述输入时钟信号相位差为270度的输出时钟信号，锁存所述输入数据，输出第二锁存数据；

所述相位选择模块，用于检测所述输入时钟信号和数模转换器的内核时钟信号的相位差，并根据该相位差从所述8个输出时钟信号中选择一输出时钟信号；

所述D触发模块包括：

第一级D触发器，用于利用所述延迟锁相环输出的与所述输入时钟信号相位差为180度和360度的时钟信号，对并行的所述第一锁存数据和所述第二锁存数据进行锁存，输出并行的第一输出数据和第二输出数据；

第二级D触发器，用于利用所述相位选择模块选择的输出时钟信号，锁存所述第一输出数据和所述第二输出数据，输出并行的第三输出数据和第四输出数据；

以及，第三级D触发器，用于利用所述内核时钟锁存所述第三输出数据和所述第四输出数据，输出第五输出数据和第六输出数据，以使得外部输入时钟域的所述输入数据被同步到内核时钟域。

2.如权利要求1所述的用于高速数模转换器的高速数据同步电路，其特征在于，所述第一锁存数据的数据率和所述第二锁存数据的数据率为所述输入数据的数据率的一半。

3.如权利要求2所述的用于高速数模转换器的高速数据同步电路，其特征在于，所述第一动态锁存比较器的结构和所述第二动态锁存比较器的结构相同；

所述第一动态锁存比较器包括求值NMOS晶体管，第一差分输入NMOS晶体管、第二差分输入NMOS晶体管、第一预充电PMOS晶体管、第二预充电PMOS晶体管以及一对交叉耦合的反相器；

所述求值NMOS晶体管的栅极、所述第一预充电PMOS晶体管的栅极和所述第二预充电PMOS晶体管的栅极接入时钟信号；

所述求值NMOS晶体管，源极接地，漏极与所述第一差分输入NMOS晶体管的源极连接；

所述第一差分输入NMOS晶体管，栅极接入正相输入信号，源极与所述第二差分输入NMOS晶体管的源极连接；

所述第二差分输入NMOS晶体管，栅极接入反相输入信号；

所述一对交叉耦合的反相器包括第一反相NMOS晶体管、第二反相NMOS晶体管、第一反相PMOS晶体管和第二反相PMOS晶体管；

所述第一反相NMOS晶体管，栅极与所述第二反相NMOS晶体管的漏极连接，源极与所述第一差分输入NMOS晶体管的漏极连接，漏极与所述第一反相PMOS晶体管的漏极连接；

所述第二反相NMOS晶体管，栅极与所述第一反相NMOS晶体管的漏极连接；

所述第一反相PMOS晶体管，栅极与所述第一反相NMOS晶体管的栅极连接，源极接入高电平输出端；

所述第二反相PMOS晶体管，栅极与所述第二反相NMOS晶体管的栅极连接，漏极与所述第二反相NMOS晶体管的漏极连接，源极接入高电平输出端；

所述第一预充电PMOS晶体管，源极接入高电平输出端，漏极与所述第二反相NMOS晶体管的栅极连接；

所述第二预充电PMOS晶体管，源极接入高电平输出端，漏极与所述第一反相NMOS晶体管的栅极连接；

所述第一反相NMOS晶体管的漏极输出正相输出信号；

所述第二反相NMOS晶体管的漏极输出反相输出信号。

4.如权利要求1所述的用于高速数模转换器的高速数据同步电路，其特征在于，所述延迟锁相环包括鉴相器、电荷泵、低通滤波器、锁定检测器、偏置产生电路，以及依次连接的第一级延迟单元、第二级延迟单元、第三级延迟单元、第四级延迟单元、第五级延迟单元和第六级延迟单元；

正输入时钟信号和负输入时钟信号输入所述第一级延迟单元；

所述鉴相器，用于检测参考时钟信号和反馈时钟信号的相位差，产生上升控制信号和下降控制信号；

所述参考时钟信号为所述第一级延迟单元的正输出时钟信号，所述反馈时钟信号为所述第五级延迟单元的负输出时钟信号；

所述延迟锁相环的8个输出时钟信号分别为所述第二级延迟单元的正输出时钟信号、所述第二级延迟单元的负输出时钟信号、第三级延迟单元的正输出时钟信号、所述第三级延迟单元的负输出时钟信号、第四级延迟单元的正输出时钟信号、所述第四级延迟单元的负输出时钟信号、第五级延迟单元的正输出时钟信号和所述第五级延迟单元的负输出时钟信号；

所述低通滤波器包括相互连接的开关晶体管和电容；

所述电荷泵的输出端通过所述电容接地；

所述锁定检测器，用于打开所述开关晶体管，使得控制线的电压上拉到高电平；所述控制线与所述电荷泵的输出端连接的线路；

所述电荷泵，用于将所述上升控制信号和所述下降控制信号转换为流过所述电容的电流，输出控制电压；当所述上升控制信号为高电平时，所述控制电压升高，电压控制延迟线的延迟减少；当所述下降控制信号为高电平时，所述控制电压降低，电压控制延迟线的延迟增加；

所述偏置产生电路，用于根据所述电荷泵输出的控制电压，为所述第一级延迟单元、所述第二级延迟单元、所述第三级延迟单元、所述第四级延迟单元、所述第五级延迟单元和所述第六级延迟单元提供正偏置电压和负偏置电压。

5.如权利要求1至4中任一权利要求所述的用于高速数模转换器的高速数据同步电路，其特征在于，所述相位选择模块包括：

相位检测电路，用于所述输入时钟信号和数模转换器的内核时钟信号的相位差；

控制逻辑电路，用于通过该相位差发出控制信号；

选择器，用于根据该相位差从所述8个输出时钟信号中选择一输出时钟信号。