CN115021747A - 一种延迟锁相环电路、时钟产生芯片和电子设备 - Google Patents
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Abstract
本发明公开了一种延迟锁相环电路、时钟产生芯片和电子设备，用以解决现有技术中如何以更低的开销实现延迟锁相环中防误锁功能。本发明实施例提供的延迟锁相环电路包括鉴相电路、电荷泵、环路滤波器、压控延时链和相位检测电路，由于相位检测电路在参考时钟信号的第一个上升沿到来之前，也就是电路工作之前，可以对电荷泵中的滤波电容进行充电，从而可以在电路工作之前将压控延时链的延时置于最小，进而可以避免谐波锁定，由于本发明只使用一个相位检测电路即可以避免电路的谐波锁定，因此相比于输入的时钟信号对其他各相位时钟信号进行采样来避免谐波锁定，可以降低开销。
Description
技术领域
本发明涉及锁相环技术领域，特别涉及一种延迟锁相环电路、时钟产生芯片和电子设备。
背景技术
随着数字和数模混合系统芯片的工作频率和信号处理精度的不断提升，对其中的时钟电路的性能要求越来越高，而锁相技术是被广泛用于产生高性能时钟信号的技术。作为一种锁相电路，延迟锁相环用压控延时链代替了传统锁相环中的压控振荡器，从而能够获得更好的相位噪声特性，并且由于延迟锁相环的环路一阶系统，具有更好的稳定性和更简单的电路结构，因此被广泛用于产生多相位高精度时钟信号。
相关技术中的延迟锁相环所面临的一个重要问题是，如何保证整个系统可以正确的锁定，即保证输出的最后一级相位时钟信号与输入的参考时钟信号的相位恰好为一个周期，同时也能保证电路在受到干扰偏离锁定后能正确及时的重回锁定状态。
相关技术中的一种错误锁定检测方法是用输入的参考时钟信号对其他各个相位时钟信号进行采样，再通过组合逻辑关系得到其相位关系，从而产生标识信号，并输入到鉴相电路中，进一步通过鉴相电路输出鉴相信号up(充电开关信号)和down(放电开关信号)，以控制电荷泵的充放电，实时调节压控延时链的控制电压来避免误锁。该方法可靠性高，但随着压控延时链输出时钟相位个数的增加，其检测电路的规模也不断增加，电路的开销以及复杂度也会随之增大，因此，其不适用于较多相位输出的延迟锁相环电路。
综上所述，如何以更低的开销实现延迟锁相环中防误锁功能是目前亟待解决的问题。
发明内容
本发明提供一种延迟锁相环电路、时钟产生芯片和电子设备，用以解决现有技术中如何以更低的开销实现延迟锁相环中防误锁功能。
第一方面，本发明实施例提供一种延迟锁相环电路，包括：鉴相电路、电荷泵、环路滤波器、压控延时链和相位检测电路；
所述压控延时链，用于对参考时钟信号进行延时，输出多个延时信号；
所述延迟缓冲电路，用于对每个所述延时信号进行反相或缓冲操作，输出多个相位时钟信号；
所述鉴相电路，用于根据参考时钟信号和最后一级相位时钟信号输出鉴相信号；
所述电荷泵，用于根据所述鉴相信号，对所述电荷泵中的滤波电容进行充放电，并输出电压控制信号；
所述环路滤波器，用于对电压控制信号进行滤波后，控制所述压控延时链的延时时长；
所述相位检测电路，用于在参考时钟信号的第一个上升沿到来之前，根据正中间级的前级相位时钟信号，导通电源端和环路滤波器中的环路滤波电容之间的通路，以为所述环路滤波电容充电。
在一种可能的实现方式中，所述相位检测电路包括控制单元和导通单元；
所述控制单元，用在参考时钟信号的第一个上升沿到来之前，根据所述前级相位时钟信号，输出控制所述导通单元导通的导通控制信号。
在一种可能的实现方式中，所述控制单元包括或门、第一D触发器和第一反相器；
或门的第一输入端用于输入正中间级的第一前级相位时钟信号，所述或门的第二输入端用于输入正中间级的第二前级相位时钟信号，或门的输出端与第一D触发器的D端连接，其中，所述第一前级相位时钟信号和第二前级相位时钟信号不同；
所述第一D触发器的CK端用于输入所述参考时钟信号，所述第一D触发器的Q端与得的第一反相器的输入端连接，所述第一反相器的输出端用于输出所述导通控制信号。
在一种可能的实现方式中，所述控制单元还包括第二D触发器、第三D触发器、或非门、第二反相器和与门；
所述第二D触发器的D端与所述第三D触发器的D端连接，用于输入所述第二前级相位时钟信号，所述第二D触发器的CK端和所述第三D触发器的CK端连接，用于输入所述参考时钟信号，所述第二D触发器的Q端与所述或非门的第一输入端连接；
所述第三D触发器的Q端与所述或非门的第二输入端连接；
所述或非门的输出端与所述与门的第二输入端连接；
所述第一反相器的输出端与所述与门的第一输入端连接；
所述与门的输出端用于输出所述导通控制信号。
在一种可能的实现方式中，所述控制单元包括第四D触发器和第三反相器；
第四D触发器的D端用于输入正中间级的第三前级相位时钟信号，所述第四D触发器的置位端用于输入第一使能信号，所述第四D触发器的CK端用于输入所述参考时钟信号，所述第四D触发器的Q端与所述第三反相器的输入端连接；
所述第三反相器的输出端用于输出所述导通控制信号。
在一种可能的实现方式中，所述导通单元包括开关管；
所述开关管的控制端用于输入所述导通控制信号，所述开关管的第一端与所述电源端连接，所述开关管的第二端与所述电容的一端连接。
在一种可能的实现方式中，还包括第一计数器；
所述第一计数器连接与所述控制单元和所述导通单元之间，用于在达到计数值后，输出所述导通控制信号。
在一种可能的实现方式中，还包括鉴相启动电路；
所述鉴相启动电路，用于在第二使能信号和所述参考时钟信号的控制下，在最后一级相位时钟信号的第一个上升沿到来后，控制所述鉴相电路启动。
在一种可能的实现方式中，所述鉴相电路包括第五D触发器、第六D触发器、第一缓冲器、第二缓冲器、第三缓冲器和与非门；
第五D触发器的D输入端与所述电源端连接，所述第五D触发器的CK端用于输入参考时钟信号，所述第五D触发器的置位端与所述第六D触发器的置位端和所述第三缓冲器的输出端连接，所述第五D触发器的Q输出端与所述第一缓冲器的输入端连接；所述第一缓冲器的输出端与所述与非门的第一输入端连接，并输出第一鉴相信号；所述第六D触发器的D输入端与所述电源端连接，所述第六D触发器的CK端用于输入最后一级相位时钟信号，所述第六D触发器的Q输出端与所述第二缓冲器B2的输入端连接；所述第二缓冲器B2的输出端与所述与非门的第二输入端连接，并输出第二鉴相信号；所述与非门的输出端与所述第三缓冲器的输入端连接；
所述鉴相启动电路包括第二与门；
所述第二与门的第一输入端与所述与非门的输出端连接，所述第二与门的第二输入端用于输入第二使能信号，所述第二与门的输出端与所述第三缓冲器连接。
第二方面，本发明实施例提供一种时钟产生芯片，所述时钟产生芯片包括如第一方面任一所述的延迟锁相环电路。
第三方面，本发明实施例提供一种电子设备，所述电子设备包括如第二方面所述的时钟产生芯片。
本发明有益效果如下：
本发明实施例提供的延迟锁相环电路、时钟产生芯片和电子设备，延迟锁相环电路包括鉴相电路、电荷泵、环路滤波器、压控延时链和相位检测电路，由于相位检测电路在参考时钟信号的第一个上升沿到来之前，也就是电路工作之前，可以对电荷泵中的滤波电容进行充电，从而可以在电路工作之前将压控延时链的延时置于最小，进而可以避免谐波锁定，由于本发明实施例只使用一个相位检测电路即可以避免电路的谐波锁定，因此相比于输入的时钟信号对其他各相位时钟信号进行采样来避免谐波锁定，可以降低开销。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中延迟锁相环电路的结构示意图；
图2为相关技术中延迟锁相环电路中压控延时链的电路示意图；
图3为相关技术中延迟锁相环电路中延迟缓冲电路的电路示意图；
图4为相关技术中延迟锁相环电路中鉴相电路的电路示意图；
图5为相关技术中延迟锁相环电路谐波锁定的时序示意图；
图6为相关技术中延迟锁相环电路零锁定的时序示意图；
图7为本发明实施例提供的一种延迟锁相环电路的结构示意图；
图8为本发明实施例提供的一种延迟锁相环中相位检测电路的结构示意图；
图9为本发明实施例提供的一种控制单元的电路示意图；
图10为本发明实施例提供的另一种控制单元的电路示意图；
图11为本发明实施例提供的另一种控制单元的电路示意图；
图12本发明实施例提供的一种相位检测电路的电路示意图；
图13为本发明实施例提供的另一种相位检测电路的电路示意图；
图14为本发明实施例提供的另一种相位检测电路的电路示意图；
图15为本发明实施例提供的另一种相位检测电路的电路示意图；
图16为本发明实施例提供的另一种相位检测电路的电路示意图；
图17为本发明实施例提供的另一种相位检测电路的电路示意图；
图18为本发明实施例提供的一种延迟锁相环电路正常锁定的时序示意图；
图19为本发明实施例提供的一种延迟锁相环电路误锁的时序示意图；
图20为本发明实施例提供的另一种延迟锁相环电路的结构示意图；
图21为本发明实施例提供的一种鉴相启动电路的电路示意图；
图22为本发明实施例提供的另一种延迟锁相环电路的结构示意图；
图23为本发明实施例提供的一种延迟锁相环电路的工作时序图；
图24为本发明实施例提供的另一种延迟锁相环电路的工作时序图；
图25为本发明实施例提供的另一种延迟锁相环电路的工作时序图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
如图1所示，为相关技术中延迟锁相环电路的结构示意图，从图1中可以看出，延迟锁相环电路包括鉴相电路(PD)101、电荷泵(CP)102、环路滤波器(LPF)103、压控延时链(VCDL)104以及延迟缓冲电路105，clkref为参考时钟信号，clk<n-1>为压控延时链(VCDL)104产生的最后一级相位时钟信号。
图1所示的延迟锁相环电路的工作原理为，最后一级相位时钟信号clk<n-1>与参考时钟信号clkref进行鉴相，产生鉴相信号up(充电开关信号)和dowm(放电开关信号)，鉴相信号up和dowm控制电荷泵(CP)102输出电压控制信号Vctrl，以控制环路滤波器(LPF)103中的滤波电容充放电，通过调节电压控制信号Vctrl的大小，控制环路滤波器(LPF)103的偏置电压Vcp和Vcn的大小，从而控制压控延时链(VCDL)104的延时时长。当最后一级相位时钟信号clk<n-1>正好晚于参考时钟信号clkref一个周期的延时，且保持不变后，则整个延迟锁相环电路进入锁定状态。
如图2所示，为延迟锁相环电路中压控延时链(VCDL)104的电路示意图，从图2中可以看出，压控延时链(VCDL)104包括多个串联连接的反向延时单元，第一个反向延时单元的输入端用于输入参考时钟信号clkref，每个反相延时单元的输出端均与延迟缓冲电路105连接。
其中，延时反向单元可以为反相器，每个反相器均受到偏置电压Vcp和Vcn的控制。
如图3所示，为延迟锁相环电路中延迟缓冲电路105的电路示意图，从图3中可以看出，延迟缓冲电路105包括间隔设置的反相器和缓冲器，其中，延迟缓冲电路105中每个反相器的输入端与压控延时链(VCDL)104中奇数位置处的反相延时单元的输出端连接，延迟缓冲电路105中每个缓冲器的输入端与压控延时链(VCDL)104中偶数位置处的反相延时单元的输出端连接，延迟缓冲电路105中的反相器用于输出偶数级相位时钟信号，比如，第0级相位时钟信号clk<0>，第二级相位时钟信号clk<2>，第四级相位时钟信号clk<4>，延迟缓冲电路105中的缓冲器用于输出奇数级相位时钟信号，比如，第1级相位时钟信号clk<1>，第3级相位时钟信号clk<3>，第5级相位时钟信号clk<5>。
需要说明的是，压控延时链(VCDL)104中奇数位置的反相延时单元与延迟缓冲电路105中反相器一一对应；压控延时链(VCDL)104偶数位置的反向延时单元与延迟缓冲电路105中缓冲器一一对应。
如图4所示，为延迟锁相环电路中鉴相电路(PD)101的电路示意图，从图4中可以看出，鉴相电路(PD)101包括第五D触发器DFF5、第六D触发器DFF6、第一缓冲器B1、第二缓冲器B2、第三缓冲器B3和与非门NA1，其中，第五D触发器DFF5的D输入端与电源端VDD连接，第五D触发器DFF5的时钟端CK用于输入参考时钟信号clkref，第五D触发器DFF5的置位端RN与第六D触发器DFF6的置位端RN和第三缓冲器B3的输出端连接，第五D触发器DFF5的Q输出端与第一缓冲器B1的输入端连接；第一缓冲器B1的输出端和与非门NA1的第一输入端连接，并输出鉴相信号up；第六D触发器DFF6的D输入端与电源端VDD连接，第六D触发器DFF6的时钟端CK用于输入最后一级相位时钟信号clk<n-1>，第六D触发器DFF6的Q输出端与第二缓冲器B2的输入端连接；第二缓冲器B2的输出端和与非门NA1的第二输入端连接，并输出鉴相信号down；与非门NA1的输出端与第三缓冲器B3的输入端连接。
图4中鉴相电路的工作原理如下：当参考时钟信号clkref的第一个上升沿先来临时，鉴相信号up信号置1，等到最后一级相位时钟信号clk<n-1>的上升沿来临时，鉴相信号down信号置1，此时第五D触发器DFF5和第六D触发器DFF6的复位端RN变为0，将鉴相信号up和down重新置为0。
需要说明的是，本发明实施例中的第五D触发器DFF5和第六D触发器DFF6均为带异步复位的D触发器。
对于相关技术中的延迟锁相环电路来说，在其锁定过程中可能出现以下两种错误。如图5所示，当反馈到鉴相电路(PD)101的相位时钟信号clk<n-1>到参考时钟信号clkref的延时大于1.5个周期时，相位时钟信号clk<n-1>的第一个上升沿就会朝着距离其最近的参考时钟信号clkref的上升沿对齐。这种情况下，电路锁定后，相位时钟信号clk<n-1>与参考时钟信号clkref相差大于一个周期，这种错误的锁定称为谐波锁定。
若压控延时链(VCDL)104的延时范围小于谐波锁定的延时，电压控制信号Vctrl最终会达到一个使得压控延时链(VCDL)104延时最大的值，从而使整个延迟锁相环电路无法锁定。同样，当相位时钟信号clk<n-1>到参考时钟信号clkref的延时小于0.5个周期时，相位时钟信号clk<n-1>的第一个上升沿就会朝着参考时钟信号clkref的第一个上升沿对齐，如图6所示，这种情况下达到锁定时的错误锁定结果称为零锁定。同时，由于压控延时链(VCDL)104的延时不可能为0，所以相位时钟信号clk<n-1>与参考时钟信号clkref的上升沿永远无法对齐，整个延迟锁相环电路同样无法完全锁定。
上述提到的零锁定和谐波锁定均为延迟锁相环电路中的误锁的情况，目前解决多相位输出的延迟锁相环中的误锁的情况，开销较大。
基于上述问题，本申请实施例提供一种延迟锁相环电路，如图7所示，该电路包括鉴相电路(PD)101、电荷泵(CP)102、环路滤波器(LPF)103、压控延时链(VCDL)104、延迟缓冲电路105以及相位检测电路106，其中，
压控延时链(VCDL)104，用于对参考时钟信号clkref进行延时，输出多个延时信号；
延迟缓冲电路105，用于对每个延时信号进行反相或缓冲操作，输出多个相位时钟信号；
鉴相电路101，用于根据参考时钟信号clkref和最后一级相位时钟信号clk<n-1>输出鉴相信号；
电荷泵102，用于根据所述鉴相信号，对电荷泵102中的电容进行充放电，并输出电压控制信号Vctrl；
环路滤波器(LPF)103，用于对电压控制信号Vctrl进行滤波后，控制压控延时链(VCDL)104的延时时长；
相位检测电路106，用于在参考时钟信号的第一个上升沿到来之前，根据正中间级的前级相位时钟信号，导通电源端和环路滤波器103中的环路滤波电容之间的通路，以为所述环路滤波电容充电。
本发明实施例中，由于相位检测电路在参考时钟信号的第一个上升沿到来之前，也就是电路工作之前，可以对环路滤波器中的环路滤波电容进行充电，从而可以在电路工作之前将压控延时链的延时置于最小，进而可以避免谐波锁定，由于本发明实施例只使用一个相位检测电路即可以避免电路的谐波锁定，因此相比于输入的时钟信号对其他各相位时钟信号进行采样来避免谐波锁定，可以降低开销。
具体的，如图8所示，本发明实施例中的相位检测电路106包括控制单元801和导通单元802，其中，
控制单元801用于在参考时钟信号clkref的第一个上升沿到来之前，根据正中间级的前级相位时钟信号clk<n/2-k>，输出控制导通单元802导通的导通控制信号，其中，k为大于等于1，小于n/2的整数，且，(n/2-k)为奇数；
导通单元802，用于接收到导通控制信号后，导通电源端VDD和环路滤波电容Cp之间的通路，以为环路滤波电容Cp充电。
在一种实施例中，如图9所示，控制单元801可以包括或门OR1、第一D触发器DFF1和第一反相器N1；
或门OR1的第一输入端用于输入正中间级的第一前级相位时钟信号clk<n/2-p>，或门OR1的第二输入端用于输入正中间级的第二前级相位时钟信号clk<n/2-j>，或门OR1的输出端与第一D触发器DFF1的D端连接，其中，p和j均为大于等于1，小于n/2的整数，p和j不相等，且，(n/2-p)和(n/2-j)均为奇数；
第一D触发器DFF1的CK端用于输入参考时钟信号clkref，第一D触发器DFF1的Q端与第一反相器N1的输入端连接，第一反相器N1的输出端用于输出导通控制信号VALID。
需要说明的是，第一前级相位时钟信号可以为clk<n/2-2>，第二前级行为时钟信号可以为clk<n/2-4>。
在另一种实施例中，如图10所示，控制单元801还可以包括第二D触发器DFF2、第三D触发器DFF3、或非门XOR1、第二反相器N2和与门AND1；
第二D触发器DFF2的D端与第三D触发器DFF3的D端连接，用于输入第二前级相位时钟信号clk<n/2-j>，第二D触发器DFF2的CK端和第三D触发器DFF3的CK端连接，用于输入参考时钟信号clkref，第二D触发器DFF2的Q端与或非门XOR1的第一输入端连接；
第三D触发器DFF3的Q端与或非门XOR1的第二输入端连接；
或非门XOR1的输出端和与门AND1的第二输入端连接；
第一反相器的输出端和与门AND1的第一输入端连接；
与门AND1的输出端用于输出导通控制信号VALID。
在另一种实施例中，如图11所示，控制单元801可以包括第四D触发器DFF4和第三反相器N3；
第四D触发器DFF4的D端用于输入正中间级的第三前级相位时钟信号clk<n/2-m>，第四D触发器的置位端SN用于输入第一使能信号en1，第四D触发器DFF4的CK端用于输入参考时钟信号clkref，第四D触发器DFF4的Q端与第三反相器N3的输入端连接，其中，m为大于等于1，小于n/2的整数，且(n/2-m)为奇数；
第三反相器N3的输出端用于输出导通控制信号VALID。
在具体实施中，m可以为2，即第三前级相位时钟信号clk<n/2-2>。
本发明实施例中的第一使能信号en1的时序图，如图25所示，第一使能信号en1在参考时钟信号clkref的第一个上升沿的时刻由低电平跳变为高电平，后续持续输出高电平。
本发明实施例中的第四D触发器为带异步置位的D触发器，带异步置位的D触发器可以保证在电路未开始工作前，将导通控制信号VALID置0，用参考时钟信号clkref的上升沿直接对相位时钟信号clk<n/2-2>进行采样，同样起到了相位检测的作用。
需要说明的是，进行相位检测的前级相位时钟信号不仅限于clk<n/2-2>，只需保证该相位时钟信号的相位超前于中间级相位时钟的同时，超前的相位数不宜太多。因为超前的相位过多会导致检测到谐波锁定的条件更加困难，甚至无法检测到。本发明实施例中的前级相位时钟信号为延迟缓冲电路105中的反相器输出的相位时钟信号。
如图12、图13和图14所示，导通单元802可以包括开关管G1；
开关管G1的控制端用于输入导通控制信号，开关管G1的第一端与电源端VDD连接，开关管G1的第二端与环路滤波电容Cp的一端连接。
本发明实施例，为了避免锁定过程中出现谐波锁定，在电路开始工作之前，该电路通过控制信号VALID将Pmos开关管导通，从而通过VDD对环路滤波电容Cp充电。在电压控制信号Vctrl的电压充至最大值使得压控延时链的延时最小后，再将整个电路使能，这样电路在锁定过程中，就会从最小延时一直增大到正确锁定时的延时值，从而有效避免了谐波锁定。
对于延时与电压控制信号Vctrl的电压成正比的压控延时链，则只要将Pmos开关管换为Nmos开关管，同时使导通控制信号VALID反相即可，核心思路在于在电路开始工作之前，将压控延时链的延时置于最小。
在具体实施中，如图15、图16、图17所示，在控制单元801和导通单元802之间还可以连接第一计数器CNT1，第一计数器CNT1用于对参考时钟信号clkref进行计数，在第一计数器CNT1达到计数值后，输出导通控制信号VALID。
电路在正常工作时，可能会由于外界因素导致相位时钟信号clk<n/2-2>某一个周期的下降沿突然晚于参考时钟信号clkref的上升沿，使得导通控制信号VALID直接输出0，将电压控制信号Vctrl拉高，从而破坏电路正常的锁定状态。而图15、图16、图17中的第一计数器CNT1则可以避免这种现象发生，当计数一定周期后再将导通控制信号VALID置0，可以说明这段时间内延时链的延时确实偏大，延迟锁相环电路确实存在误锁现象，此时再将电压控制信号Vctrl拉高，使得延迟锁相环重新锁定。
本发明实施例中计数器的引入，能够保证检测的高可靠性，并且防误锁检测机制不受时钟频率变化的影响，故可应用于宽频率范围的延迟锁相环中。同时，对于输出相位数较多的延迟锁相环电路，本发明的相位检测电路同样也可以实现其正常功能，大大简化了相位输出数较多时的防误锁电路的设计。
图16所示的相位检测电路，其功能有两个。其一是在电路工作前将PMOS开关管导通的导通控制信号VALID置0。以本发明实施例中的延迟锁相环电路为例，一个带使能的基于反相器的压控延时链，当电路未使能时，压控延时链中每一级反相器的输出都被置为0，此时clk<n/2-2>和clk<n/2-4>同时为1，由于clk<n/2-2>和clk<n/2-4>均为反相器输出的相位时钟信号，参照图9，此时X0输入为1，参考时钟信号clkref的上升沿到来时就会将X1置0；同时，参考时钟信号clkref的上升沿和下降沿同时对相位时钟信号clk<n/2-2>采样，得到的X2和X3同时为1，X4则输出0。本发明实施例中两路逻辑电路，即图9中，输入至与门AND1的两个输入端之前的电路，只要有一路正常工作，都可以将X5置0，从而将导通控制信号VALID置0，使PMOS开关管导通，给环路滤波电容Cp充电。
其二是能够在电路锁定过程中以及锁定后实时检测是否出现谐波锁定。如图18所示，电路正常锁定时，相位时钟信号clk<n/2-2>的第一个下降沿一定在参考时钟信号clkref的第二个上升沿之前。当用参考时钟信号clkref的上升沿对X0进行采样后，X1被置为1，用参考时钟信号clkref的上升沿和下降沿对相位时钟信号clk<n/2-2>进行采样，X2和X3采到的信号不用，从而X4被置为1，这样输出X5为1，从而当导通控制信号VALID为1，即说明电路正常锁定。如图19所示，当电路出现误锁后，相位时钟信号clk<n/2-2>的第一个下降沿会出现在参考时钟信号clkref的第二个上升沿之后，这时X1就会被置为0，从而使得输出X5为1，导通控制信号VALID置0，PMOS开关管导通给环路滤波电容Cp充电，将电压控制信号Vctrl拉高，进而减小压控延时链的延时，从而有效地避免了谐波锁定。
本发明实施例提供的延迟锁相环电路能够有效避免延迟锁相环在锁定过程中和锁定后可能出现的谐波锁定问题。该相位检测电路的结构不依赖于延迟锁相环主体电路的具体结构。对不同控制方式下的压控延时链，仅需对所提电路略作修改就可实现相同功能。
本发明实施例提供的相位检测电路由数字逻辑电路实现，因此其工艺的可移植性好。对于一些没有使能控制的压控延时链，可以采用更加简单的相位检测电路，实现其防误锁的功能。
本发明实施例提供的一种延迟锁相环电路，如图20所示，还可以包括鉴相启动电路107；
鉴相启动电路107，用于在第二使能信号en2和参考时钟信号clkref的控制下，在最后一级相位时钟信号clk<n-1>的第一个上升沿到来后，控制鉴相电路启动。
如图21所示，鉴相启动电路107可以包括第二与门AND2，第二与门AND2的第一输入端和与非门NA1的输出端连接，第二与门AND2的第二输入端用于输入第二使能信号en2，第二与门AND2的输出端与第三缓冲器B3连接。
如图23所示，本发明实施例提供的第二使能信号en2的时序图，第二使能信号en2在参考时钟信号clkref的第二上升沿到来的时刻由低电平转换为高电平，并持续输出高电平。
本发明实施例，增加了鉴相启动电路，当第二使能信号使能(en2为1)后，参考时钟信号clkref的第一个上升沿进一步产生的START信号才将鉴相器使能。因此，当参考时钟信号clkref的第一个上升沿来临时，鉴相器不工作，当最后一级相位时钟信号clk<n-1>的上升沿来临之后，此时鉴相器已经被第二使能信号en2使能，所以鉴相信号down先置1，等到参考时钟信号clkref的第二个上升沿来临时，鉴相信号up信号置1，并将第一D触发器DFF1和第二D触发器DFF2重新置0，这样电压控制信号Vctrl会不断放电，从而使压控延时链的延时不断增大，直到最后一级相位时钟信号clk<n-1>的第一个上升沿与参考时钟信号clkref的第二个上升沿对齐，这样就有效避免了锁定过程中出现的零锁定问题。
在具体实施中，如图22所示，本发明实施例提供的延迟锁相环电路还可以包括第二计数器CNT2，第二计数器CNT2的第一输入端用于输入第二使能信号en2，第二计数器CNT2的第二输入端用于输入参考时钟信号clkref，第二计数器CNT2的输出端与第二与门AND2的第二输入端连接。
同时，对于级数比较大的压控延时链，电路刚开始工作时，由于各级延时单元的状态不确定，最后一级相位时钟信号clk<n-1>与参考时钟信号clkref的相位关系可能还不明确，因此为了保证鉴相开始时两个时钟信号的相位关系正确，本发明增加了一个计数器CNT2，计数器CNT2对参考时钟信号clkref的上升沿进行计数，如图24所示。当参考时钟信号clkref的第一个上升沿来临时，计数器CNT2启动计数，在计满若干个设定的周期数后，再将Start信号置1，将鉴相电路使能，这样就能保证最后一级相位时钟信号clk<n-1>完全跟随参考时钟信号clkref变化。
上述提出的鉴相电路的结构是针对于延时随着电压控制信号Vctrl的增大而减小的压控延时链进行鉴相的，而对于延时随着电压控制信号Vctrl的增大而增大的压控延时链结构，只需将鉴相电路输出的up和down信号互换即可保证鉴相关系正确。关于计数器的计数周期，设计人员可以根据压控延时链结构的不同，灵活选择计数周期的长度，也可以将计数值设为一个可编程的数值。只要保证在鉴相电路在开始鉴相时，鉴相时钟的相位关系正确，就可避免由于初始相位关系判断错误而导致的鉴相错误。
本发明实施例提供的鉴相启动电路，与上述相位检测电路相结合，即可有效地避免零锁定和谐波锁定两种错误的锁定现象。
本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种延迟锁相环电路，其特征在于，包括：鉴相电路、电荷泵、环路滤波器、压控延时链和相位检测电路；
所述压控延时链，用于对参考时钟信号进行延时，输出多个延时信号；
所述延迟缓冲电路，用于对每个所述延时信号进行反相或缓冲操作，输出多个相位时钟信号；
所述鉴相电路，用于根据参考时钟信号和最后一级相位时钟信号输出鉴相信号；
所述电荷泵，用于根据所述鉴相信号，对所述电荷泵中的滤波电容进行充放电，并输出电压控制信号；
所述环路滤波器，用于对电压控制信号进行滤波后，控制所述压控延时链的延时时长；
所述相位检测电路，用于在参考时钟信号的第一个上升沿到来之前，根据正中间级的前级相位时钟信号，导通电源端和环路滤波器中的环路滤波电容之间的通路，以为所述环路滤波电容充电。
2.如权利要求1所述的电路，其特征在于，所述相位检测电路包括控制单元和导通单元；
所述控制单元，用在所述参考时钟信号的第一个上升沿到来之前，根据所述前级相位时钟信号，输出控制所述导通单元导通的导通控制信号。
3.如权利要求2所述的电路，其特征在于，所述控制单元包括或门、第一D触发器和第一反相器；
或门的第一输入端用于输入正中间级的第一前级相位时钟信号，所述或门的第二输入端用于输入正中间级的第二前级相位时钟信号，或门的输出端与第一D触发器的D端连接，其中，所述第一前级相位时钟信号和第二前级相位时钟信号不同；
所述第一D触发器的CK端用于输入所述参考时钟信号，所述第一D触发器的Q端与得的第一反相器的输入端连接，所述第一反相器的输出端用于输出所述导通控制信号。
4.如权利要求3所述的电路，其特征在于，所述控制单元还包括第二D触发器、第三D触发器、或非门、第二反相器和与门；
所述第二D触发器的D端与所述第三D触发器的D端连接，用于输入所述第二前级相位时钟信号，所述第二D触发器的CK端和所述第三D触发器的CK端连接，用于输入所述参考时钟信号，所述第二D触发器的Q端与所述或非门的第一输入端连接；
所述第三D触发器的Q端与所述或非门的第二输入端连接；
所述或非门的输出端与所述与门的第二输入端连接；
所述第一反相器的输出端与所述与门的第一输入端连接；
所述与门的输出端用于输出所述导通控制信号。
5.如权利要求2所述的电路，其特征在于，所述控制单元包括第四D触发器和第三反相器；
第四D触发器的D端用于输入正中间级的第三前级相位时钟信号，所述第四D触发器的置位端用于输入第一使能信号，所述第四D触发器的CK端用于输入所述参考时钟信号，所述第四D触发器的Q端与所述第三反相器的输入端连接；
所述第三反相器的输出端用于输出所述导通控制信号。
6.如权利要求2-5任一所述的电路，其特征在于，所述导通单元包括开关管；
所述开关管的控制端用于输入所述导通控制信号，所述开关管的第一端与所述电源端连接，所述开关管的第二端与所述电容的一端连接。
7.如权利要求1所述的电路，其特征在于，还包括鉴相启动电路；
所述鉴相启动电路，用于在第二使能信号和所述参考时钟信号的控制下，在最后一级相位时钟信号的第一个上升沿到来后，控制所述鉴相电路启动。
8.如权利要求7所述的电路，其特征在于，所述鉴相电路包括第五D触发器、第六D触发器、第一缓冲器、第二缓冲器、第三缓冲器和与非门；
第五D触发器的D输入端与所述电源端连接，所述第五D触发器的CK端用于输入参考时钟信号，所述第五D触发器的置位端与所述第六D触发器的置位端和所述第三缓冲器的输出端连接，所述第五D触发器的Q输出端与所述第一缓冲器的输入端连接；所述第一缓冲器的输出端与所述与非门的第一输入端连接，并输出第一鉴相信号；所述第六D触发器的D输入端与所述电源端连接，所述第六D触发器的CK端用于输入最后一级相位时钟信号，所述第六D触发器的Q输出端与所述第二缓冲器B2的输入端连接；所述第二缓冲器B2的输出端与所述与非门的第二输入端连接，并输出第二鉴相信号；所述与非门的输出端与所述第三缓冲器的输入端连接；
所述鉴相启动电路包括第二与门；
所述第二与门的第一输入端与所述与非门的输出端连接，所述第二与门的第二输入端用于输入第二使能信号，所述第二与门的输出端与所述第三缓冲器连接。
9.一种时钟产生芯片，其特征在于，包括如权利要求1～8任一所述的延迟锁相环电路。
10.一种电子设备，其特征在于，包括如权利要求9所述的时钟产生芯片。
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| CN202210709382.XA CN115021747A (zh) | 2022-06-21 | 2022-06-21 | 一种延迟锁相环电路、时钟产生芯片和电子设备 |
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