CN1741384A - 时钟生成电路 - Google Patents

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Abstract

提供一种时钟生成电路，具有：第一延迟电路列，具有多级延迟电路，对输入的信号的延迟进行测定；和延迟再现用的第二延迟电路列，被配置成相对于上述第一延迟电路列、信号传播方向呈相反方向，并具有多级延迟电路，根据从在第一延迟电路列中检出了延迟的位置的延迟电路输出的信号，在与检出了上述延迟的位置对应的、上述第二延迟电路列的延迟电路中，将延迟电路的输出端子反馈给输入端子，构成闭环，从而构成环形振荡电路，环形振荡电路的振荡输出，从第二延迟电路列的输出端子取出。在第一延迟电路列的前级，具有根据控制信号对与输入信号相对的输出信号的相位进行可变控制的相位内插器，第一延迟电路列，测定相位内插器的输出信号的相位差。

Description

时钟生成电路
技术领域
本发明涉及时钟生成电路，特别涉及适于降低电力消耗的时钟生成电路。
背景技术
近年来，半导体集成电路，随着微细化的进展，高集成化、大规模化、高速化的趋势比较显著。电路的规模越大，驱动电路元件的时钟信号的偏差(时滞)就越大，为了对此进行修正，或者在半导体集成电路内的各功能块中，需要提供任意时序的时钟信号。
作为半导体集成电路中生成内部时钟信号的时钟生成电路，以往采用的是PLL(Phase Locked Loop，锁相环)、DLL(Delay Locked Loop，延迟锁定环)等。这些反馈电路，控制很复杂，锁定需要时间(会聚时间长)，电路规模、电力消耗大。公知的一般性的PLL电路构成如图7所示，供参考。具有：相位比较器101，对输入时钟信号和分频电路106的相位进行比较；充电泵102，根据相位比较器101的输出，对电容进行充电、放电，并输出与比较结果相应的电压；环路滤波器103，使充电泵102的输出平滑化；压控振荡器(VCO)104，接收环路滤波器103的输出作为控制电压，使振荡频率可变；前置分频器105，对压控振荡器104的振荡输出时钟进行分频；和分频电路106，对前置分频器105的输出进行分频(也有不含前置分频器105的构成)。另外，例如在实现分数分频的电路中，分频电路106，由根据前置分频器105的输出、使计数周期(计数数)可变的脉冲抑制计数器(pulse-swallow counter)等构成。压控振荡器104，例如由将变换器(未图示)连接成奇数级环形的环形振荡器构成，在各变换器和电源之间串联插入晶体管元件，该晶体管元件根据控制电压，使偏置电压可变、输出电流可变，根据该控制电压，使构成环形振荡器的变换器的驱动电流可变，并使传播延迟时间tpd可变(使增益可变)，从而对振荡频率进行可变控制。
作为具有周期或延迟测定用的第一延迟电路列(Measure Line，测定线路)和对测定的延迟进行再现的第二延迟电路列(Replay Line，再现线路)的同步式延迟电路(同步镜像延迟(Synchronous MirrorDelay)，也称“SMD”)，例如可参照专利文献1等。另外，作为采用了同步式延迟电路的时钟倍增电路，可参照专利文献2、3等。
作为采用了根据控制信号对与输入信号相对的输出信号的相位进行可变控制的内插器的时钟倍增电路，可参照专利文献4、5等。在专利文献4中，公开了具有以下各部分的时钟倍增电路：分频电路、以分频时钟为输入的多个内插器(时序差分割器)、和对内插器的输出进行合成的电路。在专利文献4等中记载的电路中，通过由内插器进行加权并取其逻辑来生成倍增时钟。
图8是表示采用了具有延迟(时钟周期)测定用的第一延迟电路列201(Measure Line)和对测定的延迟进行再现的第二延迟电路列202(Replay Line)的同步式延迟电路、和组合电路203的时钟倍增电路的构成的示意图。通过在第一延迟电路列测定输入周期，在延迟再现用的延迟电路202做出输入的1/N、2/N、…的时序，在组合电路203取预定的逻辑，来实现预期的倍增数。图9是用于说明图8的时序动作的图。在图9中，1N1、1N2是将输入时钟信号在分频电路204进行分频(在图8所示的例中为4分频)后的信号、和使之在延迟电路205中延迟例如1时钟周期T后的信号。延迟电路205由触发器构成，该触发器在输入时钟信号的上升沿，对分频电路204的分频时钟信号进行取样输出。在图9所示的例中，构成图8的延迟电路205的触发器，在输入时钟信号的上升沿，输出数据信号的反转信号。
[专利文献1]特开平11-112309号公报
[专利文献2]特开平10-303713号公报
[专利文献3]特开平10-335994号公报
[专利文献4]特开平11-4145号公报
[专利文献5]特开2002-163034号公报
可是，在采用了上述内插器的时钟倍增电路中，存在几个问题。
第一个问题点是，相对于输入时钟信号，输出不同步。发生该问题的原因，起因于内插器的动作时间不定。
第二个问题点是，由于内插器的精度不同，输出时钟信号的占空会产生误差。
另外，图8所示的采用了同步式延迟电路的时钟倍增电路，和采用了内插器的时钟倍增电路，都存在着以下共同的问题点。
电路规模与倍增数成比例地增加。因为随着倍增提高，延迟电路或者时序差电路(内插器)的数量就会增加。因此，生成高倍增时钟信号实质上是不可能的。
发明内容
因此，本发明的目的在于提供一种时钟生成电路，实现高倍增，抑制或降低电力消耗和面积增大。
另外，本发明的其他目的在于提供一种时钟生成电路，通过简单的构成，实现分数的倍增和分频。
本专利申请中公开的发明，为了实现上述目的，其大致构成如下。
本发明的一种方式所涉及的时钟生成电路，具有：延迟测定用的第一延迟电路列，具有多级延迟电路，输入输入信号，并从输入的上述输入信号前进预定延迟时间后的位置的延迟电路输出信号；和延迟再现用的第二延迟电路列，被配置成相对于上述第一延迟电路列、信号传播方向呈相反方向，并具有多级延迟电路，根据从在上述第一延迟电路列中检出了上述延迟的位置的延迟电路输出的上述信号，在与上述第一延迟电路列的检出了上述延迟的位置对应的、上述第二延迟电路列的延迟电路中，上述延迟电路的输出端子被反馈到上述延迟电路的输入端子，构成闭环的振荡电路，并从上述第二延迟电路列的输出端子取出来自上述振荡电路的振荡输出信号。
在本发明中，与上述检出了上述延迟的位置对应的上述第二延迟电路列的延迟电路以外的延迟电路，不将信号传递到后级的延迟电路。
在本发明中，在上述第一延迟电路列的前级，具有根据控制信号对与输入信号相对的输出信号的相位进行可变控制的相位内插器，将输入到上述延迟测定用的第一延迟电路列的上述输入信号的延迟设定为可变。
本发明的其他方式所涉及的时钟生成电路，具有：分频电路，对输入时钟信号进行分频；第一相位内插器，将上述分频时钟信号作为输入信号输入，根据控制信号，对与上述输入信号相对的输出信号的相位进行可变内插并输出；保持电路，输入上述分频时钟信号，根据上述输入时钟信号进行取样输出；第二相位内插器，将从上述保持电路输出的时钟信号作为输入信号输入，并根据控制信号，对与上述输入信号相对的输出信号的相位进行可变内插并输出；第一延迟电路列，输入来自上述第一和第二相位内插器的第一和第二输出信号，使多级延迟单元呈级联方式连接；和第二延迟电路列，被配置成相对于上述第一延迟电路列、信号传播方向呈相反方向，使多级延迟单元呈级联方式连接，上述第一延迟电路列的各延迟单元，具有：延迟电路，当上述延迟单元为初级时，接收从上述第一相位内插器向上述第一延迟电路列输入的上述第一输出信号，除此以外的情况下，接收前级延迟单元的输出；和保持电路，根据上述第二相位内插器的上述第二输出信号，对上述延迟电路的输出进行取样输出，上述第二延迟电路列的各延迟单元，具有：逻辑电路，在一个输入端子，当上述延迟单元为初级时，接收上述第一延迟电路列的输出，除此以外的情况下，接收来自前级延迟单元的输出，在其他输入端子，接收来自上述第一延迟电路列的对应的延迟单元的保持电路的输出，在上述一个输入端子上，连接着上述第二延迟电路列的输出端子；和延迟电路，以上述逻辑电路的输出为输入。
在本发明中，通过上述相位内插器的内分比和第一与第二延迟电路列的延迟之比的组合，能够可变地生成分数倍增、分数分频。
根据本发明，本发明的时钟生成电路构成振荡器，还具有：分频电路，对上述振荡器的输出进行分频；相位比较器，对上述分频电路的输出和输入信号的相位进行比较；和数字滤波器，将上述相位比较器的输出作为输入，使之平滑化，上述时钟生成电路的相位内插器，接收上述滤波器的输出作为控制信号。
也可以是以下的构成：由本发明所涉及的时钟生成电路构成振荡器，还具有：分频电路，对上述振荡器的输出进行分频；相位比较器，对上述分频电路的输出和输入信号的相位进行比较；充电泵，接收上述相位比较器的输出，对电容进行充放电；和滤波器，使上述充电泵的输出平滑化，上述时钟生成电路的第二延迟电路列，根据上述滤波器的输出对延迟进行可变控制。
根据本发明，将同步式延迟电路的延迟再现用的延迟电路用作环形振荡器，实现高倍增，抑制或降低电力消耗和面积的增大。
而且，根据本发明，通过对相位内插器的内插量和第一、第二延迟电路列的延迟比的设定这种简单的构成，能够轻易地实现分数的倍增、分数分频。
附图说明
图1是表示本发明一实施例的构成的图。
图2是表示本发明一实施例的详细构成的图。
图3是表示本发明其他实施例的构成的图。
图4是表示本发明其他实施例的构成的图。
图5是用于说明本发明一实施例的动作例的时序图。
图6是用于说明本发明一实施例的其他动作例的时序图。
图7是表示PLL电路构成的一例的图。
图8是表示采用了现有的SMD的时钟倍增电路的构成的图。
图9是用于说明采用了现有的SMD的时钟倍增电路的动作的图。
具体实施方式
下面，对实施本发明的最佳方式进行说明。本发明所涉及的时钟生成电路，具有：延迟测定用的第一延迟电路列，具有多级延迟电路，输入输入信号，并从输入的上述输入信号前进预定延迟时间后的位置的延迟电路输出信号；和延迟再现用的第二延迟电路列，被配置成相对于上述第一延迟电路列、信号传播方向呈相反方向，并具有多级延迟电路，根据从在上述第一延迟电路列中检出了上述延迟的位置的延迟电路输出的上述信号，在与上述第一延迟电路列的检出了上述延迟的位置对应的、上述第二延迟电路列的延迟电路中，上述延迟电路的输出端子被反馈到上述延迟电路的输入端子，构成闭环的振荡电路，并从上述第二延迟电路列的输出端子，取出来自上述振荡电路的振荡输出信号。根据本发明的实施方式，也可以是在第一延迟电路列的前级具有相位内插器的构成。更详细而言，具有：分频电路(30)，对输入时钟信号进行分频；第一相位内插器(201)，将分频时钟信号作为输入信号输入，根据控制信号，对与输入信号相对的输出信号的相位进行可变内插并输出；保持电路(31)，输入分频时钟信号，根据上述输入时钟信号进行取样输出；第二相位内插器(202)，将从保持电路(31)输出的时钟信号作为输入信号输入，并根据控制信号，对与输入信号相对的输出信号的相位进行可变内插并输出；第一延迟电路列，输入来自第一和第二相位内插器(201、202)的第一和第二输出信号(IP1、IP2)，使多级延迟单元(10A1～10A4)呈级联方式连接；和第二延迟电路列，被配置成相对于上述第一延迟电路列、信号传播方向呈相反方向，使多级延迟单元(10B1～10B4)呈级联方式连接。
第一延迟电路列的各延迟单元(10A1～10A4)，具有：延迟电路(11A)，当延迟单元为初级(10A1)时，接收从第一相位内插器(201)向第一延迟电路列输入的第一输出信号(IP1)，除此以外的情况下，接收前级延迟单元的输出；和保持电路(12)，根据从第二相位内插器(202)输出的第二输出信号(IP2)，对延迟电路(11A)的输出进行取样输出。第一延迟电路列，测定第一输出信号(IP1)和第二输出信号(IP2)的相位差(延迟)，例如，以与第一输出信号(IP1)在第一延迟电路列前进了该延迟量的时刻相对应的位置的延迟单元的保持电路(12)为界，在该位置前级和后级延迟单元的保持电路(12)的输出逻辑值不同。
第二延迟电路列的各延迟单元，具有：逻辑电路(13)，在一个输入端子，当上述延迟单元为初级时，接收第一延迟电路列的输出，除此以外的情况下，接收来自前级延迟单元的输出，在其他输入端子，接收来自上述第一延迟电路列的对应延迟单元的保持电路(12)的输出，在上述一个输入端子上，连接着上述第二延迟电路列的输出端子；和延迟电路(11B)，以上述逻辑电路(13)的输出为输入。
第二延迟电路列的延迟单元的逻辑电路(13)，在输入到上述其他输入端子、来自上述第一延迟电路列的对应延迟单元的保持电路(12)的输出，表示上述对应的延迟单元处于相当于第一输出信号(IP1)和第二输出信号(IP2)之间的延迟的位置时，被激活，当输入到上述逻辑电路(13)的上述其他输入端子的信号为激活状态时，逻辑电路(13)将输入到上述一个输入端子的信号传递到上述延迟电路，当输入到上述逻辑电路(13)的上述其他输入端子的信号为非激活状态时，上述逻辑电路输出固定值，不将输入到上述一个输入端子的信号传递到延迟电路(11B)。通过第一输出信号(IP1)和第二输出信号(IP2)的相位差(延迟)、与第一和第二延迟电路列的延迟电路(11A、11B)的延迟时间之比的设定，能够将倍增数和分频数设定为任意的分数或整数值。
【实施例】
对本发明的实施例进行说明。图1是表示本发明的一种实施方式的构成的图。参照图1，具有：相位内插器(内插器)201、202，根据控制信号，对与输入信号相对的输出信号的相位进行可变控制；延迟测定用的第一延迟电路列(延迟电路10A1～10A4)；和延迟再现用的第二延迟电路列(延迟电路10B1～10B4)。相位内插器(内插器)201、202可采用公知的任意构成。延迟再现用的第二延迟电路列，其信号的前进方向与测定用的第一延迟电路列相反。
在图1中，IN1、IN2和图9的IN1、IN2相同，IN1是分频时钟信号，IN2是在滞后了输入时钟信号CLK的1个周期(T)的时序从分频时钟信号转变的信号。在图1所示的例中，以将输入时钟信号CLK用分频电路30进行分频后的信号作为IN1，以由触发器(边缘触发型寄存器)31对IN1在输入时钟信号CLK的上升沿进行取样后的信号(反转输出端子的输出)作为IN2。相位内插器201、202输出对信号IN1、IN2的相位进行调整后的信号IP1、IP2。在该实施例中，延迟测定用的第一延迟电路列(延迟电路10A1～10A4)，实质上测定信号IP1、IP2之间的延迟差。
第二延迟电路列的输出端子OUT，与第二延迟电路列的各延迟电路10B1～10B4的输入门电路反馈连接，输出端子OUT与各自的延迟电路的输出端子连接。根据从在测定用的第一延迟电路列检出了1个时钟周期的位置的延迟电路输出的信号，与第一延迟电路列的该位置相对应的第二延迟电路列的延迟电路的门电路接通，输出端子OUT与该延迟电路的输入反馈连接、构成振荡电路，上述第二延迟电路列的其他延迟电路的门电路断开，不传递信号。
图2是表示图1所示的延迟电路构成的一例的图。参照图2，构成延迟测定用的第一延迟电路列的延迟电路10A1～10A4，分别具有：延迟电路(延迟元件)11A；和触发器12，在数据端子D接收延迟电路11A的输出，在时钟输入端子CK接收相位内插器202的输出信号IP2，在输出信号IP2的上升沿对数据端子D的信号进行取样输出。初级的延迟电路10A1的延迟电路11A，从相位内插器201接收信号IP1，并输出使之延迟后的信号，二级以后的延迟电路10A2～10A4的延迟电路11A，输入前级的延迟电路的输出。
构成延迟再现用的第二延迟电路列的延迟电路10B1～10B4，分别具有NAND电路13；和延迟电路(延迟元件)11B，接收NAND电路13的输出。延迟电路10B1～10B4的NAND电路13，接收：延迟测定用的第一延迟电路列(延迟电路10A1～10A4)中、对应级的延迟电路和下一级延迟电路的两个触发器12的输出；和延迟再现用的第二延迟电路列的前级延迟电路的输出。延迟再现用的第二延迟电路列的输出端子OUT(延迟电路10B1的输出)，与延迟再现用的第二延迟电路列(延迟电路10B1～10B4)的NAND电路13反馈连接。
在本实施例中，延迟电路10B1的NAND电路13的第一、第二、第三输入端子，与延迟电路10A1的触发器12的输出、延迟电路10A2的触发器12的输出(反相信号)、以及延迟电路10B2的延迟电路11B的输出与输出端子OUT的连接点连接。延迟电路10B2的NAND电路13的第一、第二、第三输入端子，与延迟电路10A2的触发器12的输出、延迟电路10A3的触发器12的输出(反转信号)、以及延迟电路10B3的延迟电路11B的输出与输出端子OUT的连接点连接。第二延迟电路列的最终级的延迟电路10B4的NAND电路13的第一、第二、第三输入端子，与第一延迟电路列的最终级的延迟电路10A4的触发器12的输出、低电平固定、以及输出端子OUT连接。
输出端子OUT(延迟电路10B1的延迟电路11B的输出)和延迟电路10B1～10B4的延迟电路11B的输出有线(Wired)连接，并与各自的延迟电路10B1～10B4的NAND电路13的输入端子连接。
延迟再现用的延迟电路列中的延迟电路构成环形振荡器，能够以预期的频率振荡。通过该构成，由于测定周期的压缩，从而能够缩小测定用的延迟元件，降低电力消耗。
例如，当用第一延迟电路列测定的信号IP2相对于信号IP1的延迟时间，相当于延迟测定用的第一延迟电路列的2级延迟电路的延迟量时，延迟电路10A2的触发器12在信号IP2的上升处输出高电平，而延迟电路10A3的触发器12在信号IP2的上升处变为低电平(脉冲没有传播)。
延迟再现用的第二延迟电路列的延迟电路10B2的NAND电路13的第一、第二输入端子分别变成高电平、低电平，NAND电路13具有作为使在延迟电路11B传播的信号反转的变换器的功能。
另一方面，延迟再现用的第二延迟电路列的延迟电路10B1的NAND电路13的第二输入端子变成高电平，该NAND电路13的输出变成高电平固定，将信号屏蔽。
也就是说，在延迟再现用的第二延迟电路列的延迟电路中，延迟电路10B2以外的延迟电路的NAND电路13的输出，为高电平固定(对应的触发器12的输出为低电平)，信号不传播。
在延迟再现用的第二延迟电路列中，延迟电路的NAND电路13具有变换器功能的级，与延迟测定用的第一延迟电路列(延迟电路10A1～10A4)中输入信号IP1传播了1个周期的级相对应。
延迟测定用的第一延迟电路列(延迟电路10A1～10A4)中输入信号IP1传播了与IP2的相位差(延迟)量的级、和下一级的触发器12的输出，成为高电平(1)和低电平(0)的界线，在延迟再现用的第二延迟电路列中，比起该相应级，前级的NAND电路的输出和后级的NAND电路的输出变成高电平固定。
延迟电路10B2的NAND电路13，由于其第一、第二输入端子为高、低电平，第三输入端子为高电平，所以输出低电平，延迟电路10B2的延迟电路11B输出低电平。延迟电路11B和具有变换器功能的NAND电路13的环，构成了延迟型的振荡电路(环形振荡器)。该振荡周期，取决于延迟电路11B的延迟时间。如果设环形振荡器的闭环(延迟电路11B和NAND电路13的闭环)的延迟时间为t，则振荡周期由2t给出。
如上所述，根据本发明，不需要如图8等所示的复杂的组合电路，就能够生成与输入时钟同步的时钟信号。而且，通过输入信号的相位的内插值和延迟电路11A、11B的延迟之比的组合，能够使之产生任意的分数倍增数的时钟。
也就是说，在采用了现有的内插器、SMD(同步镜像延迟)的时钟倍增电路中，需要倍增用的组合电路(图8的203)。对此，根据本发明，在由第一、第二延迟电路列构成的SMD(同步镜像延迟)中，使环形振荡器直接振荡，在倍增输出时，不需要SMD的输出组合的顺序等。
另外，根据本实施例，能够将倍增数大幅度地增加。
然后，在采用了现有的内插器、SMD的倍增电路中，伴随膏倍增数面积也会增大。对此，根据本发明，即使提高倍增数，也能够减少延迟元件级数。另外，在倍增数相同的情况下，面积也能够比现有的构成减小。
而且，根据本发明，通过延迟电路11A和延迟电路11B的延迟时间之比的设定，能够快速提供分数倍增或者分频时钟。假设用第一延迟电路列测定1个时钟周期T时，如果将延迟电路11B的延迟时间设定为延迟电路11A的延迟时间的m倍(m＞1)，就构成分频电路，如果将延迟电路11A的延迟时间设定为延迟电路11B的延迟时间的n倍(n＞1)，就构成倍增电路。
SMD(同步镜像延迟)电路的延迟测定用的第一延迟电路列、和延迟再现用的第二延迟电路列电路的延迟电路(延迟单位元件)，分别由变换器构成。
图1所示的倍增电路的动作顺序如下。相对于输入时钟信号(周期T)，在相位内插器(内插器)201、202，如果预期的倍增数为N，就使之产生T/(2N)的延迟。
在构成SMD(同步镜像延迟)电路的延迟测定用的第一延迟电路列中，测定T/(2N)的延迟。在延迟测定用的第一延迟电路列中，形成为以下的结构：按照每个倍增数，排列变换器(变换器列)，在接收延迟测定用的延迟电路11A的信号的触发器12(参照图2)中，对作为在第一延迟电路列前进的输入信号的IP1信号，用比其滞后T/(2N)的IP2信号进行锁存。
以用第一延迟电路列测定的期间(延迟)为基础，决定第二延迟电路列的复原延迟时间(Replay Line)长。从而决定使用第二延迟电路列的延迟电路11B到何处(到哪一级)。
将在第二延迟电路列形成的环形振荡器的输出，反馈给复原延迟时间(Replay Line)。
环形振荡器由反转闭环(以奇数级级联方式连接的变换器)构成，该反转闭环由延迟电路11B和NAND电路13(具有作为变换器的功能)构成，如果设闭环的传播延迟时间为t，就以2t进行振荡。因此，环形振荡器的振荡周期为2t＝T/N，相对于输入时钟(周期＝T)变成N倍增。
得到1.25倍增时，在由相位内插器(IP)201、202、第一延迟电路列和第二延迟电路列构成的SMD(同步镜像延迟)中，作为能成为1/2.5的组合，可设定：
IP＝1/5，SMD＝2；
IP＝1/10，SMD＝4；
等。
也就是说，通过用相位内插器(IP)形成1/5倍增(5分频)，用SMD形成2倍增，就能够实现分数分频1/2.5。
4.7倍增时，用能成为1/9.4的组合，设定：
IP＝10/47，SMD＝1/2等即可。
如此，通过对向第一延迟电路列输入的信号的延迟进行调整的相位内插器201、202的相位内插值、和由第一、第二延迟电路列构成的SMD(同步镜像延迟)中的延迟值的恢复值(第二延迟电路列的延迟电路的延迟值)的组合，能够进行分数倍(周期)的振荡。
也就是说，根据本实施例，能够将输入的时钟变换成预期的分数、整数倍的时钟。不需要进行如图7所示设置脉冲抑制计数器等的复杂控制。
用相位内插器(内插器)201、202作成相位差变成输入时钟信号CLK的时钟周期T的F/M倍的信号IP1、IP2，再通过图1的电路构成，将该时钟IP1、IP2压缩成G/N倍的相位差，从而能够在由第二延迟电路列的延迟电路11B和NAND电路13构成的环形振荡器中，使之以输入时钟信号CLK频率的FG/(2MN)倍的频率进行振荡。其中，F、G、M、N为任意的正整数。另外，相位内插器201、202中的F/M的M，是内插器的相位内分比的分辨率(步长)，F是整数，根据控制信号进行设定。G/N，根据例如延迟电路11A和延迟电路11B的延迟时间之比决定。
图3是表示本发明其他实施例的构成的图，是表示相对于输入时钟、通过上述倍增电路的动作输出倍增时钟(Fosc)的构成的图。在图3中，SMD(同步镜像延迟)电路方式的环形振荡器(ROSC)2，是参照图1、图2说明过的本发明实施例的时钟生成电路。图3的相位内插器1，对应图1的相位内插器201、202。SMD(同步镜像延迟)电路方式的环形振荡器(ROSC)2，由图1的第一延迟电路列(延迟电路10A1～10A4)和第二延迟电路列(延迟电路10B1～10B4)构成。
分频电路3，对SMD电路方式的环形振荡器(ROSC)2的输出进行分频。此处的分频电路3，也可以在SMD(同步镜像延迟)电路方式的环形振荡器(ROSC)2内部采用内插器和SMD的N倍增的相反周期T的振荡电路。
图3所示电路的动作顺序如下。
由SMD电路方式的环形振荡器(ROSC)2，相对于输入时钟信号，按照上述实施例中说明的倍增电路的动作，输出倍增时钟Fosc。
由分频电路3生成与相位比较用的输入频率同等程度的时钟Fsig。
由相位比较器4对输入时钟信号和分频电路3的输出Fsig进行比较，使之产生误差量。
在数字滤波器5中对误差量进行定量化(积分)，对相位内插器1的相位内插量F/M的F进行加减控制。其中，M是相位内插器1的分辨率，例如为16或256。
重复以上的顺序，误差量变成设定的误差量以下时，生成输出与输入时钟信号同步的N倍增或分频的时钟信号。
进行5倍增时，如果在相位内插器1，使之为输入时钟的周期的20/100(相当于1/5)，在SMD(同步镜像延迟)中再使之为1/2，同步镜像延迟(SMD)电路方式的环形振荡器(ROSC)2的环形振荡器就会以周期20/100×1/2×2×T＝T/5振荡。
与输出时钟不同的相位比较用的信号Fsig，以对Fosc进行5分频后的时钟，使其返回到相位比较器4。对在相位比较器4比较的误差量由数字滤波器5进行定量化，对相位内插器(内插器)1的分子进行加减。也就是说，在相位内插器(内插器)1，以1个时钟周期T的19/100、或22/100这种方式对相位内插量进行控制。
图4是表示本发明其他实施例的构成的图。也可以如图6所示，利用充电泵6、环路滤波器7，将环路滤波器输出返回到同步镜像延迟(SMD)电路方式的环形振荡器(ROSC)2内部的时钟门的输入。图4的相位内插器1，对应图1的相位内插器201、202。图4的SMD(同步镜像延迟)电路方式的环形振荡器(ROSC)2，由图1的第一延迟电路列(延迟电路10A1～10A4)和第二延迟电路列(延迟电路10B1～10B4)构成。
通过充电泵6、环路滤波器7将相位误差量转换成电压，控制环形振荡器电路2的增益，由此对振荡频率进行可变控制。
图5是用于说明本发明一实施例的动作例的时序图。在图1中，在分别将对输入时钟CLK用分频电路30进行分频后的信号IN1、用触发器31进行锁存后的信号IN2作为输入的相位内插器(内插器)201、202中，IP2相对于IP1只滞后了相位差T/2N。第二延迟电路列的环形振荡器的振荡周期变成T/N，相对于输入时钟(周期＝T)，从第二延迟电路列的输出端子OUT输出倍增数为N的时钟。
图6是采用了相位内插器(内插器)1时的同步镜像延迟(SMD)电路方式的环形振荡器(ROSC)2的时序图。在图1中，在相位内插器(内插器)201、202，使相位控制为(F/M)T，信号IP2相对于信号IP1只滞后相位差(F/M)T(其中，T是输入时钟信号CLK的周期)，相位差(F/M)在同步镜像延迟(SMD)压缩成G/N倍的相位差，使之成为环形振荡器，并以输入时钟信号周期T的FG/(2MN)倍的周期振荡。其中，F、G、M、N为任意的正整数。另外，相位内插器201、202中的F/M的M，是内插器的相位内分比的分辨率(步长)，F根据控制信号进行设定。
以上参照上述实施例对本发明进行了说明，但是，本发明不仅限于上述实施例的构成，勿庸置疑，本发明包括在本发明的范围内本领域技术人员可以得到的各种变形和改动。

Claims (13)

1.一种时钟生成电路，其特征在于：
具有：延迟测定用的第一延迟电路列，具有多级延迟电路，输入输入信号，并从上述输入信号前进预定延迟时间后的位置的延迟电路输出信号；和
延迟再现用的第二延迟电路列，被配置成相对于上述第一延迟电路列、信号传播方向呈相反方向，并具有多级延迟电路，
根据从在上述第一延迟电路列中检出了上述延迟的位置的延迟电路输出的上述信号，在与上述第一延迟电路列的检出了上述延迟的位置对应的、上述第二延迟电路列的延迟电路中，上述延迟电路的输出端子被反馈到上述延迟电路的输入端子，构成闭环的振荡电路，并从上述第二延迟电路列的输出端子取出来自上述振荡电路的振荡输出信号。
2.根据权利要求1所述的时钟生成电路，其特征在于：
与检出了上述延迟的位置对应的上述第二延迟电路列的延迟电路以外的延迟电路，不将信号传递到后级的延迟电路。
3.根据权利要求1所述的时钟生成电路，其特征在于：
在上述第一延迟电路列的前级，具有根据控制信号对与输入信号相对的输出信号的相位进行可变控制的相位内插器，将输入到上述第一延迟电路列的上述输入信号的延迟设定为可变。
4.一种时钟生成电路，其特征在于：
具有：分频电路，对输入时钟信号进行分频；
第一相位内插器，将上述分频时钟信号作为输入信号输入，根据控制信号，对与上述输入信号相对的输出信号(称为“第一输出信号”)的相位进行可变内插并输出；
保持电路，输入上述分频时钟信号，根据上述输入时钟信号进行取样输出；
第二相位内插器，将从上述保持电路输出的时钟信号作为输入信号输入，并根据控制信号，对与上述输入信号相对的输出信号(称为“第二输出信号”)的相位进行可变内插并输出；
第一延迟电路列，输入分别从上述第一相位内插器和上述第二相位内插器输出的上述第一输出信号和上述第二输出信号，使多级延迟单元呈级联方式连接；和
第二延迟电路列，被配置成相对于上述第一延迟电路列、信号传播方向呈相反方向，使多级延迟单元呈级联方式连接，
上述第一延迟电路列的各延迟单元，具有：延迟电路，当上述延迟单元为初级时，接收从上述第一相位内插器向上述第一延迟电路列输入的上述第一输出信号，除此以外的情况下，接收前级延迟单元的输出；和
保持电路，根据从上述第二相位内插器输出的上述第二输出信号，对上述延迟电路的输出进行取样输出，
上述第二延迟电路列的各延迟单元，具有：逻辑电路，在一个输入端子，当上述延迟单元为初级时，接收上述第一延迟电路列的输出，除此以外的情况下，接收来自前级延迟单元的输出，
在其他输入端子，接收来自上述第一延迟电路列的对应的延迟单元的保持电路的输出，在上述一个输入端子上，连接着上述第二延迟电路列的输出端子；和
延迟电路，以上述逻辑电路的输出为输入。
5.根据权利要求4所述的时钟生成电路，其特征在于：
上述第二延迟电路列的延迟单元的上述逻辑电路，在输入到上述其他输入端子、来自上述第一延迟电路列的对应的延迟单元的保持电路的输出，表示上述对应的延迟单元处于相当于上述第一输出信号和第二输出信号之间的延迟的位置时，被激活，
当输入到上述逻辑电路的上述其他输入端子的信号为激活状态时，上述逻辑电路将输入到上述一个输入端子的信号传递到上述延迟电路，当输入到上述逻辑电路的上述其他输入端子的信号为非激活状态时，上述逻辑电路输出固定值，不将输入到上述一个输入端子的信号传递到上述延迟电路。
6.根据权利要求4所述的时钟生成电路，其特征在于：
上述逻辑电路，当为激活状态时，具有作为使输入到上述一个输入端子的信号反转的反转电路的功能，由上述延迟电路和上述逻辑电路构成环形振荡器。
7.根据权利要求4所述的时钟生成电路，其特征在于：
上述逻辑电路，由3输入与非(NAND)电路构成，该3输入与非(NAND)电路，在第一输入端子，当上述延迟单元为初级时，接收上述第一延迟电路列的输出，除此以外的情况下，接收来自前级延迟单元的输出，
在第二输入端子，接收来自上述第一延迟电路列的对应的延迟单元的保持电路的输出，
在第三输入端子，接收来自上述第一延迟电路列的对应的延迟单元的下一级保持电路的输出的反转信号，
在上述第一输入端子上，反馈连接着上述第二延迟电路列的输出端子。
8.根据权利要求3所述的时钟生成电路，其特征在于：
通过上述相位内插器中相位的内插值、与上述第一和第二延迟电路列中延迟电路的延迟时间之比的组合，能够可变地生成分数倍增、分数分频。
9.一种时钟生成电路装置，其特征在于：
具有：振荡器，由权利要求1所述的时钟生成电路构成；
分频电路，对上述振荡器的输出进行分频；
相位比较器，对上述分频电路的输出和输入信号的相位进行比较；
数字滤波器，将上述相位比较器的输出作为输入，使之平滑化；和
相位内插器，接收上述滤波器的输出作为控制信号，并根据控制信号，对与输入信号相对的输出信号的相位进行可变控制，
上述相位内插器的输出被输入到上述第一延迟电路列。
10.一种时钟生成电路装置，其特征在于：
具有：振荡器，由权利要求3所述的时钟生成电路构成；
分频电路，对上述振荡器的输出进行分频；
相位比较器，对上述分频电路的输出和输入信号的相位进行比较；和
数字滤波器，将上述相位比较器的输出作为输入，使之平滑化，
上述时钟生成电路的相位内插器，接收上述滤波器的输出作为控制信号。
11.一种时钟生成电路装置，其特征在于：
具有：振荡器，由权利要求3所述的时钟生成电路构成；
分频电路，对上述振荡器的输出进行分频；
相位比较器，对上述分频电路的输出和输入信号的相位进行比较；
充电泵，接收上述相位比较器的输出，对电容进行充放电；和
滤波器，使上述充电泵的输出平滑化，
上述时钟生成电路的第二延迟电路列，根据上述滤波器的输出对延迟进行可变控制。
12.一种时钟生成电路装置，其特征在于：
具有：振荡器，由权利要求4所述的时钟生成电路构成；
分频电路，对上述振荡器的输出进行分频；
相位比较器，对上述分频电路的输出和输入信号的相位进行比较；和
数字滤波器，将上述相位比较器的输出作为输入，使之平滑化，
上述时钟生成电路的相位内插器，接收上述滤波器的输出作为控制信号。
13.一种时钟生成电路装置，其特征在于：
具有：振荡器，由权利要求4所述的时钟生成电路构成；
分频电路，对上述振荡器的输出进行分频；
相位比较器，对上述分频电路的输出和输入信号的相位进行比较；
充电泵，接收上述相位比较器的输出，对电容进行充放电；和
滤波器，使上述充电泵的输出平滑化，
上述时钟生成电路的第二延迟电路列，根据上述滤波器的输出对延迟进行可变控制。
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