CN1750396A - 多相位时钟发生器电路 - Google Patents

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Abstract

本发明提供了一种基于参考时钟脉冲生成相位不同的多个输出时钟脉冲的多相位时钟发生器电路，其具有对相位不同的第一和第二参考时钟脉冲分频以生成输出时钟脉冲的第一和第二分频器电路，以及在第一和第二分频器电路的预定节点之间形成间歇性短路的开关，其中，在正常运行状态中，在预定节点被引导至相同电平的定时处，所述开关在预定节点之间形成短路。

Description

多相位时钟发生器电路
技术领域
本发明涉及多相位时钟发生器电路，更具体地说，涉及用于生成多个相位不同的时钟脉冲的多相位时钟发生器电路。
背景技术
多相位时钟发生器电路对参考时钟脉冲进行分频以生成多个相位不同的时钟脉冲。这多个相位不同的时钟脉冲被用作在高速串行数据的接收机电路中用于检测串行数据中每个数据的定时时钟脉冲。因此，当以更高速度传输串行数据时，也必须减小用于检测数据的定时时钟脉冲的相位差。通常以对参考时钟脉冲分频的电路来配置多相位时钟发生器电路，且必须使参考时钟周期更短，也就是说，为了减小分频时钟脉冲之间的相位差必须增大频率。
图1是示出了传统上常用的多相位时钟发生器电路的配置和运行的图。在这个多相位时钟发生器电路中，四个D型触发器(D-FF)11-14串行连接，且最后一级D-FF 14的反转输出div2x_qx作为反馈连接到第一级D-FF 11的输入数据端D。向第一和第三级D-FF 11和13提供时钟脉冲clk，向第二和第四级D-FF 12和14提供时钟脉冲clk的反转时钟，并且每个D-FF响应于时钟脉冲的上升沿锁存输入数据D，并将该数据输出到输出数据端Q和QX。因此，多相位时钟发生器电路是将参考时钟脉冲clk分频为1/4频率的分频器电路。
根据图中的时序波形，响应于参考时钟脉冲clk的沿1-8，生成上升的输出时钟脉冲div1_q、div1x_q、div2_q、div2x_q、div1_qx、div1x_qx、div2_qx和div2x_qx。这八个相位不同的输出时钟脉冲在参考时钟脉冲clk的四个周期的间隔t1期间内生成。因此，为了仅仅使输出时钟脉冲的相位差变窄，必须增大参考时钟脉冲clk的频率并缩短周期。
当图1的多相位时钟发生器电路从四级配置重新配置为八级配置时，其输出时钟脉冲为将参考时钟分频为1/8频率所得到的时钟脉冲，且在参考时钟脉冲clk的八个周期的间隔内生成相位不同的16个输出时钟脉冲。这种情形下，可通过将参考时钟脉冲clk的频率加倍，在与图1相同的间隔t1内，生成16个输出时钟脉冲，且这16个输出时钟脉冲的相位差是图1中输出时钟脉冲的相位差的1/2。换句话说，这种情形下，为了使输出时钟的相位差变窄，同样必须增大参考时钟脉冲clk的频率。
从而，为了生成具有更窄相位差的多相位时钟，由图1中的分频电路组成的多相位时钟发生器电路必须使用更高速的参考时钟。由于这个原因，必须生成高速参考时钟，且D-FF必须具有高速运行规范，以便使得D-FF能够响应于高速参考时钟而运行，这导致了更高的成本。
此外，在现有技术中还提出了一种方法，在这种方法中，通过将参考时钟被分频为两个周期的低速时钟脉冲输入到多级连接的D-FF中，并以相位不同的参考时钟脉冲控制触发器，从而避免了增大参考时钟的速度。例如，在日本早期公开专利申请No.2001-318731的图1-4中示出了该方法。在这个电路中，参考时钟被分频为两个时钟脉冲的低速时钟脉冲被提供给第一级D-FF的数据输入，且多级连接的D-FF响应于相位不同的参考时钟脉冲发送输入时钟脉冲。因此，不必通过高速时钟脉冲控制电路运行。然而，由于该电路被配置来以顺序方式向后级D-FF发送低速时钟脉冲，因此每个D-FF必须能够高速运行。由于这个原因，要求高速运行规范，这导致了更高的成本。
在上述的传统示例中，为了使多相位时钟的相位差变窄，必须提供更高速的参考时钟，且要求使用能够以更高速运行的触发器。由于这个原因，要求高速器件规范和高成本的制造工艺，这导致了更高的器件成本。
发明内容
考虑到以上内容，本发明的目的是提供一种多相位时钟发生器电路，其能够生成具有窄相位差的多相位时钟，而不需要高速参考时钟和高速运行的触发器。
为了达到上述目的，本发明的第一方面是一种基于参考时钟脉冲生成相位不同的多个输出时钟脉冲的多相位时钟发生器电路，其具有对相位不同的第一和第二参考时钟脉冲分频以生成输出时钟脉冲的第一和第二分频器电路，以及在第一和第二分频器电路的预定节点之间形成间歇性短路的开关，其中，在正常运行状态中，在预定节点被引导至相同电平的定时中，所述开关在预定节点之间形成短路。
根据本发明第一方面的优选实施例，所述开关由第一和第二参考时钟脉冲的其中一个或全部两者控制以在节点之间形成短路。
根据本发明第一方面的优选实施例，第一和第二分频器电路各自具有以环路形式连接的多个锁存电路，并且配置第一和第二分频器电路使得锁存电路响应于对应参考时钟，取得输入信号并向后级的锁存电路提供输出，并且多个锁存电路的输出被输出为输出时钟脉冲。锁存电路可以是触发器电路。
根据本发明第一方面的优选实施例，第一和第二分频器电路各自具有以环路形式连接的多个锁存电路，并且配置第一和第二分频器电路使得奇数级的锁存电路响应于对应参考时钟，取得输入信号并向后级的锁存电路提供输出，偶数级的锁存电路响应于对应参考时钟的反转参考时钟脉冲，取得输入信号并向后级的锁存电路提供输出，并且多个锁存电路的输出被输出为输出时钟脉冲。锁存电路可以是触发器电路。
根据本发明第一方面的优选实施例，所述开关具有第一开关和第二开关，其中第一开关响应于第一参考时钟，在第一和第二分频器电路的第一节点之间形成短路，第二开关响应于第二参考时钟，在第一和第二分频器电路的第二节点之间形成短路。
根据本发明第一方面的优选实施例，第一和第二分频器电路各自具有以环路形式连接的多个锁存电路，并且配置第一和第二分频器电路使得锁存电路响应于对应参考时钟，取得输入信号并向后级的锁存电路提供输出，并且多个锁存电路的输出被输出为输出时钟脉冲；并且所述开关具有第一开关和第二开关，其中第一开关响应于第一参考时钟，在第一和第二分频器电路的第一锁存电路输出节点之间形成短路，第二开关响应于第二参考时钟，在第一和第二分频器电路的第二锁存电路输出节点之间形成短路。锁存电路可以是触发器电路。
为了达到上述目的，本发明的第二方面是一种基于参考时钟脉冲生成相位不同的多个输出时钟脉冲的多相位时钟发生器电路，其中，该发生器电路具有对相位不同的多个参考时钟脉冲分频以生成输出时钟脉冲的多个分频器电路，以及在从多个分频器电路中选择的第一和第二分频器电路的预定节点之间形成间歇性短路的开关，并且其中，在正常运行状态中，在预定节点被引导至相同电平的定时中，所述开关在预定节点之间形成短路。
根据本发明第二方面的优选实施例，所述开关响应于与第一或第二分频器电路相关的参考时钟脉冲，在预定节点之间形成短路。
根据本发明第二方面的优选实施例，所述开关具有第一开关和第二开关，其中第一开关响应于与第一分频器电路相关的第一参考时钟，在第一和第二分频器电路的第一节点之间形成短路，第二开关响应于与第二分频器电路相关的第二参考时钟，在第一和第二分频器电路的第二节点之间形成短路。
根据上述本发明的优选实施例，因为参考时钟脉冲彼此相位不同，并且多个分频器电路执行分频操作以生成相位彼此不同的多个输出时钟脉冲，所以可生成多个具有窄相位差的输出时钟脉冲，而不用增大参考时钟脉冲的速度。同样地，因为分频器电路被分为多个，所以分频比率更小，因而不要求高速分频操作。因此，可以低速运行生成多个具有较窄相位差的输出时钟脉冲，从而确保成本更低。
附图说明
图1是示出了传统上通常的多相位时钟发生器电路的配置和运行的图；
图2A和图2B示出了本实施例中多相位时钟发生器电路的基本原理图和详细电路图；
图3是图2A和图2B中多相位发生器电路的时序图；
图4是本实施例中多相位时钟发生器电路的示意性结构图；
图5A、5B、5C示出了本实施例中分频器电路的触发器详细电路图；
图6是第二实施例中多相位时钟发生器电路的电路图；
图7是第二实施例中多相位时钟发生器电路的运行时序图；
图8是第三实施例中多相位时钟发生器电路的电路图；
图9是第三实施例中多相位时钟发生器电路的运行时序图；
图10是第四实施例中多相位时钟发生器电路的电路图；以及
图11A和11B示出了第四实施例中多相位时钟发生器电路的运行时序图。
具体实施方式
下面参考附图描述本发明的实施例。然而，本发明的技术范围并不限于这些实施例，而是扩展至权利要求及其等同物的内容。
图2示出了本实施例中多相位时钟发生器电路的基本原理图和详细的电路图。图2A中基本原理图的多相位时钟发生器电路具有用于将相位不同的参考时钟脉冲clka和clkb分频的两个分频器diva和divb，以及响应于参考时钟脉冲clka的高电平信号，将分频器的输出节点divax_qx和divbx_qx短路的开关Swab。分频器电路diva以环路形式连接D型触发器11a和11ax，并且当参考时钟脉冲clka和其反转时钟为高电平时，触发器11a和11ax锁存输入数据端D的信号，并将输入数据D的非反转信号和反转信号输出到输出数据端Q和QX。后级触发器11ax的反转输出数据端QX连接到第一级触发器11a的输入数据端D。分频器电路diva从两个触发器的输出数据端Q和反转输出数据端QX输出相位不同的四个输出时钟脉冲diva_q、diva_qx、divax_q和divax_qx。分频器电路divb也与分频器电路diva基本相同，在分频器电路divb中，参考时钟脉冲clkb导致触发器11b和11bx锁存数据输入端D的信号，并将该信号输出到输出数据端Q和QX。
换句话说，多相位时钟发生器电路具有分频器电路diva和分频器电路divb，其中，分频器电路diva将参考时钟脉冲clka分频为1/2频率，并生成相位不同的输出时钟脉冲diva_q、diva_qx、divax_q和divax_qx，分频器电路divb将相位偏离参考时钟脉冲clka的参考时钟脉冲clkb分频为1/2频率，并生成相位不同的输出时钟脉冲divb_q、divb_qx、divbx_q和divb_qx。多相位时钟发生器电路还具有开关SWab，开关SWab响应于参考时钟脉冲clka的高电平，短路连接两个分频器电路的节点divax_qx和divbx_qx。
图2B的具体电路示出了具有CMOS传输门(transfer gate)的开关SWab，且CMOS传输门由参考时钟脉冲clka和反转参考时钟脉冲clkax传导地控制。其余配置与图2A中电路相同。
图3是图2中多相位时钟发生器电路的时序流程图。在图3中，间隔t10是初始运行状态，而间隔t11-t13是正常运行状态。首先描述正常运行状态中的运行。
如图中所示，参考时钟脉冲clka和clkb的频率相同，但是相位相差90°。这些参考时钟脉冲由参考时钟发生器电路(未示出)从单个参考时钟中生成。单个参考时钟以这种方式生成相位相差90°的时钟脉冲的电路对于本领域的技术人员来说是公知的，因而省略其描述。
分频器电路diva将参考时钟脉冲clka分频为1/2频率，并生成相位不同的输出时钟脉冲diva_q、diva_qx、divax_q和divax_qx。如图中所示，在间隔t11中，响应于参考时钟脉冲clka的高电平信号，输出时钟diva_q呈现高电平，而反转输出时钟diva_qx呈现低电平。在间隔t12中，响应于参考时钟脉冲clka的低电平信号，输出时钟divax_q呈现高电平，而反转输出信号divax_qx呈现低电平。然后，在间隔t13和t14中，执行上述运行的反转。结果，输出时钟脉冲diva_q、diva_qx、divax_q和divax_qx为参考时钟脉冲clka被分频为1/2频率的两倍周期时钟脉冲，并且与参考时钟脉冲clka的相位相差180°。
分频器电路divb的运行方式与分频器电路diva相同。参考时钟脉冲clkb被分频为1/2频率，并且相位偏离参考时钟脉冲clkb 180°的输出时钟脉冲divb_q、divb_qx、divbx_q和divbx_qx的生成周期为参考时钟脉冲周期的两倍。这些输出时钟脉冲的相位与分频器电路diva的输出时钟脉冲的相位相比，彼此偏离了参考时钟脉冲的90°相位。因此，生成了八个相位偏离参考时钟脉冲的90°相位的输出时钟脉冲。
两个分频器电路diva和divb对彼此不同的参考时钟脉冲clka和clkb分频，并且其运行是独立的。因此，如果两个分频器电路的运行不匹配，则由于分频器电路的触发器初始状态(具体地说，是锁存电路的初始状态)的差异，不能使其输出时钟脉冲匹配。结果，八个输出时钟脉冲不能实现期望顺序的相位偏移。考虑到上述因素，提供了开关SWab以确保分频器电路的运行匹配。换句话说，开关SWab在参考时钟脉冲clka的高电平信号间隔t11、t13和t15内是导通的，且节点divax_qx和divbx_qx被短路。通过短路开关SWab的短路动作，可以使两个分频器电路diva和divb的运行匹配。换句话说，因为两个节点divax_qx和divbx_qx在间隔t11、t13和t15内被开关短路，所以两个分频器电路的运行使得输出节点的电平匹配。如图中的圆圈所示，其节点divax_qx和divbx_qx在间隔t11、t13和t15内分别被设置在与高电平、低电平和高电平匹配的电平。开关SWab在除了上述间隔之外的其他间隔内为非导通状态，并且维持两个分频器电路的运行独立性。
通过提供这样的短路开关SWab，控制被开关SWab短路的节点divax_qx和divbx_qx使得在多相位时钟发生器电路的初始运行状态中两个节点为同样的电平。间隔t10为初始运行状态，并且假设响应于参考时钟脉冲clka的上升沿，输出节点divax_qx为高电平，而输出节点divbx_qx为低电平。从而，如图中的圆圈所示，在参考时钟脉冲clka为高电平的间隔t10内，即使由于分频器电路的初始状态不同而使输出节点divax_qx和divbx_qx为不同电平，两个输出节点也被开关SWab短路，从而使得分频器电路divb一侧的输出节点divbx_qx被强制从低电平激励至高电平。换句话说，很明显，由于触发器11ax的反转输出QX的高电平一侧驱动能力强于触发器11bx的反转输出QX的低电平一侧驱动能力，导致两个电平的会聚，这才引起了这一运行。
分频器电路divb中的触发器11b响应于参考时钟脉冲clkb的上升沿，锁存短路输出节点divbx_qx的电平，并向输出节点divb_q和divb_qx提供输出。在图3中，因为短路输出节点divbx_qx可能不是足够高的高电平，所以输出节点divb_q和divb_qx的电平被设为低电平和高电平，或者为高电平和低电平(虚线)。触发器电路11bx响应于随后的参考时钟脉冲clkb的上升沿，锁存输出节点divb_q的电平，并向输出节点divbx_q和divbx_qx提供输出。同样地，响应于随后的参考时钟脉冲clka的上升沿，短路开关导通且输出节点divax_qx和divbx_qx被再次短路。这时输出节点divbx_qx同样接近输出节点divax_qx的电平。当短路输出节点divbx_qx的电平上升到高于触发器11b的输入门限值时，可接收到与分频器电路diva的输出节点divax_qx同样的电平。结果，使得分频器电路divb的运行与将分频器电路diva的运行延迟90°相位的运行一致。在这个初始运行状态中，通过经历多个间隔t10，利用相位偏离参考时钟脉冲clka和clkb 90°相位差的操作，稳定了分频器电路diva和分频器电路divb的分频操作。
在间隔t11-t15的正常运行状态中，两个分频器电路运行以将每个参考时钟脉冲分频为1/2频率，并且其分频操作的匹配关系是相位偏离90°。结果，生成八个输出时钟脉冲，它们以如下的顺序具有90°相位差：diva_q、divb_q、divax_q、divbx_q、diva_qx、divb_qx、divax_qx和divbx_qx。在图1的传统示例中，在参考时钟脉冲clk的四个周期的间隔t1内生成相位偏离的八个输出时钟脉冲，而与图1中的传统示例的时序图相比较可见，在本实施例中，在参考时钟脉冲clka和clkb的两个周期的间隔t11-t14内生成相位偏离的八个输出时钟脉冲。换句话说，可以利用更低速的参考时钟生成同样的八个输出时钟脉冲。传统示例和本实施例都有四个触发器。
本实施例的多相位时钟发生器电路并不限于两个分频器电路，也可以是具有四个或八个分频器电路的配置。分频器电路并不限于由两个触发器组成的分频器电路，也可以是由四个或八个触发器组成的分频器电路。在这些配置的任意一种中，与在其中同样数目的触发器以环路形式连接的分频器电路相比，可使用低速参考时钟且触发器并不要求高速运行。
图4是本实施例中的多相位时钟发生器电路的示意性结构图。如图中所示，参考时钟发生器电路22从单个参考时钟ref-clk生成相位偏离45°的四个参考时钟脉冲clka-clkd，并且在相应的四个分频器电路DIVa-DIVd中将其参考时钟脉冲分频。分频器电路的配置与图2相同。第一级分频器电路DIVa和第二级分频器电路DIVb的输出节点被开关SWab间歇性地短路。开关SWab例如由参考时钟脉冲clka控制，但是也可由参考时钟脉冲clkb控制。同样地，可提供多个开关SWab，每个开关由两个参考时钟脉冲控制。
以类似的方式，开关SWbc被放置在分频器电路DIVb和分频器电路DIVc之间，开关SWcd被放置在分频器电路DIVc和分频器电路DIVd之间，并且这些开关由参考时钟脉冲clkb和clkc控制。因为这些开关能够匹配在正常运行状态中必须被引入一致的节点之间的电平，所以参考时钟脉冲clkc或clkd可根据将要短路节点引导至同样的期望电平的时序来提供控制。
从而，对应于四个分频器电路的参考时钟脉冲被分频，并且生成分频后的输出时钟脉冲。因为分频器电路的预定节点被开关间歇性地短路，所以四个分频器电路的分频操作的匹配状态使得四个参考时钟脉冲clka-clkd的相位偏离45°。结果，生成16个输出时钟脉冲，每个的相位偏离45°。
图5A和5B示出了本实施例中的分频器电路的触发器的详细电路图。例如，如图5A和5B中所示，组成分频器电路diva和divb的触发器是D型触发器电路。在图5A所示的电路中，配置有随时钟脉冲CLK的下降形成导通状态的输入门30、随时钟脉冲CLK的上升锁存输入数据D的前级锁存电路32、随时钟脉冲CLK的上升形成导通状态的传输门34以及随时钟脉冲CLK的下降进行锁存的后级锁存电路36。换句话说，当时钟脉冲CLK为低电平时，前级锁存电路32使输入数据D进入锁存使能状态，前级锁存电路32响应于时钟脉冲CLK的上升锁存输入数据D，并且经由传输门34和后级锁存电路36的反相器从输出数据端QX输出锁存的信号。响应于时钟脉冲CLK的下降，输出数据QX被后级锁存电路36锁存，并且当时钟脉冲CLK为低电平时维持其输出数据的状态。简单地说，当时钟脉冲CLK为高电平时，接收输入数据D并输出到输出数据端QX，当时钟脉冲CLK为低电平时，维持其输出数据的状态。因为当时钟脉冲CLK为高电平时输入数据D的影响被阻塞，所以可实现稳定的锁存操作并可维持输出数据。
图5B也示出了运行方式与图5A相同的D型触发器电路。以类似的方式，配置有输入门40和40X、前级锁存电路42、传输门44和44X以及后级锁存电路46。然而，与图5A不同的是，该配置还具有相位彼此相反的互补输入数据D和DX以及互补输出数据Q和QX。
图5C是D型锁存电路。该锁存电路具有当时钟脉冲CLK为高电平时形成导通状态的输入门50、50X，和当时钟脉冲CLK为低电平时执行锁存操作的锁存电路52。该电路响应于时钟脉冲CLK的上升接收输入数据D和DX，并将结果输出到输出数据端Q和QX。在时钟脉冲为低电平的状态期间内，该状态被锁存电路52锁存。因此，锁存电路52的功能与上述触发器的后级锁存电路相同。
通过以环路形式连接图5A或5B中所示的触发器电路，或者以环路形式连接图5C中所示的D型锁存电路，可配置图2中所示本实施例中的多相位时钟发生器电路的分频器电路。两种配置都有锁存功能，所述锁存功能响应于时钟的上升进行接收，并且当时钟为低电平时锁存其输出状态。
图6是第二实施例中的多相位时钟发生器电路的电路图。在图6中的多相位时钟发生器电路中，采用的配置是经由开关SW1-SW4短路连接所有的来自分频器电路diva的四个输出时钟节点和来自分频器电路divb的四个输出时钟节点，并且配置开关使其被参考时钟脉冲clka及其反转参考时钟脉冲clkax控制。换句话说，在图2的示例中，一对输出节点divax_qx和divbx_qx被开关Swab可控地短路。从而开关的负载能力被加到被可控短路的那对输出节点上，因而输出能力比其他节点要大，导致均衡性变差。相反地，因为在第二实施例的电路中对于所有输出节点提供了短路开关，所以使得所有输出节点的负载能力相等并且提高了电路均衡性，这对高速运行是有利的。
图7是第二实施例中的多相位时钟发生器电路的运行时序图。该运行时序与图3中的时序基本相同。然而，图7中所示的是具有短路开关的输出节点的组合与参考时钟脉冲之间的关系，其中，在正常运行状态中，参考时钟脉冲基于输出节点电平之间的关系控制其短路时序。
根据图7的运行时序图，因为希望在参考时钟脉冲clka为高电平的间隔t21和t23内，节点divax_q和divbx_q以及节点divax_qx和divbx_qx被引导至同样的电平，所以这些输出节点的组合被开关SW1和SW2可控地短路。同样地，因为希望在参考时钟脉冲clka为低电平的间隔t22和t24内，节点diva_q和divb_q以及节点diva_qx和divb_qx被引导至同样的电平，所以这些输出节点的组合被开关SW3和SW4可控地短路。因此，当参考时钟脉冲clka为高电平时，开关SW1和SW2为导通状态，当参考时钟脉冲clka为低电平时，开关SW3和SW4为导通状态。
在图7的多相位时钟发生器电路中，从组成分频器电路的触发器11a、11ax、11b和11bx的所有输出Q和QX中，希望以相同时序处于相同电平的所有输出对被开关短路。因此，在所有的输出Q和QX中形成相等的负载能力，从而提高了负载能力均衡性，减少了电路运行错误，并使得高速运行成为可能。同样在第二实施例中，可采用图5中所示的D型触发器电路作为触发器电路，也可以采用图5中所示的D型锁存电路。
图8是第三实施例中的多相位时钟发生器电路的电路图。同样地，图9是第三实施例中的多相位时钟发生器电路的运行时序图。在这个多相位时钟发生器电路中，除了由参考时钟脉冲clka控制的开关组SWab-1外，还提供了由参考时钟脉冲clkb控制的开关组SWab-2。从而，可以使得两个参考时钟脉冲clka和clkb的负载能力相等，并且可以提高两个参考时钟脉冲的均衡性。与第二实施例相比，通过将开关组加倍可以使开关晶体管的尺寸减半，且触发器的输出负载能力不增加，而且可以使得触发器的输出负载能力与第二实施例中相等。
下面参考图9的运行时序图描述开关组SWab-1和SWab-2。首先，由参考时钟脉冲clka控制的开关组SWab-1中的四个开关SW1-SW4与第二实施例中相同。换句话说，如图9中所示，在参考时钟脉冲clka为高电平的间隔t31和t33内，在希望以相同时序处于相同电平的输出节点之间，开关SW1和SW2形成短路，在参考时钟脉冲clka为低电平的间隔t32和t34内，在希望以相同时序处于相同电平的输出节点之间，开关SW3和SW4形成短路。
以类似的方式，在参考时钟脉冲clkb为高电平的间隔t42和t44内，开关SW11和SW12在节点diva_q和divbx_qx之间以及节点diva_qx和divbx_q之间形成短路。同样地，在参考时钟脉冲clkb为低电平的间隔t43和t41内，开关SW13和SW14在节点divax_q和divb_q之间以及节点divax_qx和divb_qx之间形成短路。
换句话说，响应于参考时钟脉冲clka，开关组SWab-1在分频器电路diva和divb的前级触发器的输出之间，以及在后级触发器的输出之间形成短路。同样地，响应于参考时钟脉冲clkb，开关组SWab-2在分频器电路diva的前级触发器输出与分频器电路divb的后级触发器输出之间形成短路，并在分频器电路diva的后级触发器输出与分频器电路divb的前级触发器输出之间形成短路。
同样，组成第三实施例中的分频器电路的触发器电路可以由图5的触发器电路或锁存电路组成。
图10是第四实施例中的多相位时钟发生器电路的电路图。该电路具有与第三实施例相同的开关组SWab-1和SWab-2，并使用D型锁存电路而不是触发器电路来组成分频器电路diva和divb。换句话说，电路是图5C中所示的锁存电路。因此，多相位时钟发生器电路的运行与第三实施例相同。
在图10中，在右侧示出了将参考时钟脉冲clka分频的分频器电路diva，在左侧示出了将参考时钟脉冲clkb分频的分频器电路divb。同样地，分频器电路divb配置有左右反转放置的第一级锁存电路11b和第二级锁存电路11bx；因而，其信号流不同于分频器电路diva，是顺时针方向的。同样地，开关组SWab-1和SWab-2的放置方式与图8相同。因为通过以环路形式连接D型锁存电路来配置分频器电路，所以与使用触发器电路的情形相比，简化了锁存电路的配置，并使得高速运行成为可能。然而，从稳定运行的角度来看，锁存电路要次于触发器电路。
图11A和11B示出了第四实施例中的多相位时钟发生器电路的运行时序图。图11A中所示的是在未提供一组开关的情形下的运行时序图，而图11B中所示的是在提供了一组开关的情形下的运行时序图。
在图11A中，在时刻t51输出时钟diva_q/qx响应于参考时钟脉冲clka/ax而变化，在时刻t52输出时钟divb_q/qx响应于参考时钟脉冲clkb/bx而变化，并且在时刻t53和t54输出时钟脉冲divax_q/qx和divbx_q/qx类似地变化。因为未提供使两个分频器电路的运行相匹配的开关组，所以输出时钟脉冲的电平不平坦，并且两个分频器电路的输出相位相反。由于这个原因，通过将参考时钟脉冲clka分频而获得的四个输出时钟脉冲和通过将参考时钟脉冲clkb分频而获得的四个输出时钟脉冲并不在下面的次序中具有90°的相位差：diva_q、divb_q、divax_q、divbx_q、diva_qx、divb_qx、divax_qx和divbx_qx。见图11A中的输出时钟脉冲的箭头。
在图11B中，对应的输出时钟脉冲diva_q/qx、divb_q/qx、divax_q/qx和divbx_q/qx在时刻t51-t54都沿同样的方向变化。因为提供了短路开关组SWab，所以在第一次运行时希望以相同时序处于相同电平的输出节点彼此短路，从而两个分频器电路的运行匹配。由于这个原因，图中所示的三角形和圆圈在时间间隔t61、t62、t63和t64内处于相同电平，并且生成八个输出时钟脉冲，它们在下面的次序中具有90°的相位差：diva_q、divb_q、divax_q、divbx_q、diva_qx、divb_qx、divax_qx和divbx_qx。见图11B中的输出时钟脉冲的箭头。
根据上述的本实施例，具有相位差的参考时钟脉冲使多个分频器电路运行，在多个分频器电路中提供了开关组，以在希望以相同时序处于相同电平的节点之间间歇性地短路，并且多个分频器电路的运行匹配。即使参考时钟脉冲的频率低，也可以减小分频电路的分频比并生成具有窄相位差的多个输出时钟脉冲。同样地，不要求组成分频器电路的锁存电路或触发器电路高速运行。通过向所有的输出节点提供开关组，提高了分频器电路的输出负载均衡，并使得高速运行成为可能。因而，根据本实施例的多相位时钟发生器电路，由于组成分频器电路的锁存电路和触发器电路低速运行，而使得即使在具有相当量的波动的情形下也增大了电路均衡性，所以减少了运行错误的发生。

Claims (14)

1.一种基于参考时钟脉冲生成相位不同的多个输出时钟脉冲的多相位时钟发生器电路，具有
对相位不同的第一和第二参考时钟脉冲分频以生成输出时钟脉冲的第一和第二分频器电路，以及
在所述第一和第二分频器电路的预定节点之间形成间歇性短路的开关，其中，
在正常运行状态中，在所述预定节点被引导至相同电平的定时中，所述开关在所述预定节点之间形成短路。
2.如权利要求1所述的多相位时钟发生器电路，其中，所述开关由所述第一和第二参考时钟脉冲的其中一个或全部两者控制。
3.如权利要求1所述的多相位时钟发生器电路，其中，所述第一和第二分频器电路各自具有以环路形式连接的多个锁存电路，并且配置所述第一和第二分频器电路使得所述锁存电路响应于对应参考时钟，取得输入信号并向后级的锁存电路提供输出，并且所述多个锁存电路的输出被输出为所述输出时钟脉冲。
4.如权利要求1所述的多相位时钟发生器电路，其中，所述第一和第二分频器电路各自具有以环路形式连接的多个锁存电路，并且配置所述第一和第二分频器电路使得奇数级的锁存电路响应于对应参考时钟的反转参考时钟脉冲，取得输入信号并向后级的锁存电路提供输出，而偶数级的锁存电路响应于对应参考时钟，取得输入信号并向后级的锁存电路提供输出，并且所述多个锁存电路的输出被输出为所述输出时钟脉冲。
5.如权利要求3或4所述的多相位时钟发生器电路，其中，所述锁存电路是触发器电路或锁存电路。
6.如权利要求1所述的多相位时钟发生器电路，其中，所述开关具有第一开关和第二开关，所述第一开关响应于第一参考时钟，在所述第一和第二分频器电路的第一节点之间形成短路，所述第二开关响应于第二参考时钟，在所述第一和第二分频器电路的第二节点之间形成短路。
7.如权利要求1所述的多相位时钟发生器电路，其中，所述第一和第二分频器电路各自具有以环路形式连接的多个锁存电路，并且配置所述第一和第二分频器电路使得所述锁存电路响应于对应参考时钟，取得输入信号并向后级的锁存电路提供输出，并且所述多个锁存电路的输出被输出为所述输出时钟脉冲；并且
所述开关具有第一开关和第二开关，所述第一开关在所述第一和第二分频器电路的奇数级输出和偶数级输出之间形成短路，所述第二开关在所述第一分频器电路的奇数级输出和所述第二分频器电路的偶数级输出之间，以及在所述第一分频器电路的偶数级输出和所述第二分频器电路的奇数级输出之间形成短路。
8.如权利要求7所述的多相位时钟发生器电路，其中，所述第一开关响应于所述第一参考时钟形成短路，所述第二开关响应于所述第二参考时钟形成短路。
9.如权利要求1所述的多相位时钟发生器电路，其中，所述第一和第二分频器电路各自具有以环路形式连接的多个锁存电路，并且配置所述第一和第二分频器电路使得所述锁存电路响应于对应参考时钟，取得输入信号并向后级的锁存电路提供输出，并且所述多个锁存电路的输出被输出为所述输出时钟脉冲，并且
所述开关具有第一开关和第二开关，所述第一开关响应于第一参考时钟，在所述第一和第二分频器电路的第一锁存电路输出节点之间形成短路，所述第二开关响应于第二参考时钟，在所述第一和第二分频器电路的第二锁存电路输出节点之间形成短路。
10.如权利要求1所述的多相位时钟发生器电路，还具有对彼此相位不同的第三和第四参考时钟脉冲分频以生成输出时钟脉冲的第三和第四分频器电路，以及
在所述第三和第四分频器电路的预定节点之间形成间歇性短路的第二开关，其中，
在正常运行状态中，在所述第三和第四分频器电路的预定节点被引导至相同电平的定时中，所述第二开关在所述预定节点之间形成短路。
11.一种基于参考时钟脉冲生成相位不同的多个输出时钟脉冲的多相位时钟发生器电路，包括：
对相位不同的多个参考时钟脉冲分频以生成输出时钟脉冲的多个分频器电路；以及
在从所述多个分频器电路中选择的第一和第二分频器电路的预定节点之间形成间歇性短路的开关，并且其中，
在正常运行状态中，在所述预定节点被引导至相同电平的定时中，所述开关在所述预定节点之间形成短路。
12.如权利要求11所述的多相位时钟发生器电路，其中，所述开关响应于与所述第一或第二分频器电路相关的参考时钟脉冲，在所述预定节点之间形成短路。
13.如权利要求11所述的多相位时钟发生器电路，其中，所述开关具有第一开关和第二开关，所述第一开关响应于与所述第一分频器电路相关的第一参考时钟，在所述第一和第二分频器电路的第一节点之间形成短路，所述第二开关响应于与所述第二分频器电路相关的第二参考时钟，在所述第一和第二分频器电路的第二节点之间形成短路。
14.如权利要求11所述的多相位时钟发生器电路，其中，所述分频器电路具有经由一对差分信号以环路形式连接的多个锁存电路，并且配置所述分频器电路使得所述锁存电路响应于对应参考时钟，取得一对输入信号并向后级的锁存电路提供输出，并且所述多个锁存电路的输出对被输出为所述输出时钟脉冲，并且
所述开关具有第一开关和第二开关，所述第一开关在所述第一分频器电路的输出对与所述第二分频器电路的输出对组成的第一组合之间形成短路，所述第二开关在所述第一分频器电路的输出对与所述第二分频器电路的输出对组成的第二组合之间形成短路。
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