JP3370256B2 - 分周器およびクロック生成回路 - Google Patents
分周器およびクロック生成回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は、分周器およびク
ロック生成回路に関する。
ロック生成回路に関する。
【０００２】
【従来の技術】分周器とは、クロック信号の周波数を1/
2にするものであり、ＰＬＬ回路や、クロックジェネレ
ータに用いられるものである。図６は、トランスミッシ
ョンの分周器の構成図を示すブロック図である。Ｚはイ
ンバータ、ＦはＦＥＴである。
2にするものであり、ＰＬＬ回路や、クロックジェネレ
ータに用いられるものである。図６は、トランスミッシ
ョンの分周器の構成図を示すブロック図である。Ｚはイ
ンバータ、ＦはＦＥＴである。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
分周器を備えたクロック生成回路には、以下のような問
題がある。すなわち、分周器に求められる特性として
は、広帯域において動作可能であることの他に、電源電
圧の変動に対して強いことが挙げられる。しかし、この
トランスミッションの分周器は、インバータＺを含むた
め、クロックが出力された場合電源電圧の影響を受けや
すい。
分周器を備えたクロック生成回路には、以下のような問
題がある。すなわち、分周器に求められる特性として
は、広帯域において動作可能であることの他に、電源電
圧の変動に対して強いことが挙げられる。しかし、この
トランスミッションの分周器は、インバータＺを含むた
め、クロックが出力された場合電源電圧の影響を受けや
すい。
【０００４】この発明は、以上のような問題に鑑み、広
帯域において動作可能であり、電源電圧の変動に対して
強い分周器およびクロック生成回路を提供することを目
的とするものである。
帯域において動作可能であり、電源電圧の変動に対して
強い分周器およびクロック生成回路を提供することを目
的とするものである。
【０００５】
【課題を解決するための手段】請求項１記載の分周器
は、第１の差動増幅器と、この第１の差動増幅器の出力
端に接続されて反転入力クロックの第１の状態のときに
オンとなる第１のスイッチ手段と、この第１のスイッチ
手段の出力端に接続された第２の差動増幅器と、この第
２の差動増幅器の出力端に接続されて入力クロックの第
１の状態のときにオンとなる第２のスイッチ手段と、こ
の第２のスイッチ手段の出力端に接続されて前記第１の
差動増幅器に出力する第３の差動増幅器とを備え、前記
第２の差動増幅器は前記反転入力クロックが第１の状態
のとき反転回路として動作するとともに第２の状態のと
きラッチとして動作し、前記第３の差動増幅器は、前記
入力クロックが第１の状態のとき反転回路として動作
し、第２の状態のときラッチとして動作することを特徴
とするものである。
は、第１の差動増幅器と、この第１の差動増幅器の出力
端に接続されて反転入力クロックの第１の状態のときに
オンとなる第１のスイッチ手段と、この第１のスイッチ
手段の出力端に接続された第２の差動増幅器と、この第
２の差動増幅器の出力端に接続されて入力クロックの第
１の状態のときにオンとなる第２のスイッチ手段と、こ
の第２のスイッチ手段の出力端に接続されて前記第１の
差動増幅器に出力する第３の差動増幅器とを備え、前記
第２の差動増幅器は前記反転入力クロックが第１の状態
のとき反転回路として動作するとともに第２の状態のと
きラッチとして動作し、前記第３の差動増幅器は、前記
入力クロックが第１の状態のとき反転回路として動作
し、第２の状態のときラッチとして動作することを特徴
とするものである。
【０００６】請求項１記載の分周器によれば、従来のイ
ンバータ部分の代わりに差動型増幅器を用い、たとえば
共通の電流源に接続された2 つのＦＥＴを有する複数個
の差動増幅器を帰還させることにより２重ループ構成と
なし、各差動増幅器は電源電圧に対し安定状態となるの
で、出力信号は電源電圧に対して影響を受けず、出力ク
ロックは安定化する。したがって、広帯域において動作
可能であり、電源電圧の変動に対して強く、また電流源
の調整により最適な帯域帯を分周できる分周器を提供で
きる。
ンバータ部分の代わりに差動型増幅器を用い、たとえば
共通の電流源に接続された2 つのＦＥＴを有する複数個
の差動増幅器を帰還させることにより２重ループ構成と
なし、各差動増幅器は電源電圧に対し安定状態となるの
で、出力信号は電源電圧に対して影響を受けず、出力ク
ロックは安定化する。したがって、広帯域において動作
可能であり、電源電圧の変動に対して強く、また電流源
の調整により最適な帯域帯を分周できる分周器を提供で
きる。
【０００７】請求項２記載の分周器は、請求項１におい
て、第１の差動増幅器、第２の差動増幅器および第３の
差動増幅器はおのおの、電流源と、この電流源にソース
が接続された第１のＰ型ＦＥＴおよび第２のＰ型ＦＥＴ
と、第１のＰ型ＦＥＴとドレイン同士が接続されると共
にソースが接地され制御電圧がゲートに印加される第１
のＮ型ＦＥＴと、第２のＰ型ＦＥＴとドレイン同士が接
続されると共にソースが接地され制御電圧がゲートに印
加される第２のＮ型ＦＥＴと、第１のＰ型ＦＥＴとドレ
イン同士が接続されると共にソースが接地される一方ゲ
ートに第２のＰ型ＦＥＴのドレイン電圧が印加される第
３のＮ型ＦＥＴと、第２のＰ型ＦＥＴとドレイン同士が
接続されると共にソースが接地されゲートに第１のＰ型
ＦＥＴのドレイン電圧が印加される第４のＮ型ＦＥＴと
を有しており、第１の差動増幅器の第１のＰ型ＦＥＴの
ゲートには、第３の差動増幅器の第１のＰ型ＦＥＴのド
レイン電圧が印加されると共に、第１の差動増幅器の有
する第２のＰ型ＦＥＴのゲートには、第３の差動増幅器
の前記第２のＰ型ＦＥＴのドレイン電圧が印加され、第
２の差動増幅器の第１のＰ型ＦＥＴのゲートには、入力
クロックに制御される第１のスイッチ素子を介して、入
力クロックがロウ時に第１の差動増幅器の第１のＰ型Ｆ
ＥＴのドレイン電圧が印加され、入力クロックがハイ時
に第２の差動増幅器の第２のＰ型ＦＥＴのドレイン電圧
が印加されると共に、第２の差動増幅器が有する第２の
Ｐ型ＦＥＴのゲートには、入力クロックに制御される第
２のスイッチ素子を介して、クロックがロウ時に第１の
差動増幅器の第２のＰ型ＦＥＴのドレイン電圧が印加さ
れ、入力クロックがハイ時に第２の差動増幅器の第１の
Ｐ型ＦＥＴのドレイン電圧が印加され、第３の差動増幅
器の第１のＰ型ＦＥＴのゲートには、入力クロックに制
御される第３のスイッチ素子を介して、入力クロックが
ハイ時に第２の差動増幅器の第１のＰ型ＦＥＴのドレイ
ン電圧が印加され、入力クロックがロウ時に第３の差動
増幅器の第２のＰ型ＦＥＴのドレイン電圧が印加される
と共に、第３の差動増幅器が有する第２のＰ型ＦＥＴの
ゲートには、入力クロックが制御される第４のスイッチ
素子を介して、入力クロックがハイ時に第１の差動増幅
器の第２のＰ型ＦＥＴのドレイン電圧が印加され、入力
クロックがロウ時に第３の差動増幅器の第１のＰ型ＦＥ
Ｔのドレイン電圧が印加され、第１の差動増幅器の有す
る第１のＰ型ＦＥＴのドレイン電圧を分周器の出力とす
るものである。
て、第１の差動増幅器、第２の差動増幅器および第３の
差動増幅器はおのおの、電流源と、この電流源にソース
が接続された第１のＰ型ＦＥＴおよび第２のＰ型ＦＥＴ
と、第１のＰ型ＦＥＴとドレイン同士が接続されると共
にソースが接地され制御電圧がゲートに印加される第１
のＮ型ＦＥＴと、第２のＰ型ＦＥＴとドレイン同士が接
続されると共にソースが接地され制御電圧がゲートに印
加される第２のＮ型ＦＥＴと、第１のＰ型ＦＥＴとドレ
イン同士が接続されると共にソースが接地される一方ゲ
ートに第２のＰ型ＦＥＴのドレイン電圧が印加される第
３のＮ型ＦＥＴと、第２のＰ型ＦＥＴとドレイン同士が
接続されると共にソースが接地されゲートに第１のＰ型
ＦＥＴのドレイン電圧が印加される第４のＮ型ＦＥＴと
を有しており、第１の差動増幅器の第１のＰ型ＦＥＴの
ゲートには、第３の差動増幅器の第１のＰ型ＦＥＴのド
レイン電圧が印加されると共に、第１の差動増幅器の有
する第２のＰ型ＦＥＴのゲートには、第３の差動増幅器
の前記第２のＰ型ＦＥＴのドレイン電圧が印加され、第
２の差動増幅器の第１のＰ型ＦＥＴのゲートには、入力
クロックに制御される第１のスイッチ素子を介して、入
力クロックがロウ時に第１の差動増幅器の第１のＰ型Ｆ
ＥＴのドレイン電圧が印加され、入力クロックがハイ時
に第２の差動増幅器の第２のＰ型ＦＥＴのドレイン電圧
が印加されると共に、第２の差動増幅器が有する第２の
Ｐ型ＦＥＴのゲートには、入力クロックに制御される第
２のスイッチ素子を介して、クロックがロウ時に第１の
差動増幅器の第２のＰ型ＦＥＴのドレイン電圧が印加さ
れ、入力クロックがハイ時に第２の差動増幅器の第１の
Ｐ型ＦＥＴのドレイン電圧が印加され、第３の差動増幅
器の第１のＰ型ＦＥＴのゲートには、入力クロックに制
御される第３のスイッチ素子を介して、入力クロックが
ハイ時に第２の差動増幅器の第１のＰ型ＦＥＴのドレイ
ン電圧が印加され、入力クロックがロウ時に第３の差動
増幅器の第２のＰ型ＦＥＴのドレイン電圧が印加される
と共に、第３の差動増幅器が有する第２のＰ型ＦＥＴの
ゲートには、入力クロックが制御される第４のスイッチ
素子を介して、入力クロックがハイ時に第１の差動増幅
器の第２のＰ型ＦＥＴのドレイン電圧が印加され、入力
クロックがロウ時に第３の差動増幅器の第１のＰ型ＦＥ
Ｔのドレイン電圧が印加され、第１の差動増幅器の有す
る第１のＰ型ＦＥＴのドレイン電圧を分周器の出力とす
るものである。
【０００８】請求項２記載の分周器によれば、各差動増
幅器の第１のＰ型ＦＥＴおよび第２のＰ型ＦＥＴの相互
は常に反転が保たれるため、各電流源の総和は一定であ
り、第１のＰ型ＦＥＴおよび第２のＰ型ＦＥＴのソース
の電圧も一定であり、第１のＰ型ＦＥＴおよび第２のＰ
型ＦＥＴのドレイン電圧は、電源電圧に影響を受けず、
請求項１と同様な効果がある。
幅器の第１のＰ型ＦＥＴおよび第２のＰ型ＦＥＴの相互
は常に反転が保たれるため、各電流源の総和は一定であ
り、第１のＰ型ＦＥＴおよび第２のＰ型ＦＥＴのソース
の電圧も一定であり、第１のＰ型ＦＥＴおよび第２のＰ
型ＦＥＴのドレイン電圧は、電源電圧に影響を受けず、
請求項１と同様な効果がある。
【０００９】請求項３記載の分周器は、請求項２の分周
器をｎ段（ｎは２以上の自然数）備え、第ｎ段の分周器
の入力が第ｎー１段の分周器の出力信号が入力されるよ
うにしたクロック生成回路であって、前記第ｎ段の分周
器の差動増幅器の第２のＮ型ＦＥＴと第３のＮ型ＦＥＴ
の駆動能力が、第ｎ−1 段の分周器の差動増幅器の第２
のＮ型ＦＥＴと第３のＮ型ＦＥＴの駆動能力より小さい
ものである。
器をｎ段（ｎは２以上の自然数）備え、第ｎ段の分周器
の入力が第ｎー１段の分周器の出力信号が入力されるよ
うにしたクロック生成回路であって、前記第ｎ段の分周
器の差動増幅器の第２のＮ型ＦＥＴと第３のＮ型ＦＥＴ
の駆動能力が、第ｎ−1 段の分周器の差動増幅器の第２
のＮ型ＦＥＴと第３のＮ型ＦＥＴの駆動能力より小さい
ものである。
【００１０】請求項３記載のクロック生成回路によれ
ば、請求項２の効果のほか、分周器の駆動能力を帯域に
あわせることにより、周波数帯域に応じた消費電流とな
り、共通の制御電圧で、低消費電力化が実現できる。
ば、請求項２の効果のほか、分周器の駆動能力を帯域に
あわせることにより、周波数帯域に応じた消費電流とな
り、共通の制御電圧で、低消費電力化が実現できる。
【００１１】
（第１の実施の形態）この発明の第１の実施の形態の分
周器を図１ないし図４により説明する。図１は、この発
明の第１の実施の形態の分周器の構成図である。図１に
おいて、１は第１の差動増幅器、２は第２の差動増幅
器、３は第３の差動増幅器、４はクロック入力端子、５
は反転クロック入力端子、６、７は入力端子４、５で制
御されるスイッチ素子を用いたスイッチ手段、８、９は
分周器の出力端子である。
周器を図１ないし図４により説明する。図１は、この発
明の第１の実施の形態の分周器の構成図である。図１に
おいて、１は第１の差動増幅器、２は第２の差動増幅
器、３は第３の差動増幅器、４はクロック入力端子、５
は反転クロック入力端子、６、７は入力端子４、５で制
御されるスイッチ素子を用いたスイッチ手段、８、９は
分周器の出力端子である。
【００１２】すなわち、第１のスイッチ手段６は第１の
差動増幅器１の出力端に接続されて反転入力クロックの
ハイ時にオンとなる。第２の差動増幅器２は第１のスイ
ッチ素子６に接続され、反転入力クロックがハイのとき
反転回路として動作するとともにロウの時ラッチとして
動作する。第２のスイッチ素子７は第２の差動増幅器２
の出力端に接続されて入力クロックのハイ時にオンとな
る。第３の差動増幅器３は、第２のスイッチ手段７の出
力端に接続されて第１の差動増幅器１に出力しており、
入力クロックがハイのとき反転回路として動作し、ロウ
の時ラッチとして動作する。
差動増幅器１の出力端に接続されて反転入力クロックの
ハイ時にオンとなる。第２の差動増幅器２は第１のスイ
ッチ素子６に接続され、反転入力クロックがハイのとき
反転回路として動作するとともにロウの時ラッチとして
動作する。第２のスイッチ素子７は第２の差動増幅器２
の出力端に接続されて入力クロックのハイ時にオンとな
る。第３の差動増幅器３は、第２のスイッチ手段７の出
力端に接続されて第１の差動増幅器１に出力しており、
入力クロックがハイのとき反転回路として動作し、ロウ
の時ラッチとして動作する。
【００１３】図２は、第１の差動増幅器１の構成を示す
回路図である。第１の差動増幅器１は、電流源１１、第
１のＰ型ＦＥＴ１２としてのＰ型ＭＯＳトランジスタお
よび第2 のＰ型ＦＥＴ１３としてのＰ型ＭＯＳトランジ
スタ、第１のＮ型ＦＥＴ１４ａとしてのＮ型ＭＯＳトラ
ンジスタ、第２のＮ型ＦＥＴ１５ａとしてのＮ型ＭＯＳ
トランジスタ、第３のＮ型ＦＥＴ１４ｂとしてのＮ型Ｍ
ＯＳトランジスタ、および第４のＮ型ＦＥＴ１５ｂとし
てのＮ型ＭＯＳトランジスタにより構成されている。ま
た接続関係は、電流源１１に第１のＰ型ＦＥＴ１２およ
び第２のＰ型ＦＥＴ１３のソースが接続され、第１のＮ
型ＦＥＴ１４ａは第１のＰ型ＦＥＴ１２とドレイン同士
が接続されると共にソースが接地される一方、制御電圧
がゲートに印加され、第２のＮ型ＦＥＴ１５ａは第２の
Ｐ型ＦＥＴ１３とドレイン同士が接続されると共にソー
スが接地される一方、制御電圧がゲートに印加される。
第３のＮ型ＦＥＴ１４ｂは第１のＰ型ＦＥＴ１２とドレ
イン同士が接続されると共にソースが接地される一方ゲ
ートに第２のＰ型ＦＥＴ１３のドレイン電圧が印加さ
れ、第４のＮ型ＦＥＴ１５ｂは第２のＰ型ＦＥＴ１３と
ドレイン同士が接続されると共にソースが接地される一
方ゲートに第１のＰ型ＦＥＴ１２のドレイン電圧が印加
される。
回路図である。第１の差動増幅器１は、電流源１１、第
１のＰ型ＦＥＴ１２としてのＰ型ＭＯＳトランジスタお
よび第2 のＰ型ＦＥＴ１３としてのＰ型ＭＯＳトランジ
スタ、第１のＮ型ＦＥＴ１４ａとしてのＮ型ＭＯＳトラ
ンジスタ、第２のＮ型ＦＥＴ１５ａとしてのＮ型ＭＯＳ
トランジスタ、第３のＮ型ＦＥＴ１４ｂとしてのＮ型Ｍ
ＯＳトランジスタ、および第４のＮ型ＦＥＴ１５ｂとし
てのＮ型ＭＯＳトランジスタにより構成されている。ま
た接続関係は、電流源１１に第１のＰ型ＦＥＴ１２およ
び第２のＰ型ＦＥＴ１３のソースが接続され、第１のＮ
型ＦＥＴ１４ａは第１のＰ型ＦＥＴ１２とドレイン同士
が接続されると共にソースが接地される一方、制御電圧
がゲートに印加され、第２のＮ型ＦＥＴ１５ａは第２の
Ｐ型ＦＥＴ１３とドレイン同士が接続されると共にソー
スが接地される一方、制御電圧がゲートに印加される。
第３のＮ型ＦＥＴ１４ｂは第１のＰ型ＦＥＴ１２とドレ
イン同士が接続されると共にソースが接地される一方ゲ
ートに第２のＰ型ＦＥＴ１３のドレイン電圧が印加さ
れ、第４のＮ型ＦＥＴ１５ｂは第２のＰ型ＦＥＴ１３と
ドレイン同士が接続されると共にソースが接地される一
方ゲートに第１のＰ型ＦＥＴ１２のドレイン電圧が印加
される。
【００１４】図３は、第２の差動増幅器２の構成を示す
回路図である。図２に示す第１の差動増幅器１とほぼ同
様であるが、クロック、反転クロックにより制御される
第１のスイッチ素子１６および第２のスイッチ素子１７
を有する点が異なる。第１のスイッチ素子１６は第１の
Ｐ型ＦＥＴ１２のゲートと、第２のＰ型ＦＥＴ１３のド
レインおよび第３のＮ型ＦＥＴ１４ｂのゲートとの間に
接続されている。ＮＭＯＳゲート側ＣＫおよびＰＭＯＳ
ゲート側ＮＣＫの第２のスイッチ素子１７は第２のＰ型
ＦＥＴ１３のゲートと、第１のＰ型ＦＥＴ１２のドレイ
ンおよび第４のＮ型ＦＥＴ１５ｂのゲートとの間に接続
されている。第３の差動増幅器３は第２の差動増幅器２
と同構成であるが、この場合第１のスイッチ素子１６は
第３のスイッチ素子１６となり、第２のスイッチ素子１
７は第４のスイッチ素子１７となる。
回路図である。図２に示す第１の差動増幅器１とほぼ同
様であるが、クロック、反転クロックにより制御される
第１のスイッチ素子１６および第２のスイッチ素子１７
を有する点が異なる。第１のスイッチ素子１６は第１の
Ｐ型ＦＥＴ１２のゲートと、第２のＰ型ＦＥＴ１３のド
レインおよび第３のＮ型ＦＥＴ１４ｂのゲートとの間に
接続されている。ＮＭＯＳゲート側ＣＫおよびＰＭＯＳ
ゲート側ＮＣＫの第２のスイッチ素子１７は第２のＰ型
ＦＥＴ１３のゲートと、第１のＰ型ＦＥＴ１２のドレイ
ンおよび第４のＮ型ＦＥＴ１５ｂのゲートとの間に接続
されている。第３の差動増幅器３は第２の差動増幅器２
と同構成であるが、この場合第１のスイッチ素子１６は
第３のスイッチ素子１６となり、第２のスイッチ素子１
７は第４のスイッチ素子１７となる。
【００１５】そして、図１に示した分周器は、入力クロ
ックに対し、印加される制御電圧に応じて電源電圧より
低い振幅信号を出力する分周器であって、図２および図
３に示された３つの差動増幅器１，２を備えている。第
１段となる第１の差動増幅器１の第１のＰ型ＦＥＴ１２
のゲートには、第３段となる第３の差動増幅器３の第１
のＰ型ＦＥＴ１２のドレイン電圧が印加されると共に、
第１の差動増幅器１の第２のＰ型ＦＥＴ１３のゲートに
は、第３段の差動増幅器３の第２のＰ型ＦＥＴ１３のド
レイン電圧が印加される。
ックに対し、印加される制御電圧に応じて電源電圧より
低い振幅信号を出力する分周器であって、図２および図
３に示された３つの差動増幅器１，２を備えている。第
１段となる第１の差動増幅器１の第１のＰ型ＦＥＴ１２
のゲートには、第３段となる第３の差動増幅器３の第１
のＰ型ＦＥＴ１２のドレイン電圧が印加されると共に、
第１の差動増幅器１の第２のＰ型ＦＥＴ１３のゲートに
は、第３段の差動増幅器３の第２のＰ型ＦＥＴ１３のド
レイン電圧が印加される。
【００１６】第２段となる第２の差動増幅器２の第１の
Ｐ型ＦＥＴ１２のゲートには、クロックに制御される第
１のスイッチ素子１６を介して、クロックがロウ時に第
１の差動増幅器１の第１のＰ型ＦＥＴ１２のドレイン電
圧が印加され、クロックがハイ時に第２の差動増幅器２
の第２のＰ型ＦＥＴのドレイン電圧が印加されると共
に、第２の差動増幅器２の第２のＰ型ＦＥＴ１３のゲー
トには、クロックに制御される第２のスイッチ素子１７
を介して、クロックがロウ時に第１の差動増幅器１の第
２のＰ型ＦＥＴ１３のドレイン電圧が印加され、クロッ
クがハイ時に第２の差動増幅器２の第１のＰ型ＦＥＴ１
２のドレイン電圧が印加される。
Ｐ型ＦＥＴ１２のゲートには、クロックに制御される第
１のスイッチ素子１６を介して、クロックがロウ時に第
１の差動増幅器１の第１のＰ型ＦＥＴ１２のドレイン電
圧が印加され、クロックがハイ時に第２の差動増幅器２
の第２のＰ型ＦＥＴのドレイン電圧が印加されると共
に、第２の差動増幅器２の第２のＰ型ＦＥＴ１３のゲー
トには、クロックに制御される第２のスイッチ素子１７
を介して、クロックがロウ時に第１の差動増幅器１の第
２のＰ型ＦＥＴ１３のドレイン電圧が印加され、クロッ
クがハイ時に第２の差動増幅器２の第１のＰ型ＦＥＴ１
２のドレイン電圧が印加される。
【００１７】第３の差動増幅器３の第１のＰ型ＦＥＴ１
２のゲートには、クロックに制御される第３のスイッチ
素子１６を介して、クロックがハイ時に第２の差動増幅
器２の第１のＰ型ＦＥＴ１２のドレイン電圧が印加さ
れ、クロックがロウ時に第３の差動増幅器３の第2 のＰ
型ＦＥＴ１３のドレイン電圧が印加されるとともに、第
３の差動増幅器３の第２のＰ型ＦＥＴ１３のゲートに
は、クロックに制御される第４のスイッチ素子１７を介
して、クロックがハイ時に第２の差動増幅器２の第２の
Ｐ型ＦＥＴ１３のドレイン電圧が印加され、クロックが
ロウ時に第３の差動増幅器３の第１のＰ型ＦＥＴ１２の
ドレイン電圧が印加される。
２のゲートには、クロックに制御される第３のスイッチ
素子１６を介して、クロックがハイ時に第２の差動増幅
器２の第１のＰ型ＦＥＴ１２のドレイン電圧が印加さ
れ、クロックがロウ時に第３の差動増幅器３の第2 のＰ
型ＦＥＴ１３のドレイン電圧が印加されるとともに、第
３の差動増幅器３の第２のＰ型ＦＥＴ１３のゲートに
は、クロックに制御される第４のスイッチ素子１７を介
して、クロックがハイ時に第２の差動増幅器２の第２の
Ｐ型ＦＥＴ１３のドレイン電圧が印加され、クロックが
ロウ時に第３の差動増幅器３の第１のＰ型ＦＥＴ１２の
ドレイン電圧が印加される。
【００１８】また、分周器の出力は、第１の差動増幅器
１の有する第１のＰ型ＦＥＴ１２のドレイン電圧として
いる。図４は、この発明の第１の実施の形態の分周器の
タイミングチャートである。動作を図１、図２、図３、
図４を用いて説明する。第１の差動増幅器１、第２の差
動増幅器２および第３の差動増幅器３の第１のＮ型ＦＥ
Ｔ１４ａおよび第２のＮ型ＦＥＴ１５ａのゲート電圧に
Vth 以上の電圧を印加し、同図（ａ）に示すようなクロ
ックおよび反転クロックを入力することによって、第２
の差動増幅器２は同図（ｂ）のようになり反転クロック
がハイのとき反転回路として、またロウの時ラッチとし
て振る舞う。第３の差動増幅器３は、同図（ｃ）のよう
になりクロックがハイのとき反転回路として、またロウ
のときラッチとして振る舞う。第２の差動増幅器２およ
び第３の差動増幅器３はマスター、スレーブの関係とな
り、図４（ｄ）（ｅ）のような波形となる。分周器の出
力となる第１の差動増幅器１の出力は同図（ｆ）のよう
になる。
１の有する第１のＰ型ＦＥＴ１２のドレイン電圧として
いる。図４は、この発明の第１の実施の形態の分周器の
タイミングチャートである。動作を図１、図２、図３、
図４を用いて説明する。第１の差動増幅器１、第２の差
動増幅器２および第３の差動増幅器３の第１のＮ型ＦＥ
Ｔ１４ａおよび第２のＮ型ＦＥＴ１５ａのゲート電圧に
Vth 以上の電圧を印加し、同図（ａ）に示すようなクロ
ックおよび反転クロックを入力することによって、第２
の差動増幅器２は同図（ｂ）のようになり反転クロック
がハイのとき反転回路として、またロウの時ラッチとし
て振る舞う。第３の差動増幅器３は、同図（ｃ）のよう
になりクロックがハイのとき反転回路として、またロウ
のときラッチとして振る舞う。第２の差動増幅器２およ
び第３の差動増幅器３はマスター、スレーブの関係とな
り、図４（ｄ）（ｅ）のような波形となる。分周器の出
力となる第１の差動増幅器１の出力は同図（ｆ）のよう
になる。
【００１９】第１の実施の形態によれば、各差動増幅器
の第１のＰ型ＦＥＴ１２および第２のＰ型ＦＥＴ１３の
各々は常に反転が保たれるため、各電流源の総和は一定
であり、第１のＰ型ＦＥＴ１２および第２のＰ型ＦＥＴ
１３のソースの電圧も一定であり、第１のＰ型ＦＥＴ１
２および第２のＰ型ＦＥＴ１３のドレイン電圧は、電源
電圧に影響を受けない。
の第１のＰ型ＦＥＴ１２および第２のＰ型ＦＥＴ１３の
各々は常に反転が保たれるため、各電流源の総和は一定
であり、第１のＰ型ＦＥＴ１２および第２のＰ型ＦＥＴ
１３のソースの電圧も一定であり、第１のＰ型ＦＥＴ１
２および第２のＰ型ＦＥＴ１３のドレイン電圧は、電源
電圧に影響を受けない。
【００２０】（第２の実施の形態）この発明の第２の実
施の形態を図５により説明する。図５は第２の実施の形
態に係るクロック生成回路の構成例を示す回路図であ
る。２０，２１は請求項２に対応する第１の実施の形態
の分周器である。２２は入力クロックである。接続関係
は、第２段の分周器２１の入力には、その前段である第
１段の分周器２０の出力信号が入力されるようにしたク
ロック生成回路であって、第２段の分周器２１の差動増
幅器１〜３の第２のＮ型ＦＥＴ１５ａと第３のＮ型ＦＥ
Ｔ１４ｂの駆動能力が、第１段の分周器２０の差動増幅
器１〜３の第２のＮ型ＦＥＴ１５ａと第３のＮ型ＦＥＴ
１４ｂの駆動能力より小さい。
施の形態を図５により説明する。図５は第２の実施の形
態に係るクロック生成回路の構成例を示す回路図であ
る。２０，２１は請求項２に対応する第１の実施の形態
の分周器である。２２は入力クロックである。接続関係
は、第２段の分周器２１の入力には、その前段である第
１段の分周器２０の出力信号が入力されるようにしたク
ロック生成回路であって、第２段の分周器２１の差動増
幅器１〜３の第２のＮ型ＦＥＴ１５ａと第３のＮ型ＦＥ
Ｔ１４ｂの駆動能力が、第１段の分周器２０の差動増幅
器１〜３の第２のＮ型ＦＥＴ１５ａと第３のＮ型ＦＥＴ
１４ｂの駆動能力より小さい。
【００２１】図５を用いて第２の実施の形態の動作を説
明する。分周器２１の入力クロックは、分周器２０の入
力クロックの周期の２倍であることから、各差動増幅器
１〜３の電流も１／２である。このことにより、第２の
分周器２１の駆動能力つまり、第２のＮ型ＦＥＴ１５ａ
および第３のＮ型ＦＥＴ１４ｂのトランジスタ能力を第
１の分周器２０の１／２にしても十分動作可能である。
明する。分周器２１の入力クロックは、分周器２０の入
力クロックの周期の２倍であることから、各差動増幅器
１〜３の電流も１／２である。このことにより、第２の
分周器２１の駆動能力つまり、第２のＮ型ＦＥＴ１５ａ
および第３のＮ型ＦＥＴ１４ｂのトランジスタ能力を第
１の分周器２０の１／２にしても十分動作可能である。
【００２２】このように、分周器の駆動能力を帯域にあ
わせることにより、共通の制御電圧で、低消費電力化が
実現できる。その他第１の実施の形態と同様な効果があ
る。なお、第２の実施の形態の分周器は２段であった
が、それ以上のｎ段（ｎは正の整数）であってもよい。
わせることにより、共通の制御電圧で、低消費電力化が
実現できる。その他第１の実施の形態と同様な効果があ
る。なお、第２の実施の形態の分周器は２段であった
が、それ以上のｎ段（ｎは正の整数）であってもよい。
【００２３】
【発明の効果】請求項１記載の分周器によれば、従来の
インバータ部分の代わりに差動型増幅器を用い、たとえ
ば共通の電流源に接続された2 つのＦＥＴを有する複数
個の差動増幅器を帰還させることにより２重ループ構成
となし、各差動増幅器は電源電圧に対し安定状態となる
ので、出力信号は電源電圧に対して影響を受けず、出力
クロックは安定化する。したがって、広帯域において動
作可能であり、電源電圧の変動に対して強く、また電流
源の調整により最適な帯域帯を分周できる分周器を提供
できる。
インバータ部分の代わりに差動型増幅器を用い、たとえ
ば共通の電流源に接続された2 つのＦＥＴを有する複数
個の差動増幅器を帰還させることにより２重ループ構成
となし、各差動増幅器は電源電圧に対し安定状態となる
ので、出力信号は電源電圧に対して影響を受けず、出力
クロックは安定化する。したがって、広帯域において動
作可能であり、電源電圧の変動に対して強く、また電流
源の調整により最適な帯域帯を分周できる分周器を提供
できる。
【００２４】請求項２記載の分周器によれば、各差動増
幅器の第１のＰ型ＦＥＴおよび第２のＰ型ＦＥＴの相互
は常に反転が保たれるため、各電流源の総和は一定であ
り、第１のＰ型ＦＥＴおよび第２のＰ型ＦＥＴのソース
の電圧も一定であり、第１のＰ型ＦＥＴおよび第２のＰ
型ＦＥＴのドレイン電圧は、電源電圧に影響を受けず、
請求項１と同様な効果がある。
幅器の第１のＰ型ＦＥＴおよび第２のＰ型ＦＥＴの相互
は常に反転が保たれるため、各電流源の総和は一定であ
り、第１のＰ型ＦＥＴおよび第２のＰ型ＦＥＴのソース
の電圧も一定であり、第１のＰ型ＦＥＴおよび第２のＰ
型ＦＥＴのドレイン電圧は、電源電圧に影響を受けず、
請求項１と同様な効果がある。
【００２５】請求項３記載のクロック生成回路によれ
ば、請求項２の効果のほか、分周器の駆動能力を帯域に
あわせることにより、周波数帯域に応じた消費電流とな
り、共通の制御電圧で、低消費電力化が実現できる。
ば、請求項２の効果のほか、分周器の駆動能力を帯域に
あわせることにより、周波数帯域に応じた消費電流とな
り、共通の制御電圧で、低消費電力化が実現できる。
【図１】この発明の第１の実施の形態の分周器の構成図
である。
である。
【図２】図１に示した第１の差動増幅器の回路図であ
る。
る。
【図３】図１に示した第２の差動増幅器の回路図であ
る。
る。
【図４】図１に示した分周器の動作波形のタイムチャー
トである。
トである。
【図５】第２の実施の形態のクロック生成回路の構成図
である。
である。
【図６】従来例のトランスミッションの分周器の構成図
である。
である。
１ 第１の差動増幅器
２ 第２の差動増幅器
３ 第３の差動増幅器
４ 入力クロック端子
５ 反転入力クロック端子
６ 第１のスイッチ手段
７ 第２のスイッチ手段
１１ 電流源
１２ 第１のＰ型ＦＥＴ
１３ 第２のＰ型ＦＥＴ
１４ａ 第１のＮ型ＦＥＴ
１５ａ 第２のＮ型ＦＥＴ
１４ｂ 第３のＮ型ＦＥＴ
１５ｂ 第４のＮ型ＦＥＴ
１６ 第１または第３のスイッチ素子
１７ 第２または第４のスイッチ素子
Claims (3)
- 【請求項１】 第１の差動増幅器と、この第１の差動増
幅器の出力端に接続されて反転入力クロックの第１の状
態のときにオンとなる第１のスイッチ手段と、 この第１のスイッチ手段の出力端に接続された第２の差
動増幅器と、 この第２の差動増幅器の出力端に接続されて入力クロッ
クの第１の状態のときにオンとなる第２のスイッチ手段
と、 この第２のスイッチ手段の出力端に接続されて前記第１
の差動増幅器に出力する第３の差動増幅器とを備え、 前記第２の差動増幅器は前記反転入力クロックが第１の
状態のとき反転回路として動作するとともに第２の状態
のときラッチとして動作し、前記第３の差動増幅器は、
前記入力クロックが第１の状態のとき反転回路として動
作し、第２の状態のときラッチとして動作することを特
徴とする分周器。 - 【請求項２】 第１の差動増幅器、第２の差動増幅器お
よび第３の差動増幅器はおのおの、電流源と、この電流
源にソースが接続された第１のＰ型ＦＥＴおよび第２の
Ｐ型ＦＥＴと、前記第１のＰ型ＦＥＴとドレイン同士が
接続されると共にソースが接地され制御電圧がゲートに
印加される第１のＮ型ＦＥＴと、前記第２のＰ型ＦＥＴ
とドレイン同士が接続されると共にソースが接地され前
記制御電圧がゲートに印加される第２のＮ型ＦＥＴと、
前記第１のＰ型ＦＥＴとドレイン同士が接続されると共
にソースが接地される一方ゲートに前記第２のＰ型ＦＥ
Ｔのドレイン電圧が印加される第３のＮ型ＦＥＴと、前
記第２のＰ型ＦＥＴとドレイン同士が接続されると共に
ソースが接地されゲートに前記第１のＰ型ＦＥＴのドレ
イン電圧が印加される第４のＮ型ＦＥＴとを有してお
り、 前記第１の差動増幅器の前記第１のＰ型ＦＥＴのゲート
には、前記第３の差動増幅器の前記第１のＰ型ＦＥＴの
ドレイン電圧が印加されると共に、前記第１の差動増幅
器の有する前記第２のＰ型ＦＥＴのゲートには、前記第
３の差動増幅器の前記第２のＰ型ＦＥＴのドレイン電圧
が印加され、 前記第２の差動増幅器の前記第１のＰ型ＦＥＴのゲート
には、前記入力クロックに制御される第１のスイッチ素
子を介して、前記入力クロックがロウ時に前記第１の差
動増幅器の前記第１のＰ型ＦＥＴのドレイン電圧が印加
され、前記入力クロックがハイ時に前記第２の差動増幅
器の前記第２のＰ型ＦＥＴのドレイン電圧が印加される
と共に、前記第２の差動増幅器が有する前記第２のＰ型
ＦＥＴのゲートには、前記入力クロックに制御される第
２のスイッチ素子を介して、前記クロックがロウ時に前
記第１の差動増幅器の前記第２のＰ型ＦＥＴのドレイン
電圧が印加され、前記入力クロックがハイ時に前記第２
の差動増幅器の前記第１のＰ型ＦＥＴのドレイン電圧が
印加され、 前記第３の差動増幅器の前記第１のＰ型ＦＥＴのゲート
には、前記入力クロックに制御される第３のスイッチ素
子を介して、前記入力クロックがハイ時に前記第２の差
動増幅器の前記第１のＰ型ＦＥＴのドレイン電圧が印加
され、前記入力クロックがロウ時に前記第３の差動増幅
器の前記第２のＰ型ＦＥＴのドレイン電圧が印加される
と共に、前記第３の差動増幅器が有する前記第２のＰ型
ＦＥＴのゲートには、前記入力クロックが制御される第
４のスイッチ素子を介して、前記入力クロックがハイ時
に前記第１の差動増幅器の前記第２のＰ型ＦＥＴのドレ
イン電圧が印加され、前記入力クロックがロウ時に前記
第３の差動増幅器の前記第１のＰ型ＦＥＴのドレイン電
圧が印加され、 前記第１の差動増幅器の有する前記第１のＰ型ＦＥＴの
ドレイン電圧を前記分周器の出力とする請求項１記載の
分周器。 - 【請求項３】 請求項２の分周器をｎ段（ｎは２以上の
自然数）備え、第ｎ段の分周器の入力は、第ｎ−１段の
分周器の出力信号が入力されるようにしたクロック生成
回路であって、前記第ｎ段の分周器の差動増幅器の第２
のＮ型ＦＥＴと第３のＮ型ＦＥＴの駆動能力が、第ｎ−
1 段の分周器の差動増幅器の第２のＮ型ＦＥＴと第３の
Ｎ型ＦＥＴの駆動能力より小さいクロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16413397A JP3370256B2 (ja) | 1997-06-20 | 1997-06-20 | 分周器およびクロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16413397A JP3370256B2 (ja) | 1997-06-20 | 1997-06-20 | 分周器およびクロック生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117525A JPH1117525A (ja) | 1999-01-22 |
| JP3370256B2 true JP3370256B2 (ja) | 2003-01-27 |
Family
ID=15787378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16413397A Expired - Fee Related JP3370256B2 (ja) | 1997-06-20 | 1997-06-20 | 分周器およびクロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3370256B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4666456B2 (ja) * | 2004-09-16 | 2011-04-06 | 富士通セミコンダクター株式会社 | 多相クロック生成回路 |
| KR200481166Y1 (ko) | 2015-04-17 | 2016-08-29 | 이창연 | 콧물 흡입기 |
-
1997
- 1997-06-20 JP JP16413397A patent/JP3370256B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1117525A (ja) | 1999-01-22 |
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